JPH05326884A

JPH05326884A - 半導体装置

Info

Publication number: JPH05326884A
Application number: JP12582392A
Authority: JP
Inventors: Masataka Tsuruta; 政孝鶴田
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1992-05-19
Filing date: 1992-05-19
Publication date: 1993-12-10

Abstract

(57)【要約】【目的】半導体記憶装置の集積度を向上させる。【構成】メモリセル２において、ゲート直下に位置する
基板領域内でドレイン層７と隣接するようにＰ⁺高濃度
層19が設けられている。情報書き込み時においてドレイ
ン層７とＰ⁺高濃度層19との境界付近にホットエレクト
ロンを発生させることによりシリコン窒化膜11のドレイ
ン７側にだけ電子をトラップさせる。シリコン窒化膜11
の電子がトラップされない領域に選択トランジスタの代
りとして利用することによって、メモリマトリクス回路
を１トランジスタ／セル構造で構成した場合にも誤読み
出しを起こさない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に関するも
のであり、特に半導体不揮発性記憶装置のマトリクス回
路の集積度向上に関する。

【０００２】

【従来の技術】半導体不揮発性記憶装置のメモリセルと
して、近年Ｍ０ＮＯＳ（Metal-Oxide-Nitride-Oxide-Se
micondactor）構造のメモリセルが公表されている（鈴
木他、エレクトロニクス、昭和57年10月号、107〜110
頁）。以下にＭＯＮＯＳ構造を持つメモリセルについて
説明する。メモリセル部の断面構成略図を図１０に示
す。Ｎ形ドレイン層２７及びＮ形ソース層２９が設けら
れたＰ形シリコン基板３上にゲート絶縁膜であるシリコ
ン酸化膜３１を介してシリコン窒化膜（SiN膜）３３、
シリコン酸化膜３２、メモリゲート電極３５がこの順に
形成される。この様な構造を持つトランジスタ１をメモ
リとして利用する。一方、このメモリセルには、トラン
ジスタ１と隣接するように選択トランジスタ４が設けら
れている。選択トランジスタ４において、メモリ１のソ
ース層２９を選択トランジスタ４のドレイン層とし、Ｎ
形拡散層４１をソース層としている。さらに、シリコン
基板３上にはシリコン酸化膜３８を介して選択ゲート電
極３９が形成されている。なお、選択トランジスタ４
は、エンハンスメント型トランジスタとして働くよう調
整する。

【０００３】上記の様なメモリ１は、情報”０”を記憶
する状態（SiN膜３３に電子がトラップされた状態）
と、情報”１”を記憶する状態（SiN膜３３に電子がト
ラップされていない状態）との二通りを取り得る。この
特徴が記憶手段に利用される。この二状態を、図１１に
示すメモリ１のヒステリシスループに基づいて説明す
る。図１１の横軸はゲート電圧Ｖｇを表わし、縦軸は閾
電圧Ｖthを表わす。ゲート電圧Ｖｇとは、メモリのゲー
ト電極に印加された電圧である。また、閾電圧Ｖthと
は、ゲート電極に印加する電圧を大きくしていった場合
に、一定ドレイン電圧においてソース・ドレイン間に電
流が流れ出す時のゲート電圧である。なお、閾電圧Ｖth
は、以下の式によって与えられる。

【０００４】

【数１】

【０００５】メモリ１に情報”０”を書き込む場合、10
Ｖ程度の電圧をメモリ１のメモリゲート電極３５に印加
する。この時、メモリゲート電極３５とチャンネル領域
３７間に発生する電界によって、チャンネル領域３７内
の電子は高いエネルギーを持つようになり、いくつかの
電子はシリコン酸化膜３１をトンネリングしてSiN膜３
３の中にはいり、トラップされる。この様な変化によっ
て、閾電圧が１Ｖ程度まで上昇する（図１１のＱ１参
照）。すなわち、メモリ１は、閾電圧１Ｖのエンハンス
メント形トランジスタとして働くようになる。すなわ
ち、この状態が、メモリ１に情報”０”が書き込みまれ
た状態である。なお、ゲート電圧が遮断されても閾電圧
はそのままの状態である（図１１のＲ１参照）。

【０００６】次に、情報”０”を消去する為にはトラッ
プされた電子をチャンネル領域３７に戻してやる必要が
ある。従って、チャンネル領域３７に10Ｖ程度の電圧を
印加し、情報の書き込み時とは反対方向の電界を発生さ
せて、チャンネル領域３７に電子を戻してやる。この様
な変化によって、１Ｖ程度の閾電圧が−１Ｖ程度に変化
する（図１１のＳ１参照）。すなわち、メモリ１は、閾
電圧−１Ｖのディプレッション形トランジスタとして働
くようになる。情報”０”が消去されたこの状態は、メ
モリ１が情報”１”を記憶した状態を意味する。なお、
ゲート電圧が遮断されても閾電圧はそのままの状態であ
る（図１１のＴ１参照）。

【０００７】情報の読み出しにおいては、ゲート電極３
５に０voltのセンス電圧を印加し、メモリ１のソース層
２９とドレイン層２７間に５Ｖ程度の読み出し用電圧を
印加した時にチャンネル領域３７を電流が流れるか否か
で、情報”０”が記憶されているか、情報”１”が記憶
されているかが判断される。

【０００８】つまり、情報”０”が記憶されている場合
は、上述したようにメモリ１はエンハンスメント形トラ
ンジスタであるから、ゲート電極３５に０voltを印加し
た場合チャンネル領域３７は導通状態にない。従って、
チャンネル領域３７には電流が流れない。一方、情報”
１”が記憶されている場合は、上述したようにメモリ１
はディプレッション形トランジスタであるから、ゲート
電極３５に０voltを印加した場合チャンネル領域３７は
導通状態である。従って、チャンネル領域３７には電流
が流れる。

【０００９】次に、上記のメモリセルを用いて構成され
たメモリ回路の一例を構成概念図で図１２に示す。

【００１０】メモリセルアレイＡには、メモリ１及び、
メモリ１のソースと接続する選択トランジスタ４とを有
するメモリセルが、３２（行）×３２（列）で計１０２
４個（１Ｋビット）、マトリクス状に並んでいる。ロウ
デコーダ８からは、各選択トランジスタ４の選択ゲート
電極３９に接続するワードラインＷＬが配線されてい
る。また、コントロールゲートラインＣＧＬは、各メモ
リ１のメモリゲート電極３５に接続されている。さら
に、コラムデコーダ６からは、各メモリ１のドレイン２
７に接続するドレインラインＤＬが配線されている。ま
た、Ｐ形基板３には、ウエルラインWellが接続されてい
る。

【００１１】このメモリ回路において、図１２を参照と
して希望のメモリへの情報の書き込みについて以下に説
明する。例えば、メモリ１m,nを選択する際には、ワー
ドラインＷＬｎに基板と同電位の接地電位を印加し、ロ
ウデコーダ８によってコントロールラインＣＧＬｎにプ
ログラミング電圧VP1を印加するとともに、ドレインラ
インＤＬｍ以外の全てのドレインラインにプログラミン
グ禁止電圧Ｖiを印加する。

【００１２】この時、選択メモリ１m、nでは、メモリゲ
ート電極３５にプログラミング電圧Vppが印加されてお
り、基板３と電極３５間に電界が発生する。従って、上
述したようにチャンネル領域３７内の電子をSiN膜３３
にトラップさせることが出来る。この状態は、メモリ１
m,nに情報”０”が書き込まれたことを意味する。

【００１３】一方、コントロールゲートラインＣＧＬｎ
と接続するメモリでメモリ１m、n以外のメモリ、例えば
メモリ１m+1、nでは、プログラミング電圧Vppはゲート電
極３５に印加されているが同時にドレイン層７にはドレ
インラインＤＬm+1によりプログラミング禁止電圧Ｖiが
印加されている。従って、基板３と電極３５間には書き
込む為に必要な電界が発生せず、情報も書き込まれな
い。また、ゲートラインＣＧＬｎ以外のゲートラインＣ
ＧＬと接続するメモリ、例えばメモリ１m、n+1、メモリ
１m+1、n+1、メモリ１m、nー1、メモリ１m+1、n-1では、ゲ
ート電極３５にプログラミング電圧が印加されていない
ので、基板３と電極３５間には電界が発生せず、情報も
書き込まれない。

【００１４】次に、情報の読み出しについて図１３に基
づいて説明する。図１３のメモリ回路構成は、図１２と
同じである。例えばメモリ１m,nを選択する際には、ワ
ードラインＷＬｎにセンス電圧Vddを印加することによ
り、ワードラインＷＬｎと接続する選択トランジスタ４
m、nをオン（チャンネルが導通する）状態とする。な
お、ワードラインＷＬｎ以外のワードラインと接続する
選択トランジスタ４はオフのままである。また、全ての
ドレインラインＤＬに抵抗３０を介して読み出し用電圧
Vddを印加するとともにコラムデコーダ６によりドレイ
ンラインＤＬｍを選択する。

【００１５】この時、選択メモリ１m、nが情報”０”を
記憶する場合には、そのチャンネル領域は上述したよう
に通電状態にない。従って、ドレインラインＤＬｍを流
れる電流は、他のメモリに間違って漏れることなくその
ままコラムデコーダ６に入力され、センスアンプ１０に
より検出される。一方、選択メモリ１m、nが情報”１”
を記憶する場合には、そのチャンネル領域３７は上述し
たように導通状態にある。よって、ドレインラインＤＬ
ｍを流れる電流は他のメモリに間違って漏れることなく
メモリ１m、nのチャンネル領域３７を流れ、オン状態の
選択トランジスタ４m、nを介して接地電位に落ちる。す
なわち、コラムデコーダ６には電流が入力されない。

【００１６】このようにセンスアンプ１０に電流が入力
されるか否かで、選択メモリ１m、nの情報を読み出すこ
とが出来る。

【００１７】このような読み出し操作においては、選択
トランジスタ４によって、選択メモリを接続するドレイ
ンラインを流れる電流が選択されていないメモリに間違
って漏れないようにし、誤読み出しを防止している。

【００１８】次に、上記のメモリ回路に記憶された情報
を一括消去する場合を図１４に基づいて説明する。図１
４のメモリ回路構成は、図１２と同じである。

【００１９】情報を消去する際には、各コントロールゲ
ートＣＧラインを接地した上で、ウエルラインWellを介
して各メモリ１のＰ形基板３にプログラミング電圧Vpp
を印加する。

【００２０】この時、回路内の全てのメモリ１では、基
板３とゲート電極３５間に書き込み時とは反対方向の電
界効果によりシリコン窒化膜３３にトラップされている
電子がチャンネル領域３７に戻る。つまり、書き込みま
れている情報”０”は全て消去され、全てのメモリ１が
情報”１”を記憶した状態となる。

【００２１】

【発明が解決しようとする課題】しかしながら、従来の
メモリセルを用いた半導体不揮発性記憶装置には次のよ
うな問題点があった。

【００２２】メモリ回路を構成する場合、上記で説明し
たように、誤読み出しを防止する為に各々のメモリ１に
対して選択トランジスタ４が必要であった。すなわち、
メモリセルに、記憶手段を有するトランジスタ以外に別
のトランジスタが設けられていた。これは、メモリセル
の容積が大きくなることを意味し、回路の集積化の妨げ
となっていた。

【００２３】よって、本発明は、１トランジスタ／セル
構造にもかかわらず誤読み出しを起こさないメモリ回路
を構成し、集積度の点で優れたメモリ回路を有する不揮
発性記憶装置を提供することを目的とする。

【００２４】

【課題を解決するための手段】請求項１に係る半導体装
置は、第一導電型の第一領域及び第一導電型の第二領域
を有する第二導電型基板と前記基板の上面で前記第一領
域から前記第二領域に渡って設けられた電荷保持用絶縁
膜と前記電荷保持用絶縁膜上に設けられた制御電極と前
記電荷保持用絶縁膜の下位に位置する前記基板の領域の
一部に前記第一領域に隣接するように設けられた第二導
電型の高濃度領域とを有するメモリセルをマトリクス状
に配置するとともに、同一列に配置された複数のメモリ
セルの第一領域を接続する各列ごとに設けられた第一領
域用ラインと、同一行に配置された複数のメモリセルの
制御電極を接続する各行ごとに設けられた制御電極用ラ
インと、全てのメモリセルの第二領域を接続する第二領
域用ラインとを備えたことを特徴としている。

【００２５】請求項２に係る請求項１の半導体装置の使
用方法は、情報を書き込む際には、書き込み希望メモリ
セルの制御電極にプログラミング電圧を印加するととも
に前記書き込み希望メモリセルの第一領域に書き込み用
電圧を印加すること、情報を読み出す際には、読み出し
希望メモリセルの制御電極にセンス電圧を印加するとと
もに前記読み出し希望メモリセルを接続する第一領域用
ラインに読み出し用電圧を印加し、前記読み出し希望メ
モリセルの第一領域及び第二領域間を電流が流れるか否
かを検出することを特徴としている。

【００２６】請求項３に係る半導体装置の製造方法は、
第二導電型半導体基板上全面に電荷保持用絶縁層を形成
し、前記電荷保持用絶縁層上に制御電極層を形成する工
程と、前記半導体基板上に形成された前記電荷保持用絶
縁層および前記制御電極層を選択的に除去し、電荷保持
用絶縁膜及び制御電極からなる積層体を形成する工程
と、前記積層体の下位に位置する基板領域の一方に隣接
する基板領域に斜に第二導電型不純物を打込み、前記積
層体の下部に位置する基板領域の一部に第二導電型の高
濃度領域を形成する工程と、前記基板に対して第一導電
型不純物を打込むことにより積層体の下位に位置する基
板領域内で前記高濃度領域と隣接するように第一導電型
第一領域を形成する工程と、前記基板に対して第一導電
型不純物を打込むことにより、積層体の下位に位置する
基板領域を挟んで前記第一領域と対向する基板領域に第
一導電型第二領域を形成する工程とを備えたことを特徴
としている。

【００２７】

【作用】請求項１に係る半導体装置において、前記第一
領域と前記高濃度領域との境界付近では、情報書き込み
時に前記第一領域及び前記第二領域間に印加された電圧
により、大きな電界強度を有する上記境界付近にだけ大
きなエネルギーを持つ電子が出現する。従って、情報の
書き込みにおいて前記電荷保持用絶縁膜の第一領域側に
だけ電子を捕獲させることが出来る。すなわち、電荷を
捕獲できない領域をスイッチング手段に利用することが
出来る。

【００２８】請求項２に係る請求項１の半導体装置の使
用方法は、情報を書き込む際には、書き込み希望メモリ
セルの制御電極にプログラミング電圧を印加するととも
に前記書き込み希望メモリセルの第一領域に書き込み用
電圧を印加すること、情報を読み出す際には、読み出し
希望メモリセルの制御電極にセンス電圧を印加するとと
もに前記読み出し希望メモリセルを接続する第一領域用
ラインに読み出し用電圧を印加し、前記読み出し希望メ
モリセルの第一領域及び第二領域間を電流が流れるか否
かを検出することを特徴としている。

【００２９】従って、前記第一領域と前記高濃度領域と
の境界付近では、情報書き込み時に前記第一領域及び前
記第二領域間に印加された前記書き込み用電圧により、
大きな電界強度を有する上記境界付近にだけ大きなエネ
ルギーを持つ電子が出現する。さらに制御電極に印加さ
れたプログラミング電圧により前記大きなエネルギーを
持つ電子の一部が前記電荷保持用絶縁膜の第一領域側だ
けに捕獲される。情報を読み出す際に、センス電圧を制
御電極に印加することによって前記電荷保持用絶縁膜の
電子が捕獲されない領域の下位に位置する基板領域をス
イッチング手段として利用することによって、読み出し
用電圧が印加された第一領域用ラインを流れる電流が希
望のメモリセルについてだけ第一領域及び第二領域間を
流れるか否かを検出することができる。

【００３０】請求項３に係る半導体装置の製造方法は、
前記積層体の下位に位置する基板領域の一方に隣接する
基板領域に斜に第二導電型不純物を打込み、前記積層体
の下部に位置する基板領域の一部に第二導電型の高濃度
領域を形成した後に、前記基板に対して第一導電型不純
物を打込むことにより積層体の下位に位置する基板領域
内で前記高濃度領域と隣接するように第一導電型第一領
域を形成することを特徴としている。

【００３１】従って、前記第一領域と前記高濃度領域と
の境界付近では、情報書き込み時に前記第一領域及び前
記第二領域間に印加された電圧により、大きな電界強度
を有する上記境界付近にだけ大きなエネルギーを持つ電
子が出現する。従って、情報の書き込みにおいて前記電
荷保持用絶縁膜の第一領域側にだけ電子を捕獲させるこ
とが出来る。すなわち、電荷を捕獲できない領域をスイ
ッチング手段に利用することが出来る。

【００３２】

【実施例】本発明の一実施例によるメモリセル２につい
て以下に説明する。図１にメモリセル２の構造を断面構
成略図で示す。

【００３３】第二導電型の基板であるＰ形シリコン基板
３には第一導電型第一領域であるＮ形ドレイン層７及び
第一導電型第二領域であるＮ形ソース層９が設けられ、
かつドレイン層７の周囲には第二導電型の高濃度領域で
あるＰ⁺形ポケット層１９が形成されている。基板３上
面には、シリコン酸化膜５、シリコン窒化膜（SiN膜）
１１、シリコン酸化膜１３をこの順で積層することによ
り電荷保持用絶縁膜１８が形成される。さらに、その上
面に制御電極であるメモリーゲート電極１５がポリシリ
コン等で形成される。なお、このメモリセル２の閾電圧
Ｖ２は正の値を有する。すなわち、エンハンスメント形
トランジスタとして設定される。

【００３４】従来のメモリセルと同じくメモリセル２
も、情報”０”を記憶する状態と、情報”１”を記憶す
る状態との二通りを取り得る。この特徴が記憶手段に利
用される。

【００３５】メモリセル２に情報”０”を書き込む際に
は、メモリセル２のドレイン層７に７Ｖ程度の書き込み
用電圧Ｖｎを印加するとともにメモリセル２のメモリゲ
ート電極１５に１０Ｖ程度のプログラミング電圧VP1を
印加する。

【００３６】この時、ゲート電極１５に印加されたプロ
グラミング電圧ＶP1によってソース層９・ドレイン層７
間には導電性チャンネルが形成される。また、ドレイン
層７に印加された書き込み用電圧Ｖｎにより、Ｐ⁺ポケ
ット層１９とＮ形ドレイン７間の空乏層幅が広がるとと
もにこの広がった空乏層には非常に強い電界が発生す
る。なお、Ｐ⁺ポケット層１９を設けない場合の方が空
乏層幅の広がりは大きい。また、空乏層の幅が狭いほど
強い電界が発生する。一方、ソース層９・ドレイン層７
間電位差により、ソース層９内の電子が導電性チャンネ
ル内をドレイン層７方向へ移動する。さらに、この電子
は、上述の空乏層内で高電界によりその速度が加速され
る。

【００３７】従って、空乏層内でシリコン原子から高い
エネルギーを持つ電子が多数発生する。このような電子
をホットエレクトロンと呼ぶ。このホットエレクトロン
の一部は、シリコン酸化膜５をトンネリングし、シリコ
ン窒化膜１１の一部分、具体的には窒化膜１１のドレイ
ン層側だけにトラップされる。この状態がメモリセル２
に情報”０”を書き込んだ状態である。なお、この状態
においては、基板領域４５は、初めのメモリセルの設定
状態と同じくゲート電極１５に電圧Ｖ２以上の電圧を印
加することによって導通状態とすることが出来るが、基
板領域４７を導通状態とする為にはゲート電極１５に電
圧ＶＱ２（ＶＱ２＞Ｖ２）以上の電圧を印加する必要が
ある。

【００３８】次に、情報”０”を消去する際には、ゲー
ト電極１５及びソース層９を接地するとともにドレイン
層７にプログラミング電圧VP2を印加する。

【００３９】この時、ドレイン層７に印加されたプログ
ラミング電圧VP2によって、ゲート電極１５の下位のド
レイン層７およびポケット層１９との境界付近でドレイ
ン層７と基板３との電位差によるいわゆるバンド間トン
ネル効果が起こり、ホール（アバランシェホットホール
と呼ばれる）が発生する。発生したホールの一部は、シ
リコン酸化膜５を飛び越えてシリコン窒化膜１１のドレ
イン側に注入される。この注入されたホールにより窒化
膜１１に保持されていた負電荷が打ち消される。この状
態は情報”０”が消去された状態、すなわち情報”１”
を記憶する状態である。なお、この状態においては、基
板領域４５は、初めのメモリセルの設定状態と同じくゲ
ート電極１５に電圧Ｖ２以上の電圧を印加することによ
って導通状態とすることが出来る。また、基板領域４７
も、ゲート電極１５に電圧ＶＳ２（ＶＳ２＜Ｖ２）以上
の電圧を印加することによって、導通状態とすることが
出来る。

【００４０】情報を読み出す際には、ソース層９を接地
し、ドレイン層７に５Ｖ程度の読み出し用電圧Ｖddを印
加するとともにゲート電極にセンス電圧Ｖｍ（電圧Ｖｍ
は電圧Ｖ２と電圧ＶＱ２との中間電圧）を印加した場合
にドレイン層７・ソース層９間を電流が流れるか否かに
より情報を識別する。

【００４１】詳しく述べると、メモリセル２が情報”
０”を記憶する場合は、ゲート電極１５にセンス電圧Ｖ
ｍを印加すると、センス電圧Ｖｍは電圧Ｖ２より大きい
から上述したように基板領域４５は導通状態となる。し
かしセンス電圧Ｖｍは電圧ＶＱ２より小さいから上述し
たように基板領域４７は導通状態とはならない。すなわ
ちチャンネル領域１７全体としては導通状態とはならな
い。従って、ドレイン層７・ソース層９間には電流が流
れない。

【００４２】一方、メモリセル２が情報”１”を記憶す
る場合、ゲート電極１５にセンス電圧Ｖｍを印加する
と、センス電圧Ｖｍは電圧Ｖ２及びＶＳ２のどちらより
も大きいから上述したように基板領域４５及び４７はと
もに導通状態となる。すなわち、チャンネル領域１７が
全体として導通状態となる。従って、ドレイン層７・ソ
ース層９間には電流が流れる。

【００４３】次に、上記のメモリセル２を用いて構成さ
れた本発明の一実施例によるメモリ回路を構成概念図で
図１２に示す。

【００４４】図２に示すように、メモリセル２がマトリ
クス状に配列されている。各メモリセル２において、同
一行に配列する全てのメモリセル２のドレイン層７には
第一領域用ラインであるドレインラインＤＬが各行ごと
に配線されている。また、同一列に配列する全てのメモ
リセル２のメモリゲート電極１５には制御電極用ライン
であるゲートラインＧＬが各列ごとに配線されている。
さらに、全てのメモリセル２のソース層９には、第二領
域用ラインであるソースラインＳＬが接続されている。

【００４５】図２のメモリ回路に基づいて、以下に希望
のメモリセルへの情報の書き込みについて説明する。例
えば、メモリセル２m、nを選択する際には、ソースライ
ンＳＬを接地し、ドレインラインＤＬｍにコラムデコー
ダ６により書き込み用電圧Ｖｎを印加するとともにゲー
トラインＧＬｎにロウデコーダ６によりプログラミング
電圧ＶP1を印加する。

【００４６】この時、選択メモリセル２m、nでは、上述
したようにゲート電極の下位のＰ⁺ポケット層１９とＮ
形ドレイン７との境界付近には高いエネルギーのホット
エレクトロンが多数発生する。従って、このホットエレ
クトロンの一部は、シリコン窒化膜１１のドレイン側に
だけ流入し、トラップされる。一方、ゲートラインＧＬ
ｎと接続するメモリセルでメモリセル２m、n以外のメモ
リ、すなわちメモリセル２m+1、nでは、プログラミング
電圧VP1はゲート電極１５に印加されているがソース・
ドレイン間には書き込み用電圧Ｖｎが印加されておらず
ホットエレクトロンが発生しないから情報は書き込みま
れない。また、ゲートラインＧＬｎ以外のゲートライン
と接続するメモリ、つまりメモリセル２m、n+1、メモリ
セル２m+1、n+1、メモリセル2m、nー1、メモリセル２m+1、n-1にお
いても、ゲート電極１５にプログラミング電圧VP1を印
加していないので、情報は書き込みまれない。

【００４７】次に、希望のメモリセルからの情報の読み
出しについて図３に基づいて説明する。図３のメモリ回
路構成は、図２と同じである。例えばメモリセル２m,n
を選択する際には、ソースラインＳＬを接地し、ゲート
ラインＧＬｎにロウデコーダ８によりセンス電圧Ｖｍを
印加し、全てのドレインラインＤＬに抵抗３０を介して
読み出し用電圧Ｖddを印加するとともにコラムデコーダ
６によりドレインラインＤＬｍを選択する。

【００４８】この時、選択メモリセル２m、nが情報”
０”を記憶する場合には、メモリセル２m、nのゲート電
極１５には電圧Ｖｍが印加されるとともにドレイン層９
には電圧Ｖddが印加されるているが、上述したように基
板領域４７は導通状態とはならず、チャンネル領域１７
は全体として通電状態にない。またドレインラインＤＬ
ｍに接続するメモリセル２m、n以外のメモリセルにおい
ても、ゲート電極１５にはセンス電圧Ｖｍが印加されて
いないから記憶する情報の種類にかかわらずチャンネル
領域１７は導通状態とはならない。従って、ドレインラ
インＤＬｍを流れる電流は、他のメモリセルに間違って
漏れることなくそのままコラムデコーダ６に入力され、
センスアンプ１０により検出される。

【００４９】一方、選択メモリセル２m、nが情報”１”
を記憶する場合には、メモリセル２m、nのゲート電極１
５には電圧Ｖｍを印加するとともにドレイン層９に電圧
Ｖddを印加することにより上述したように基板領域４５
及び基板領域４７はともに導通状態となる。すなわちチ
ャンネル領域１７が全体として導通状態となる。また、
ドレインラインＤＬｍに接続するメモリセル２m、n以外
のメモリセルのチャンネル領域１７は上記と同様導通状
態にない。よって、ドレインラインＤＬｍを流れる電流
は他のメモリセルに間違って漏れることなくメモリセル
２m、nのチャンネル領域１７を流れ、ソースラインＳＬ
を介して接地電位に落ちる。すなわち、コラムデコーダ
６には電流が入力されない。

【００５０】このようにセンスアンプ１０に電流が入力
されるか否かで、選択メモリセル２m、nの情報を読み出
すことが出来る。

【００５１】次に、図４に基づいて情報の一括消去につ
いて説明する。図４の構成は、図２と同じである。この
場合、全てのゲートラインＧＬ及びソースラインＳＬを
接地するとともに、すべてのドレインラインＤＬにプロ
グラミング電圧VP2を印加する。

【００５２】この時、回路内の全てのメモリセルにおい
て、上述したようにゲート電極１５の下位のドレイン層
７およびポケット層１９との境界付近でアバランシェホ
ットホールが発生する。さらに発生したホールの一部
は、シリコン酸化膜５を飛び越えてシリコン窒化膜１１
のドレイン側に注入される。従って、そこにトラップさ
れている負電荷が打ち消される。すなわち、これは書き
込まれている情報”０”は消去された状態であり、全て
のメモリセル２が情報”１”を記憶したことを意味す
る。

【００５３】次に、このメモリマトリクス回路の製造方
法について説明する。図５、図６、図７及び図８は製造
工程を説明する為の図である。

【００５４】図５Ａ及びＢは平面図である。図５Ａに示
すように、シリコン基板にフィールド酸化膜を成長させ
て素子分離領域１２を形成する。また、図５Ｂに示すよ
うに、素子分離領域１２が形成されたシリコン基板上
に、シリコン酸化層、シリコン窒化層、シリコン酸化層
及びポリシリコン層をこの順で積層した後に、フォトエ
ッチング法によりパターンニングにして積層体１４を形
成する。

【００５５】図６Ａは平面図であり、図６ＢはそのＤー
Ｄ矢視断面図である。図６Ａ及びＢに示すように、ソー
ス層形成予定領域面をフォトレジスト２３でマスキング
し、ドレイン層形成予定領域に対して斜（矢印１６の方
向）にボロン（Ｂ⁺）をイオン注入して、Ｐ⁺ポケット層
を自己整合によって形成する。ここで、ボロンを斜にイ
オン注入するのは、Ｐ⁺ポケット層の横拡がりを助長し
て、ドレイン近傍のシリコン酸化膜の直下でＰ型の高濃
度不純物領域を作る為である。

【００５６】図７Ａは平面図であり、図７Ｂ及び図７Ｃ
はそれぞれそのＦーＦ矢視断面図、ＧーＧ矢視断面図で
ある。図７Ａ、Ｂ、Ｃに示すように、フォトレジスト２
３を除去した後、砒素（Ａｓ⁺）を垂直にイオン注入し
て、ドレイン層７およびソース層９を形成する。この結
果、図に示すように、積層体１４の下部に位置する基板
領域内でＰ⁺ポケット層１９とドレイン層７とが隣接す
る。

【００５７】その後、平面図である図８に示すように、
シリコン基板上にシリコン酸化膜等の層間絶縁膜（図示
せず）を成長させ、層間絶縁膜に所要のコンタクトホー
ル２４を形成する。さらに、平面図である図９Ａ及びそ
のＪーＪ矢視断面図の図９Ｂに示すように、層間絶縁膜
２１の上にＡｌーＳｉ等の金属層を形成し、これをフォ
トエッチング法によりパターンニングして、ドレイン電
極４０等の金属配線を形成する。

【００５８】なお、上記の実施例ではドレイン層７の周
囲を覆うようにＰ⁺ポケット層１９を設けたが、ゲート
電極の下位に位置する基板領域内のドレイン側に、ドレ
イン層とＰ⁺高濃度層との境界が形成されるようなＰ⁺ポ
ケット層１９であれば他の形状でも良い。

【００５９】なお、上記実施例では、第一導電型をＮ型
とし第二導電型をＰ型としたが、第一導電型をＮ型と
し、第二導電型をＰ型としてもよい。

【００６０】

【発明の効果】請求項１に係る半導体装置において、前
記電荷保持用絶縁膜の下位に位置する前記基板の領域の
一部に前記第一領域に隣接するように第二導電型の高濃
度領域を設けることにより、前記電荷保持用絶縁膜の電
荷が捕獲されない領域をスイッチング手段に利用するこ
とが出来る。

【００６１】従って、メモリマトリクス回路を１トラン
ジスタ／セル構造で構成することが出来る。すなわち半
導体装置の集積度を向上させることが出来る。

【００６２】請求項２に係る請求項１の半導体装置の使
用方法は、情報を書き込む際には、書き込み希望メモリ
セルの制御電極にプログラミング電圧を印加するととも
に前記書き込み希望メモリセルの第一領域に書き込み用
電圧を印加すること、情報を読み出す際には、読み出し
希望メモリセルの制御電極にセンス電圧を印加するとと
もに前記読み出し希望メモリセルを接続する第一領域用
ラインに読み出し用電圧を印加し、前記読み出し希望メ
モリセルの第一領域及び第二領域間を電流が流れるか否
かを検出することを特徴としている。従って、前記電荷
保持用絶縁膜の電荷が捕獲されない領域をスイッチング
手段に利用することが出来る。

【００６３】従って、メモリマトリクス回路を１トラン
ジスタ／セル構造で構成することが出来る。すなわち半
導体装置の集積度を向上させることが出来る。

【００６４】請求項３に係る半導体装置の製造方法は、
前記積層体の下位に位置する基板領域の一方に隣接する
基板領域に斜に第二導電型不純物を打込み、前記積層体
の下部に位置する基板領域の一部に第二導電型の高濃度
領域を形成した後に、前記基板に対して第一導電型不純
物を打込むことにより積層体の下位に位置する基板領域
内で前記高濃度領域と隣接するように第一導電型第一領
域を形成することを特徴としている。よって、前記電荷
保持用絶縁膜の電荷が捕獲されない領域をスイッチング
手段に利用することが出来る。

【００６５】従って、メモリマトリクス回路を１トラン
ジスタ／セル構造で構成することが出来る。すなわち半
導体装置の集積度を向上させることが出来る。

【図面の簡単な説明】

【図１】本発明の一実施例によるメモリセルの断面構成
略図である。

【図２】本発明の一実施例によるメモリ回路の構成概念
図である。

【図３】図２のメモリ回路において情報の読み出しを説
明する為の図である。

【図４】図２のメモリ回路において情報の一括消去を説
明する為の図である。

【図５】本発明の一実施例によるメモリ回路の製造工程
を示す図である。

【図６】本発明の一実施例によるメモリ回路の製造工程
を示す図である。

【図７】本発明の一実施例によるメモリ回路の製造工程
を示す図である。

【図８】本発明の一実施例によるメモリ回路の製造工程
を示す図である。

【図９】本発明の一実施例によるメモリ回路の製造工程
を示す図である。

【図１０】従来のＭＯＮＯＳ構造メモリセルの断面構成
略図である。

【図１１】メモリ１の閾電位のヒステリシスループを示
す図である。

【図１２】従来のメモリ１への情報の書き込みを説明す
る為のメモリ回路の構成を概念図である。

【図１３】従来のメモリ１からの情報の読み出しを説明
する為のメモリ回路の構成を概念図である。

【図１４】従来のメモリに記憶された情報の一括消去を
説明する為のメモリ回路の構成を概念図である。

【符号の説明】

２・・・メモリセルＧＬ・・・ゲートラインＤＬ・・・ドレインラインＳＬ・・・ソースライン３・・・基板７・・・ドレイン層９・・・ソース層５、11、13・・・絶縁膜 15・・・メモリゲート電極 19・・・Ｐ⁺ポケット層

Claims

【特許請求の範囲】

【請求項１】第一導電型の第一領域及び第一導電型の第
二領域を有する第二導電型基板と前記基板の上面で前記
第一領域から前記第二領域に渡って設けられた電荷保持
用絶縁膜と前記電荷保持用絶縁膜上に設けられた制御電
極と前記電荷保持用絶縁膜の下位に位置する前記基板の
領域の一部に前記第一領域に隣接するように設けられた
第二導電型の高濃度領域とを有するメモリセルをマトリ
クス状に配置するとともに、同一列に配置された複数のメモリセルの第一領域を接続
する各列ごとに設けられた第一領域用ラインと、同一行に配置された複数のメモリセルの制御電極を接続
する各行ごとに設けられた制御電極用ラインと、全てのメモリセルの第二領域を接続する第二領域用ライ
ンと、を備えたことを特徴とする半導体装置。
【請求項２】情報を書き込む際には、書き込み希望メモ
リセルの制御電極にプログラミング電圧を印加するとと
もに前記書き込み希望メモリセルの第一領域に書き込み
用電圧を印加すること、情報を読み出す際には、読み出し希望メモリセルの制御
電極にセンス電圧を印加するとともに前記読み出し希望
メモリセルを接続する第一領域用ラインに読み出し用電
圧を印加し、前記読み出し希望メモリセルの第一領域及
び第二領域間を電流が流れるか否かを検出すること、を特徴とする請求項１の半導体装置の使用方法。
【請求項３】第二導電型半導体基板上全面に電荷保持用
絶縁層を形成し、前記電荷保持用絶縁層上に制御電極層
を形成する工程と、前記半導体基板上に形成された前記電荷保持用絶縁層お
よび前記制御電極層を選択的に除去し、電荷保持用絶縁
膜及び制御電極からなる積層体を形成する工程と、前記積層体の下位に位置する基板領域の一方に隣接する
基板領域に斜に第二導電型不純物を打込み、前記積層体
の下部に位置する基板領域の一部に第二導電型の高濃度
領域を形成する工程と、前記基板に対して第一導電型不純物を打込むことにより
積層体の下位に位置する基板領域内で前記高濃度領域と
隣接するように第一導電型第一領域を形成する工程と、前記基板に対して第一導電型不純物を打込むことによ
り、積層体の下位に位置する基板領域を挟んで前記第一
領域と対向する基板領域に第一導電型第二領域を形成す
る工程と、を備えたことを特徴とする半導体装置の製造方法。