JPH0794613A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0794613A JPH0794613A JP6211187A JP21118794A JPH0794613A JP H0794613 A JPH0794613 A JP H0794613A JP 6211187 A JP6211187 A JP 6211187A JP 21118794 A JP21118794 A JP 21118794A JP H0794613 A JPH0794613 A JP H0794613A
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【目的】 書き込み及び消去がフローティングゲートへ
のホット電子の注入及びホット正孔の注入により行われ
る不揮発性メモリ、特にフラッシュＥＰＲＯＭの書き込
み及び消去電圧を低減することにある。 【構成】 書き込み及び消去電圧を十分低く保つため
に、ｐ型基板３より高いドーピング濃度を有するｐ型領
域１１、１２をｎ型ソース及びドレイン領域４、５の周
囲に設ける。これらのｐ型領域はドレイン領域の電界を
増強し、ホット電子を一層低い電圧でピンチオフ点に発
生させることができる。また、これらのｐ型領域はソー
ス及びドレイン領域のｐｎ接合の降伏電圧を減少するた
め、消去用のホット正孔を比較的低い電圧でのｐｎ接合
の降伏により発生させることができる。この装置は標準
プロセスで製造される信号処理ＩＣ内に集積するのに特
に好適である。
のホット電子の注入及びホット正孔の注入により行われ
る不揮発性メモリ、特にフラッシュＥＰＲＯＭの書き込
み及び消去電圧を低減することにある。 【構成】 書き込み及び消去電圧を十分低く保つため
に、ｐ型基板３より高いドーピング濃度を有するｐ型領
域１１、１２をｎ型ソース及びドレイン領域４、５の周
囲に設ける。これらのｐ型領域はドレイン領域の電界を
増強し、ホット電子を一層低い電圧でピンチオフ点に発
生させることができる。また、これらのｐ型領域はソー
ス及びドレイン領域のｐｎ接合の降伏電圧を減少するた
め、消去用のホット正孔を比較的低い電圧でのｐｎ接合
の降伏により発生させることができる。この装置は標準
プロセスで製造される信号処理ＩＣ内に集積するのに特
に好適である。
Description
【０００１】
【産業上の利用分野】本発明は、多数のメモリ素子を具
える不揮発性電気的消去可能メモリが表面に設けられた
半導体本体を具え、各メモリ素子は半導体本体のｐ型表
面領域内に位置するとともにチャネル領域により分離さ
れた表面隣接ソース及びドレイン領域と、チャネル領域
上に位置するとともにチャネル領域からゲート絶縁膜に
より絶縁されたフローティングゲートを具え、情報の書
き込み及び消去がフローティングゲート内へのホット電
子及びホット正孔の注入により行われ、ソース及びドレ
イン領域間にチャネル電流を流すことによりホット電子
がドレイン領域に隣接するチャネル内で発生される半導
体装置に関するものである。本発明は、この半導体装置
の製造方法にも関するものである。
える不揮発性電気的消去可能メモリが表面に設けられた
半導体本体を具え、各メモリ素子は半導体本体のｐ型表
面領域内に位置するとともにチャネル領域により分離さ
れた表面隣接ソース及びドレイン領域と、チャネル領域
上に位置するとともにチャネル領域からゲート絶縁膜に
より絶縁されたフローティングゲートを具え、情報の書
き込み及び消去がフローティングゲート内へのホット電
子及びホット正孔の注入により行われ、ソース及びドレ
イン領域間にチャネル電流を流すことによりホット電子
がドレイン領域に隣接するチャネル内で発生される半導
体装置に関するものである。本発明は、この半導体装置
の製造方法にも関するものである。
【０００２】
【従来の技術】このような半導体装置は、例えば欧州特
許出願ＥＰ−Ａ０２１８３４２号（公開日：１９８７年
４月１５日）から既知である。フローティングゲートを
有する不揮発性メモリは、例えばＥＰＲＯＭ及びＥＥＰ
ＲＯＭ（Electrically Erasable Programmable Read-On
ly Memory)の略語で知られている。現在最もポピュラー
な例はフラッシュＥＥＰＲＯＭ又はフラッシュＥＰＲＯ
Ｍの名で知られており、このメモリは各メモリセルが単
一のフローティングゲートトランジスタからなるため極
めて高い集積密度を達成しうる。このメモリでは通常の
タイプのＥＥＰＲＯＭの各メモリ素子に必要とされる選
択トランジスタが存在しない。
許出願ＥＰ−Ａ０２１８３４２号（公開日：１９８７年
４月１５日）から既知である。フローティングゲートを
有する不揮発性メモリは、例えばＥＰＲＯＭ及びＥＥＰ
ＲＯＭ（Electrically Erasable Programmable Read-On
ly Memory)の略語で知られている。現在最もポピュラー
な例はフラッシュＥＥＰＲＯＭ又はフラッシュＥＰＲＯ
Ｍの名で知られており、このメモリは各メモリセルが単
一のフローティングゲートトランジスタからなるため極
めて高い集積密度を達成しうる。このメモリでは通常の
タイプのＥＥＰＲＯＭの各メモリ素子に必要とされる選
択トランジスタが存在しない。
【０００３】上述した既知の装置では、書き込み時に選
択されたトランジスタを、そのゲート及びドレイン領域
に供給される高電圧により”オン状態”にする。このと
きドレイン領域近くの強い電界により、ゲート絶縁膜の
電位障壁を越えてフローティングゲートへ流れるのに十
分なエネルギーを有する高エネルギー（ホット）電子が
チャネル電流内に形成される（ゲート絶縁膜内の電界に
も部分的に影響される）。情報の消去は、既知の装置で
は書き込み中に注入された電荷を相殺するホット正孔の
注入により行われる。
択されたトランジスタを、そのゲート及びドレイン領域
に供給される高電圧により”オン状態”にする。このと
きドレイン領域近くの強い電界により、ゲート絶縁膜の
電位障壁を越えてフローティングゲートへ流れるのに十
分なエネルギーを有する高エネルギー（ホット）電子が
チャネル電流内に形成される（ゲート絶縁膜内の電界に
も部分的に影響される）。情報の消去は、既知の装置で
は書き込み中に注入された電荷を相殺するホット正孔の
注入により行われる。
【０００４】この方法は電子をフローティングゲートか
ら半導体本体内の領域へトンネリングさせることにより
消去する通常の方法と相違する。トンネル効果のために
極めて薄い絶縁膜が必要とされ、特にこのメモリを異な
るプロセスで製造される信号処理ＩＣ、例えばマイクロ
コントローラ内に組み込む際に装置の製造プロセスが複
雑になる。ホット正孔により消去を行う場合にはこのよ
うな薄いトンネル酸化膜が不要になる。ホット正孔はス
ナップバック”法により形成され、この方法では比較的
高い電圧をソース領域（接地）及びドレイン領域（７
Ｖ）間に供給するとともにトランジスタを”オフ状
態””にする。次に、制御ゲートを短期間高電圧（１３
Ｖ）にしてトランジスタを”オン状態”にし、その後に
制御ゲートの電圧を０Ｖに減少させる。ソース領域のｐ
ｎ接合は順方向バイアスのままであるため、電子電流が
基板に注入され、その結果制御ゲートの低電圧にもかか
わらず、ラテラルｎｐｎ動作によりかなり高いドレイン
電流が維持される。制御ゲートの低電圧のために、強電
界により形成されたホット正孔をフローティングゲート
に注入することができる。
ら半導体本体内の領域へトンネリングさせることにより
消去する通常の方法と相違する。トンネル効果のために
極めて薄い絶縁膜が必要とされ、特にこのメモリを異な
るプロセスで製造される信号処理ＩＣ、例えばマイクロ
コントローラ内に組み込む際に装置の製造プロセスが複
雑になる。ホット正孔により消去を行う場合にはこのよ
うな薄いトンネル酸化膜が不要になる。ホット正孔はス
ナップバック”法により形成され、この方法では比較的
高い電圧をソース領域（接地）及びドレイン領域（７
Ｖ）間に供給するとともにトランジスタを”オフ状
態””にする。次に、制御ゲートを短期間高電圧（１３
Ｖ）にしてトランジスタを”オン状態”にし、その後に
制御ゲートの電圧を０Ｖに減少させる。ソース領域のｐ
ｎ接合は順方向バイアスのままであるため、電子電流が
基板に注入され、その結果制御ゲートの低電圧にもかか
わらず、ラテラルｎｐｎ動作によりかなり高いドレイン
電流が維持される。制御ゲートの低電圧のために、強電
界により形成されたホット正孔をフローティングゲート
に注入することができる。
【０００５】
【発明が解決しようとする課題】既知の装置の欠点は、
上述の”スナップバック”機構は極めて臨界的である点
にある。即ち、スナップバック効果を得るのに十分な高
さにする必要があるとともにソース及びドレイン領域間
の降伏電圧（パンチスルー電圧）より低くする必要があ
るドレイン領域の最適電圧が各部のドーピング濃度及び
寸法に強く依存する。これらのパラメータのばらつきの
ために、実際には全てのセルを上述のように消去できる
ように調整することが多くの場合困難になる。
上述の”スナップバック”機構は極めて臨界的である点
にある。即ち、スナップバック効果を得るのに十分な高
さにする必要があるとともにソース及びドレイン領域間
の降伏電圧（パンチスルー電圧）より低くする必要があ
るドレイン領域の最適電圧が各部のドーピング濃度及び
寸法に強く依存する。これらのパラメータのばらつきの
ために、実際には全てのセルを上述のように消去できる
ように調整することが多くの場合困難になる。
【０００６】書き込み時には、選択したセル内のトラン
ジスタを導通させるために選択したワードラインに高電
圧を供給する。容量結合のためにこのワードラインに接
続された他のセルのフローティングゲートが高電圧にな
りうる。この場合には電子がトンネル効果によりこれら
の擬似選択セルのフローティングゲートに流れうる。”
ゲート妨害”として知られているこの現象は、Hadded e
t al. "Degradationsdue to hole trapping in flash m
emory cells", IEEE Electron device Letters,vol.10,
no.3,March 1989,pp.117-119,に記載されている。この
刊行物に記載されているように、”ゲート妨害”効果は
ゲート絶縁膜にラップされた正孔により強くなる。更
に、選択されたセルでは、多数回の書き込み/ 消去サイ
クル後に書き込みが困難になる、即ちプログラムされた
状態のしきい値電圧とプログラムされてない状態のしき
い値電圧との差が小さくなることが確かめられている。
これに対する説明は、チャネル内の電界がゲート酸化膜
内にトラップされた正孔により弱められるからであると
言うことができる。トンネル効果も酸化膜の電界に強く
影響されるため、特にホット正孔により消去を行うメモ
リにおいてはプログラミング電圧をできるだけ低く維持
することが重要である。更に、一般に、高電圧は例えば
誘電体分離、寄生チャネル形成等に追加の要件を課し、
標準ＣＭＯＳロジック製造プロセスにより製造される集
積回路内へのこのメモリの組み込みを著しく妨げる。こ
の点からもプログラミング電圧及び消去電圧はできるだ
け低く維持するのが望ましい。
ジスタを導通させるために選択したワードラインに高電
圧を供給する。容量結合のためにこのワードラインに接
続された他のセルのフローティングゲートが高電圧にな
りうる。この場合には電子がトンネル効果によりこれら
の擬似選択セルのフローティングゲートに流れうる。”
ゲート妨害”として知られているこの現象は、Hadded e
t al. "Degradationsdue to hole trapping in flash m
emory cells", IEEE Electron device Letters,vol.10,
no.3,March 1989,pp.117-119,に記載されている。この
刊行物に記載されているように、”ゲート妨害”効果は
ゲート絶縁膜にラップされた正孔により強くなる。更
に、選択されたセルでは、多数回の書き込み/ 消去サイ
クル後に書き込みが困難になる、即ちプログラムされた
状態のしきい値電圧とプログラムされてない状態のしき
い値電圧との差が小さくなることが確かめられている。
これに対する説明は、チャネル内の電界がゲート酸化膜
内にトラップされた正孔により弱められるからであると
言うことができる。トンネル効果も酸化膜の電界に強く
影響されるため、特にホット正孔により消去を行うメモ
リにおいてはプログラミング電圧をできるだけ低く維持
することが重要である。更に、一般に、高電圧は例えば
誘電体分離、寄生チャネル形成等に追加の要件を課し、
標準ＣＭＯＳロジック製造プロセスにより製造される集
積回路内へのこのメモリの組み込みを著しく妨げる。こ
の点からもプログラミング電圧及び消去電圧はできるだ
け低く維持するのが望ましい。
【０００７】本発明の目的は、フローティングゲートの
情報をホット正孔により再現可能に且つ高信頼度に消去
しうる不揮発性メモリを提供することにある。本発明の
他の目的は、メモリセルの構造をいずれの極性のホット
電荷キャリアも比較的低い電圧で形成することができる
ようにすることにある。本発明の更に他の目的は、例え
ば標準ＩＣ製造プロセスにより製造されるマイクロコン
トローラ内にそのプロセスを殆ど変更する必要なしに組
み込みうる不揮発性メモリを提供することにある。
情報をホット正孔により再現可能に且つ高信頼度に消去
しうる不揮発性メモリを提供することにある。本発明の
他の目的は、メモリセルの構造をいずれの極性のホット
電荷キャリアも比較的低い電圧で形成することができる
ようにすることにある。本発明の更に他の目的は、例え
ば標準ＩＣ製造プロセスにより製造されるマイクロコン
トローラ内にそのプロセスを殆ど変更する必要なしに組
み込みうる不揮発性メモリを提供することにある。
【０００８】
【課題を解決するための手段】本発明は、頭書に記載さ
れた種類の半導体装置において、半導体本体内のソース
領域及びドレイン領域をｐ型表面領域より高いドーピン
グ濃度のｐ型領域により取り囲み、且つホット正孔をｎ
型ソース領域又はｎ型ドレイン領域とｐ型表面領域との
間のｐｎ接合のアバランシェ降伏により発生させるよう
にしたことを特徴とする。
れた種類の半導体装置において、半導体本体内のソース
領域及びドレイン領域をｐ型表面領域より高いドーピン
グ濃度のｐ型領域により取り囲み、且つホット正孔をｎ
型ソース領域又はｎ型ドレイン領域とｐ型表面領域との
間のｐｎ接合のアバランシェ降伏により発生させるよう
にしたことを特徴とする。
【０００９】ホット正孔を発生させるために逆バイアス
されるソース領域又はドレイン領域のｐｎ接合アバラン
シェ降伏は消去用のホット正孔を発生させる簡単で、非
臨界的で、再現可能な方法である。ソース領域又はドレ
イン領域に隣接するｐ型領域に対し適切なドーピング濃
度を選択することにより、降伏電圧を比較的低い値、例
えば５〜６Ｖに調整することができる。このような電圧
は標準ＣＭＯＳ製造プロセスに変更をまねく何の追加の
手段も必要としない。更に、この電圧は通常チップ上で
容易に発生させることができる。また、ドレイン領域の
周囲の比較的高いドーピング濃度のｐ型領域の存在はド
レイン領域における電界を強くし、比較的低いワードラ
インの電圧（例えば８Ｖ）及びドレイン領域の電圧で書
き込みを行うことができる。セルが対称構造であるた
め、このメモリは信号処理用集積回路に組み込むのに特
に好適である。
されるソース領域又はドレイン領域のｐｎ接合アバラン
シェ降伏は消去用のホット正孔を発生させる簡単で、非
臨界的で、再現可能な方法である。ソース領域又はドレ
イン領域に隣接するｐ型領域に対し適切なドーピング濃
度を選択することにより、降伏電圧を比較的低い値、例
えば５〜６Ｖに調整することができる。このような電圧
は標準ＣＭＯＳ製造プロセスに変更をまねく何の追加の
手段も必要としない。更に、この電圧は通常チップ上で
容易に発生させることができる。また、ドレイン領域の
周囲の比較的高いドーピング濃度のｐ型領域の存在はド
レイン領域における電界を強くし、比較的低いワードラ
インの電圧（例えば８Ｖ）及びドレイン領域の電圧で書
き込みを行うことができる。セルが対称構造であるた
め、このメモリは信号処理用集積回路に組み込むのに特
に好適である。
【００１０】本発明半導体装置の重要な実施例において
は、ゲート絶縁膜は、トンネル効果によるフローティン
グゲートへの電荷キャリヤの注入が印加電圧において完
全に又は少なくともほぼ完全に阻止されるような厚さを
その全面に亘って有するものとする。ゲート絶縁膜の厚
さがトンネル効果を使用する場合より大きいため、ゲー
ト絶縁膜の電界がかなり弱くなり、上述した”ゲート妨
害”効果が軽減される。更に、メモリセル内のこのゲー
ト絶縁膜は回路のロジック部分内のＭＯＳトランジスタ
のゲート絶縁膜と同一の厚さ及び組成にすることもでき
る。ゲート絶縁膜は１０ｎｍ以上の厚さ、好ましくは約
１５ｎｍ以上の厚さを有するシリコン酸化膜を用いるの
が有利である。
は、ゲート絶縁膜は、トンネル効果によるフローティン
グゲートへの電荷キャリヤの注入が印加電圧において完
全に又は少なくともほぼ完全に阻止されるような厚さを
その全面に亘って有するものとする。ゲート絶縁膜の厚
さがトンネル効果を使用する場合より大きいため、ゲー
ト絶縁膜の電界がかなり弱くなり、上述した”ゲート妨
害”効果が軽減される。更に、メモリセル内のこのゲー
ト絶縁膜は回路のロジック部分内のＭＯＳトランジスタ
のゲート絶縁膜と同一の厚さ及び組成にすることもでき
る。ゲート絶縁膜は１０ｎｍ以上の厚さ、好ましくは約
１５ｎｍ以上の厚さを有するシリコン酸化膜を用いるの
が有利である。
【００１１】本発明は、上述した不揮発性メモリに加え
て他の回路素子を具える半導体装置であって、メモリ区
域外に位置する能動領域内に形成された絶縁ゲート電極
を有する電界効果トランジスタを少なくとも具え、半導
体本体の表面の、少なくともメモリ素子の区域及び電界
効果トランジスタを形成するための能動領域の区域をゲ
ート絶縁膜を構成する絶縁膜で覆い、この絶縁膜上にシ
リコン層を設け、このシリコン層から電界効果トランジ
スタのゲート電極及びメモリ素子の少なくともフローテ
ィングゲートを形成する半導体装置を製造する方法にも
関するものである。本発明はこのような半導体装置の製
造方法において、最初の一連の工程において、メモリ素
子のフローティングゲートを前記シリコン層からマスク
処理及びエッチング処理により形成するとともに電界効
果トランジスタの能動領域は前記シリコン層により覆わ
れたままとし、その後にメモリ素子のｎ型ソース及びド
レイン領域及びこれらソース及びドレイン領域を取り囲
むｐ型領域を半導体本体内に設けるとともに、各フロー
ティングゲートの少なくとも側面に酸化層又はスペーサ
を酸化処理により設け、且つ次の一連の工程において、
電界効果トランジスタの絶縁ゲート電極を能動領域上の
前記シリコン層からマスク処理及びエッチング処理によ
り形成し、その後に電界効果トランジスタのソース及び
ドレイン領域をドーピング処理により能動領域内に設け
ることを特徴とする。本発明方法の好適実施例では、メ
モリ素子のゲート絶縁膜の厚さ及び組成に等しい又は少
なくともほぼ等しい厚さ及び組成のゲート絶縁幕を電界
効果トランジスタに設ける。
て他の回路素子を具える半導体装置であって、メモリ区
域外に位置する能動領域内に形成された絶縁ゲート電極
を有する電界効果トランジスタを少なくとも具え、半導
体本体の表面の、少なくともメモリ素子の区域及び電界
効果トランジスタを形成するための能動領域の区域をゲ
ート絶縁膜を構成する絶縁膜で覆い、この絶縁膜上にシ
リコン層を設け、このシリコン層から電界効果トランジ
スタのゲート電極及びメモリ素子の少なくともフローテ
ィングゲートを形成する半導体装置を製造する方法にも
関するものである。本発明はこのような半導体装置の製
造方法において、最初の一連の工程において、メモリ素
子のフローティングゲートを前記シリコン層からマスク
処理及びエッチング処理により形成するとともに電界効
果トランジスタの能動領域は前記シリコン層により覆わ
れたままとし、その後にメモリ素子のｎ型ソース及びド
レイン領域及びこれらソース及びドレイン領域を取り囲
むｐ型領域を半導体本体内に設けるとともに、各フロー
ティングゲートの少なくとも側面に酸化層又はスペーサ
を酸化処理により設け、且つ次の一連の工程において、
電界効果トランジスタの絶縁ゲート電極を能動領域上の
前記シリコン層からマスク処理及びエッチング処理によ
り形成し、その後に電界効果トランジスタのソース及び
ドレイン領域をドーピング処理により能動領域内に設け
ることを特徴とする。本発明方法の好適実施例では、メ
モリ素子のゲート絶縁膜の厚さ及び組成に等しい又は少
なくともほぼ等しい厚さ及び組成のゲート絶縁幕を電界
効果トランジスタに設ける。
【００１２】
【実施例】図面を参照して本発明を実施例につき説明す
る。図１及び２に示す実施例は、表面２に隣接するｐ型
表面領域３を有する半導体本体１を具える。表面領域３
は半導体本体全体を形成するものとすることができる
が、半導体本体の一部のみを形成するものとすこともで
き、例えばｎ型半導体本体内のｐ型拡散又は注入領域又
はウェルとすることができる。メモリを構成する多数の
セルを表面２に行列配置に設け、その一つを図２の断面
図に示す。図１はワードラインＷＬ１及びＷＬ２に結合
された２つの行及びビットラインＢＬ１，ＢＬ２及びＢ
Ｌ３に結合された３つの列と、全部で６個のセルを示
す。実際にはワードライン及びビットラインの数はもっ
と多いこと明らかである。
る。図１及び２に示す実施例は、表面２に隣接するｐ型
表面領域３を有する半導体本体１を具える。表面領域３
は半導体本体全体を形成するものとすることができる
が、半導体本体の一部のみを形成するものとすこともで
き、例えばｎ型半導体本体内のｐ型拡散又は注入領域又
はウェルとすることができる。メモリを構成する多数の
セルを表面２に行列配置に設け、その一つを図２の断面
図に示す。図１はワードラインＷＬ１及びＷＬ２に結合
された２つの行及びビットラインＢＬ１，ＢＬ２及びＢ
Ｌ３に結合された３つの列と、全部で６個のセルを示
す。実際にはワードライン及びビットラインの数はもっ
と多いこと明らかである。
【００１３】メモリセル又はメモリ素子はフローティン
グゲートを有するＭＯＳトランジスタとして構成され、
各セルはｐ型領域３内に設けられ且つチャネル領域６に
より互いに分離された、表面に隣接するｎ型ソース領域
４及びドレイン領域５を具える。フローティングゲート
８をチャネル領域上に位置させるとともにチャネル領域
からゲート絶縁膜７により電気的に絶縁する。ワードラ
インＷＬに接続された制御ゲート９をフローティングゲ
ート８上にこれから電気的に絶縁して設ける。ゲート８
及び９間は絶縁膜１０により絶縁し、この絶縁膜は例え
ばオキシニトライド膜とするが、２つの酸化シリコン膜
間に窒化シリコン膜を具えるものとすることもできる。
グゲートを有するＭＯＳトランジスタとして構成され、
各セルはｐ型領域３内に設けられ且つチャネル領域６に
より互いに分離された、表面に隣接するｎ型ソース領域
４及びドレイン領域５を具える。フローティングゲート
８をチャネル領域上に位置させるとともにチャネル領域
からゲート絶縁膜７により電気的に絶縁する。ワードラ
インＷＬに接続された制御ゲート９をフローティングゲ
ート８上にこれから電気的に絶縁して設ける。ゲート８
及び９間は絶縁膜１０により絶縁し、この絶縁膜は例え
ばオキシニトライド膜とするが、２つの酸化シリコン膜
間に窒化シリコン膜を具えるものとすることもできる。
【００１４】選択されたセルを書き込むには、正電圧を
関連するワードライン及びビットラインに供給し、その
トランジスタを導通させる。そのチャネル長及びこの電
圧は、フラッシュＥＰＲＯＭにおいて通常の如く、チャ
ネル内のドレイン領域５近くのピンチオフ点でホット電
子が形成され、これらの電子がワードラインにより誘起
される電界の影響の下でゲート絶縁膜７の電位障壁を越
えてフローティングゲートへ流れるように選択する。消
去のためには、ゲート絶縁膜を経てフローティングゲー
ト８へ流れるのに十分なエネルギーを有するホット正孔
が半導体本体内に発生させる。
関連するワードライン及びビットラインに供給し、その
トランジスタを導通させる。そのチャネル長及びこの電
圧は、フラッシュＥＰＲＯＭにおいて通常の如く、チャ
ネル内のドレイン領域５近くのピンチオフ点でホット電
子が形成され、これらの電子がワードラインにより誘起
される電界の影響の下でゲート絶縁膜７の電位障壁を越
えてフローティングゲートへ流れるように選択する。消
去のためには、ゲート絶縁膜を経てフローティングゲー
ト８へ流れるのに十分なエネルギーを有するホット正孔
が半導体本体内に発生させる。
【００１５】本発明においては、ソース領域４及びドレ
イン領域５をそれぞれｐ型表面領域３より高ドーピング
濃度のｐ型領域１１及びｐ型領域１２により半導体本体
内で取り囲む。消去に必要なホット正孔はソース領域及
びドレイン領域のｐｎ接合の少なくとも一方のアバラン
シェ降伏により発生される。書き込みのためにも消去の
ためにもトンネル効果は使用しないため、ゲート絶縁膜
７として、慣例のＭＯＳトランジスタに通常使用されて
いる厚さ及び組成を有する絶縁膜、例えば１０ｎｍ以上
の厚さを有するシリコン酸化膜を使用することができ
る。本例では、ゲート絶縁膜を約１５ｎｍの厚さを有す
るシリコン酸化膜により形成する。ソース領域又はドレ
イン領域のｐｎ接合の降伏電圧は、領域１１又は１２の
高ドーピング濃度により、このｐｎ接合がｎ型ソース領
域又はドレイン領域と比較的低ドープのｐ型領域３との
間に直接形成される場合より著しく低いレベルに減少す
る。実験の結果、ＣＭＯＳプロセスに通常使用されてい
るｐ型領域３のドーピング濃度に対し、この追加のｐ型
ドーピングなしでは降伏電圧は約１２Ｖであるが、この
追加のｐ型ドーピング使用すると約６Ｖの降伏電圧を達
成することができることが確かめられた。ｐ型領域１２
はチャネル内まで延在しているため、チャネル内のピン
チオフ点近くに強い電界が得られ、従って書き込み時に
ホット電子を発生させるためにワードライン及びドレイ
ン領域に過度に高い電圧を供給する必要がなくなる。一
般に極めて高い書き込み速度を必要としない組み込みメ
モリに対しては、０．８μm のチャネル長ではドレイン
領域及び及びワードラインの書き込み電圧はそれぞれ５
Ｖ及び８Ｖが好まし。書き込み時の比較的低い電圧及び
ゲート絶縁膜７の比較的大きな厚さのために、書き込み
中のゲート絶縁膜間の電界が対応する既知のメモリの場
合より相当弱くなり、このことは前記ゲート妨害効果を
回避する上で好ましい。
イン領域５をそれぞれｐ型表面領域３より高ドーピング
濃度のｐ型領域１１及びｐ型領域１２により半導体本体
内で取り囲む。消去に必要なホット正孔はソース領域及
びドレイン領域のｐｎ接合の少なくとも一方のアバラン
シェ降伏により発生される。書き込みのためにも消去の
ためにもトンネル効果は使用しないため、ゲート絶縁膜
７として、慣例のＭＯＳトランジスタに通常使用されて
いる厚さ及び組成を有する絶縁膜、例えば１０ｎｍ以上
の厚さを有するシリコン酸化膜を使用することができ
る。本例では、ゲート絶縁膜を約１５ｎｍの厚さを有す
るシリコン酸化膜により形成する。ソース領域又はドレ
イン領域のｐｎ接合の降伏電圧は、領域１１又は１２の
高ドーピング濃度により、このｐｎ接合がｎ型ソース領
域又はドレイン領域と比較的低ドープのｐ型領域３との
間に直接形成される場合より著しく低いレベルに減少す
る。実験の結果、ＣＭＯＳプロセスに通常使用されてい
るｐ型領域３のドーピング濃度に対し、この追加のｐ型
ドーピングなしでは降伏電圧は約１２Ｖであるが、この
追加のｐ型ドーピング使用すると約６Ｖの降伏電圧を達
成することができることが確かめられた。ｐ型領域１２
はチャネル内まで延在しているため、チャネル内のピン
チオフ点近くに強い電界が得られ、従って書き込み時に
ホット電子を発生させるためにワードライン及びドレイ
ン領域に過度に高い電圧を供給する必要がなくなる。一
般に極めて高い書き込み速度を必要としない組み込みメ
モリに対しては、０．８μm のチャネル長ではドレイン
領域及び及びワードラインの書き込み電圧はそれぞれ５
Ｖ及び８Ｖが好まし。書き込み時の比較的低い電圧及び
ゲート絶縁膜７の比較的大きな厚さのために、書き込み
中のゲート絶縁膜間の電界が対応する既知のメモリの場
合より相当弱くなり、このことは前記ゲート妨害効果を
回避する上で好ましい。
【００１６】メモリの動作を明瞭にするために、図１
に、ビットラインＢＬをスイッチＳによりライン３１、
３２及び３３に切り換え、同様にワードラインＷＬをス
イッチＳによりライン３４、３５及び３６に切り換える
ことにより読み出し状態（Ｒ），書き込み状態（Ｗ）及
び消去状態（Ｅ）にすることができることを図式的に示
してある。本例ではセルのソース領域を接続ライン３７
を経てアース又は他の適当な基準電圧点に接続する。装
置の動作を下記の表を参照して詳細に説明する。セルＭ
11を選択的に読み書きし、消去は全セル同時に行うもの
とする。
に、ビットラインＢＬをスイッチＳによりライン３１、
３２及び３３に切り換え、同様にワードラインＷＬをス
イッチＳによりライン３４、３５及び３６に切り換える
ことにより読み出し状態（Ｒ），書き込み状態（Ｗ）及
び消去状態（Ｅ）にすることができることを図式的に示
してある。本例ではセルのソース領域を接続ライン３７
を経てアース又は他の適当な基準電圧点に接続する。装
置の動作を下記の表を参照して詳細に説明する。セルＭ
11を選択的に読み書きし、消去は全セル同時に行うもの
とする。
【００１７】
【表１】 ＷＬ１ ＷＬ２ ＢＬ１ ＢＬ２ 読み出し ３ ０ １．０ ０ 書き込み ８ ０ ４．５ ０ 消去 −９ −９ ５．７ ５．７
【００１８】読み出し；負電荷が存在するかしないかに
応じて、トランジスタのしきい値電圧は高い（例えば６
Ｖ）か低い（例えば約１Ｖ）。例えば３Ｖの電圧を選択
されたワードラインＷＬ１に供給するとともに、できる
だけ低く選択した例えば１Ｖの電圧をビットラインＢＬ
１に供給してトランジスタが導通するかしないか決定す
る。他のワードライン及びビットラインには０Ｖの電圧
を供給して他のトランジスタは導通しないようにするこ
とができる。
応じて、トランジスタのしきい値電圧は高い（例えば６
Ｖ）か低い（例えば約１Ｖ）。例えば３Ｖの電圧を選択
されたワードラインＷＬ１に供給するとともに、できる
だけ低く選択した例えば１Ｖの電圧をビットラインＢＬ
１に供給してトランジスタが導通するかしないか決定す
る。他のワードライン及びビットラインには０Ｖの電圧
を供給して他のトランジスタは導通しないようにするこ
とができる。
【００１９】書き込み；セルＭ11のフローティングゲー
トに電荷が存在しないものとする。８Ｖの電圧をワード
ラインＷＬ１に供給するとともに、幾分低い電圧、例え
ば４．５ＶをビットラインＢＬ１に供給する。他のビッ
トラインは表にしたがってアースに接続することができ
るが、フローティング電位にすることもできる。ゲート
電圧がしきい値電圧より高いため、トランジスタＭ11が
導通する。このときチャネル内のピンチオフ点の区域に
強い電界が発生し、チャネル内の電子がゲート酸化膜７
の電位障壁を越えてフローティングゲート８へ流れるの
に十分なエネルギーを受ける。高ドープｐ型領域１２の
ために、ソース及びドレイン領域間の電圧の大部分が領
域１２により形成されるチャネル部分に印加され、この
部分の電界が極めて強くなる。その結果、ホット電子の
発生が上述した既知の装置よりかなり低いゲート電圧で
可能になる。比較的低いゲート電圧及び比較的厚いゲー
ト酸化膜７のために、同一ワードラインＷＬ１の他のセ
ルのゲート酸化膜７の電界は十分弱くなり、トンネリン
グによるフローティングゲートへの電荷転送を十分低く
維持することができる。実験の結果、書き込みの０．０
１ｍｓ後にしきい値電圧が約６Ｖに上昇することが確か
められ、この書き込み時間は組み込みメモリに対し許容
することができる。尚、例えば、もう少し高い電圧をド
レイン領域に供給することによりもっと短い書き込み時
間を得ることもできること明らかである。
トに電荷が存在しないものとする。８Ｖの電圧をワード
ラインＷＬ１に供給するとともに、幾分低い電圧、例え
ば４．５ＶをビットラインＢＬ１に供給する。他のビッ
トラインは表にしたがってアースに接続することができ
るが、フローティング電位にすることもできる。ゲート
電圧がしきい値電圧より高いため、トランジスタＭ11が
導通する。このときチャネル内のピンチオフ点の区域に
強い電界が発生し、チャネル内の電子がゲート酸化膜７
の電位障壁を越えてフローティングゲート８へ流れるの
に十分なエネルギーを受ける。高ドープｐ型領域１２の
ために、ソース及びドレイン領域間の電圧の大部分が領
域１２により形成されるチャネル部分に印加され、この
部分の電界が極めて強くなる。その結果、ホット電子の
発生が上述した既知の装置よりかなり低いゲート電圧で
可能になる。比較的低いゲート電圧及び比較的厚いゲー
ト酸化膜７のために、同一ワードラインＷＬ１の他のセ
ルのゲート酸化膜７の電界は十分弱くなり、トンネリン
グによるフローティングゲートへの電荷転送を十分低く
維持することができる。実験の結果、書き込みの０．０
１ｍｓ後にしきい値電圧が約６Ｖに上昇することが確か
められ、この書き込み時間は組み込みメモリに対し許容
することができる。尚、例えば、もう少し高い電圧をド
レイン領域に供給することによりもっと短い書き込み時
間を得ることもできること明らかである。
【００２０】消去；消去は”フラッシュ”モードで実行
され、全ワードライン及び全ビットラインをそれぞれの
スイッチにより消去ライン３６及び３３に接続すること
によりメモリブロック全体又はメモリ全体が消去され
る。例えば５．７Ｖの電圧をビットラインＢＬ１，ＢＬ
２，ＢＬ３に供給するとともに、例えば−９Ｖの電圧を
ワードラインＷＬ１，ＷＬ２及びこれらに接続された制
御ゲートに供給する。これらの電圧の値は、例えば消去
速度を考慮して所定の範囲内で調整することができる。
ｐ型領域３は接地するものとする。このときアバランシ
ェ降伏がドレイン領域の逆バイアスｐｎ接合に生じるた
め、ホット正孔が発生し、これら正孔が制御ゲートの低
電圧のためにフローティングゲートへ流れ、このフロー
ティングゲートに蓄積されている負電荷を中和すること
ができる。実験の結果、高いしきい値電圧を有するプロ
グラムされたセルのしきい値電圧は最初時間の関数とし
て急速に低下し、この低下はしきい値電圧がもとの値
（約１Ｖ）に近づくにつれてゆっくりになることが確か
められた。その結果、セルが過消去によりデプリーショ
ン形のトランジスタになる恐れを最低に維持したままセ
ルをもとの状態に容易に戻すことができる。
され、全ワードライン及び全ビットラインをそれぞれの
スイッチにより消去ライン３６及び３３に接続すること
によりメモリブロック全体又はメモリ全体が消去され
る。例えば５．７Ｖの電圧をビットラインＢＬ１，ＢＬ
２，ＢＬ３に供給するとともに、例えば−９Ｖの電圧を
ワードラインＷＬ１，ＷＬ２及びこれらに接続された制
御ゲートに供給する。これらの電圧の値は、例えば消去
速度を考慮して所定の範囲内で調整することができる。
ｐ型領域３は接地するものとする。このときアバランシ
ェ降伏がドレイン領域の逆バイアスｐｎ接合に生じるた
め、ホット正孔が発生し、これら正孔が制御ゲートの低
電圧のためにフローティングゲートへ流れ、このフロー
ティングゲートに蓄積されている負電荷を中和すること
ができる。実験の結果、高いしきい値電圧を有するプロ
グラムされたセルのしきい値電圧は最初時間の関数とし
て急速に低下し、この低下はしきい値電圧がもとの値
（約１Ｖ）に近づくにつれてゆっくりになることが確か
められた。その結果、セルが過消去によりデプリーショ
ン形のトランジスタになる恐れを最低に維持したままセ
ルをもとの状態に容易に戻すことができる。
【００２１】前記刊行物に記載されているように、消去
時には正孔がゲート酸化膜７によりトラップされ、これ
らの正孔のためにおそらく電界が弱くなり、選択された
セルのフローティングゲートへの電子の注入が困難にな
りうる。図３は１０００回の消去及び書き込み後のセル
に対するこの特性劣化を示す。しきい値電圧Ｖthを縦軸
に、書き込み/ 消去サイクル数を横軸にプロットしてあ
る。上側曲線は上述のようにプログラムされたセルのし
きい値電圧を示し、下側曲線はホット正孔により消去さ
れたセルのしきい値電圧を示す。プログラムされたセル
のしきい値電圧が徐々に幾分低くなり、2 つの状態のし
きい値電圧の差が減少するが、この差は１０００回の書
き込み及び消去後もセルの機能を維持するのに十分な大
きさに維持されることが確かめられた。例えば、マイク
ロコントローラに組み込まれたメモリでは、この書き込
み／消去回数で十分である。
時には正孔がゲート酸化膜７によりトラップされ、これ
らの正孔のためにおそらく電界が弱くなり、選択された
セルのフローティングゲートへの電子の注入が困難にな
りうる。図３は１０００回の消去及び書き込み後のセル
に対するこの特性劣化を示す。しきい値電圧Ｖthを縦軸
に、書き込み/ 消去サイクル数を横軸にプロットしてあ
る。上側曲線は上述のようにプログラムされたセルのし
きい値電圧を示し、下側曲線はホット正孔により消去さ
れたセルのしきい値電圧を示す。プログラムされたセル
のしきい値電圧が徐々に幾分低くなり、2 つの状態のし
きい値電圧の差が減少するが、この差は１０００回の書
き込み及び消去後もセルの機能を維持するのに十分な大
きさに維持されることが確かめられた。例えば、マイク
ロコントローラに組み込まれたメモリでは、この書き込
み／消去回数で十分である。
【００２２】装置の製造については、本出願人が先に出
願した欧州特許出願第９２２０３０８２．０号を参照す
るのが好ましい。これには集積回路のロジック部分の特
性を劣化することなく組み込み不揮発性メモリを最適に
する数個の特別の製造工程を付加した標準ＣＭＯＳ製造
プロセスが開示されている。この先出願に記載されたセ
ルはｐ型領域１１及び１２を具えないため、ここでは数
個の重要な製造工程を説明する。図４〜８において、ａ
は回路のロジック部分、本例ではメモリマトリクスの領
域外に位置する能動領域内に設けられる通常のトランジ
スタに対応し、ｂは不揮発性メモリに対応する。
願した欧州特許出願第９２２０３０８２．０号を参照す
るのが好ましい。これには集積回路のロジック部分の特
性を劣化することなく組み込み不揮発性メモリを最適に
する数個の特別の製造工程を付加した標準ＣＭＯＳ製造
プロセスが開示されている。この先出願に記載されたセ
ルはｐ型領域１１及び１２を具えないため、ここでは数
個の重要な製造工程を説明する。図４〜８において、ａ
は回路のロジック部分、本例ではメモリマトリクスの領
域外に位置する能動領域内に設けられる通常のトランジ
スタに対応し、ｂは不揮発性メモリに対応する。
【００２３】図４は、集積回路のメモリ部分及びロジッ
ク部分の両部分の能動領域の表面を１５ｎｍの厚さの酸
化膜７で覆う工程を示す。この酸化膜はフィールド酸化
物（図示せず）及びｎ型又はｐ型表面領域又はウェルを
設けた後にゲート酸化膜になる。この酸化膜７上に多結
晶質の第１シリコン層１４（以後ポリ層と略記する）を
設け、これに適当な不純物、例えばＡｓを添加する。こ
のポリ層１４の厚さは約１５０ｎｍである。その上に酸
化をマスクする窒化物又はオキシ窒化物の層１５を設け
る。フォトレジスト層１６を用いてメモリに形成すべき
フローティングゲートを限界するとともにロジック部分
の全面を覆うエッチングマスクを通常の方法で設ける。
次に層１５の露出部分を既知の方法で除去し、その後に
フローティングゲート８をポリ層１４からエッチングに
より形成する。次にフォトレジスト層１６を除去し、そ
の後にホウ素をゲート８に対し自己整合式に注入してメ
モリを形成すべき領域に高ドープｐ型領域１７及び１８
を形成し、後の工程においてこれらの領域からソース及
びドレイン領域を取り囲むｐ型領域を形成する。この注
入はマスク１６の除去前に行うこともできること明らか
である。ホウ素注入は２０ｋｅＶの注入エネルギー及び
３×１０14／ｃｍ2 のドーズで実行する。この注入には
別個のマスクを必要としない点に注意されたい。これ
は、装置のメモリ部分の外部が層１４及び１５によりマ
スクされているからである。図５は製造プロセスのこの
製造段階を示す。
ク部分の両部分の能動領域の表面を１５ｎｍの厚さの酸
化膜７で覆う工程を示す。この酸化膜はフィールド酸化
物（図示せず）及びｎ型又はｐ型表面領域又はウェルを
設けた後にゲート酸化膜になる。この酸化膜７上に多結
晶質の第１シリコン層１４（以後ポリ層と略記する）を
設け、これに適当な不純物、例えばＡｓを添加する。こ
のポリ層１４の厚さは約１５０ｎｍである。その上に酸
化をマスクする窒化物又はオキシ窒化物の層１５を設け
る。フォトレジスト層１６を用いてメモリに形成すべき
フローティングゲートを限界するとともにロジック部分
の全面を覆うエッチングマスクを通常の方法で設ける。
次に層１５の露出部分を既知の方法で除去し、その後に
フローティングゲート８をポリ層１４からエッチングに
より形成する。次にフォトレジスト層１６を除去し、そ
の後にホウ素をゲート８に対し自己整合式に注入してメ
モリを形成すべき領域に高ドープｐ型領域１７及び１８
を形成し、後の工程においてこれらの領域からソース及
びドレイン領域を取り囲むｐ型領域を形成する。この注
入はマスク１６の除去前に行うこともできること明らか
である。ホウ素注入は２０ｋｅＶの注入エネルギー及び
３×１０14／ｃｍ2 のドーズで実行する。この注入には
別個のマスクを必要としない点に注意されたい。これ
は、装置のメモリ部分の外部が層１４及び１５によりマ
スクされているからである。図５は製造プロセスのこの
製造段階を示す。
【００２４】フローティングゲート８の側面を熱酸化処
理により酸化して酸化物のスペーサ１９を形成する（図
６）。この酸化中、フローティングゲート８の上面及び
ロジック部分内のポリ層１４の上面は層１５によりマス
クされる。次にｎ型ソース及びドレイン領域４及び５を
メモリ部分内にイオン注入により設ける。このために、
例えばＡｓイオンを６０ＫｅＶの注入エネルギー及び４
×１０15原子／ｃｍ2のドーズで注入する。次いで拡散
によりソース及びドレイン領域のエッジをフローティン
グゲートのエッジと実際上一致させるとともに、スペー
サ１９の成長前に設けたｐ型領域の再ドープされない部
分がフローティングゲート８の下方のチャネル内まで延
在する高ドープｐ型領域１１及び１２を形成するように
する。集積回路のロジック部分はこのＡｓイオン注入中
層１４及び１５によりマスクされる。
理により酸化して酸化物のスペーサ１９を形成する（図
６）。この酸化中、フローティングゲート８の上面及び
ロジック部分内のポリ層１４の上面は層１５によりマス
クされる。次にｎ型ソース及びドレイン領域４及び５を
メモリ部分内にイオン注入により設ける。このために、
例えばＡｓイオンを６０ＫｅＶの注入エネルギー及び４
×１０15原子／ｃｍ2のドーズで注入する。次いで拡散
によりソース及びドレイン領域のエッジをフローティン
グゲートのエッジと実際上一致させるとともに、スペー
サ１９の成長前に設けたｐ型領域の再ドープされない部
分がフローティングゲート８の下方のチャネル内まで延
在する高ドープｐ型領域１１及び１２を形成するように
する。集積回路のロジック部分はこのＡｓイオン注入中
層１４及び１５によりマスクされる。
【００２５】次の工程において、オキシ窒化物層１５を
全部除去し、その後にオキシ窒化物からなる、又は酸化
物−窒化物−酸化物の複合層からなる中間絶縁膜１０を
ＣＶＤにより設ける。この中間絶縁膜１０はメモリ部分
を覆うフォトレジストマスクを用いてロジック部分から
除去し、ロジック部分を露出させる。マスクの除去後
に、第２のドープポリ層２１を２５０ｎｍの厚さに設け
る。ロジック部分では、この第２ポリ層は第１ポリ層と
一体化して４００ｎｍの厚さのポリ層２０を形成し、後
の工程においてこの層からロジック部分内のゲート及び
配線を形成することができる。メモリ部分では第２ポリ
層２１は中間絶縁膜１０によりフローティングゲート８
から絶縁される。図７は製造プロセスのこの段階を示
す。
全部除去し、その後にオキシ窒化物からなる、又は酸化
物−窒化物−酸化物の複合層からなる中間絶縁膜１０を
ＣＶＤにより設ける。この中間絶縁膜１０はメモリ部分
を覆うフォトレジストマスクを用いてロジック部分から
除去し、ロジック部分を露出させる。マスクの除去後
に、第２のドープポリ層２１を２５０ｎｍの厚さに設け
る。ロジック部分では、この第２ポリ層は第１ポリ層と
一体化して４００ｎｍの厚さのポリ層２０を形成し、後
の工程においてこの層からロジック部分内のゲート及び
配線を形成することができる。メモリ部分では第２ポリ
層２１は中間絶縁膜１０によりフローティングゲート８
から絶縁される。図７は製造プロセスのこの段階を示
す。
【００２６】次にロジック部分内のゲート２２をポリ層
２０から、メモリ部分内の制御ゲート９をポリ層２１か
らフォトレジストマスク及びエッチングを用いて形成す
る。このとき図８に示す構造が得られる。次に装置に通
常のＣＭＯＳ回路の製造プロセスにおける後続の通常の
工程を実施して回路のロジック部分を完成させるととも
にロジック部分及びメモリ部分内の相互接続導体を設け
る。
２０から、メモリ部分内の制御ゲート９をポリ層２１か
らフォトレジストマスク及びエッチングを用いて形成す
る。このとき図８に示す構造が得られる。次に装置に通
常のＣＭＯＳ回路の製造プロセスにおける後続の通常の
工程を実施して回路のロジック部分を完成させるととも
にロジック部分及びメモリ部分内の相互接続導体を設け
る。
【００２７】上述の実施例では、ホット正孔はドレイン
領域のｐｎ接合のアバランシェ降伏により発生される。
チャネルのドレイン側で正孔がゲート酸化膜に注入する
のを避けるために、ホット正孔の発生にはソース領域の
ｐｎ接合を用いるのが有利かもしれない。この場合には
図９に示すように、図１と相違して、消去ライン３３を
ビットラインに接続しないで、ライン３７を経てメモリ
セルのソース領域に接続する。読み出し及び書き込みは
図１の場合と同様に行われ、その間ライン３７はスイッ
チＳを経て接地ライン３８に接続する。消去中ビットラ
インはフローティング電位にセットすることもできる。
領域のｐｎ接合のアバランシェ降伏により発生される。
チャネルのドレイン側で正孔がゲート酸化膜に注入する
のを避けるために、ホット正孔の発生にはソース領域の
ｐｎ接合を用いるのが有利かもしれない。この場合には
図９に示すように、図１と相違して、消去ライン３３を
ビットラインに接続しないで、ライン３７を経てメモリ
セルのソース領域に接続する。読み出し及び書き込みは
図１の場合と同様に行われ、その間ライン３７はスイッ
チＳを経て接地ライン３８に接続する。消去中ビットラ
インはフローティング電位にセットすることもできる。
【００２８】本発明は上述した実施例に限定されず、多
くの変形が可能である。例えば、メモリ素子はいわゆる
スタックゲート構造を具えるものとすることもでき、こ
の場合にはフローティングゲートを制御ゲートの形成後
に少なくともソース領域からドレイン領域の方向に限定
するため、この装置ではフローティングゲート及び制御
ゲートが少なくともほぼ同一の表面積を有し、次のドー
ピング工程においてｐ型領域１１及び１２及びｎ型領域
４及び５を形成する。
くの変形が可能である。例えば、メモリ素子はいわゆる
スタックゲート構造を具えるものとすることもでき、こ
の場合にはフローティングゲートを制御ゲートの形成後
に少なくともソース領域からドレイン領域の方向に限定
するため、この装置ではフローティングゲート及び制御
ゲートが少なくともほぼ同一の表面積を有し、次のドー
ピング工程においてｐ型領域１１及び１２及びｎ型領域
４及び５を形成する。
【図１】本発明の不揮発性メモリの第１実施例の回路図
である。
である。
【図２】このメモリのメモリセルの断面図である。
【図３】しきい値電圧（Ｖth）の劣化を書き込み／消去
サイクル数（Ｎ）の関数として示す図である。
サイクル数（Ｎ）の関数として示す図である。
【図４】このようなメモリを具える集積回路の製造プロ
セスの一製造段階を示す図である。
セスの一製造段階を示す図である。
【図５】このような集積回路の製造プロセスの次の製造
段階を示す図である。
段階を示す図である。
【図６】このような集積回路の製造プロセスの次の製造
段階を示す図である。
段階を示す図である。
【図７】このような集積回路の製造プロセスの次の製造
段階を示す図である。
段階を示す図である。
【図８】このような集積回路の製造プロセスの次の製造
段階を示す図である。
段階を示す図である。
【図９】本発明不揮発性メモリの第２実施例の回路図で
ある。
ある。
１ シリコン半導体本体 ２ 表面 ３ ｐ型表面領域 ４ ｎ型ソース領域 ５ ｎ型ドレイン領域 ６ チャネル領域 ７ ゲート絶縁膜 ８ フローティングゲート ９ 制御ゲート １０ 絶縁膜 １１、１２ ｐ型領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 (72)発明者 ロジャー クッペンス オランダ国 5621 ベーアー アインドー フェン フルーネヴァウツウェッハ １ (72)発明者 アルヴィン ニルス クレナート オランダ国 3328 エヌエー ドルドレヒ ト ライラ ６
Claims (8)
- 【請求項１】 多数のメモリ素子を具える不揮発性電気
的消去可能メモリが表面に設けられた半導体本体を具
え、各メモリ素子は半導体本体のＰ型表面領域内に位置
するとともにチャネル領域により分離された表面隣接ソ
ース及びドレイン領域と、チャネル領域上に位置すると
ともにチャネル領域からゲート絶縁膜により絶縁された
フローティングゲートを具え、情報の書き込み及び消去
がフローティングゲート内へのホット電子及びホット正
孔の注入により行われ、ソース及びドレイン領域間にチ
ャネル電流を流すことによりホット電子がドレイン領域
に隣接するチャネル内に発生される半導体装置におい
て、半導体本体内のソース領域及びドレイン領域をｐ型
表面領域より高いドーピング濃度のｐ型領域により取り
囲み、且つホット正孔をｎ型ソース領域又はｎ型ドレイ
ン領域とｐ型表面領域との間のｐｎ接合のアバランシェ
降伏により発生させるようにしたことを特徴とする半導
体装置。 - 【請求項２】 ゲート絶縁膜は、その全面に亘って、ト
ンネル効果によるフローティングゲートへの電荷キャリ
ヤの注入が印加電圧において完全に又は少なくともほぼ
完全に阻止されるような厚さを有することを特徴とする
請求項１記載の半導体装置。 - 【請求項３】 ゲート絶縁膜は１０ｎｍ以上の厚さを有
するシリコン酸化膜であることを特徴とする請求項１記
載の半導体装置。 - 【請求項４】 ゲート絶縁膜の厚さは約１５ｎｍである
ことを特徴とする請求項１記載の半導体装置。 - 【請求項５】 メモリはフラッシュＥＥＰＲＯＭ型であ
ることを特徴とする請求項１〜４のいずれかに記載の半
導体装置。 - 【請求項６】 メモリはマイクロコントローラのような
集積信号処理回路内に組み込まれていることを特徴とす
る請求項１〜５のいずれかに記載の半導体装置。 - 【請求項７】 メモリに加えて他の回路素子が半導体本
体内に設けられた請求項１〜７のいずれかに記載の半導
体装置であって、メモリの外部に位置する能動領域内に
形成された絶縁ゲート電極を有する電界効果トランジス
タを少なくとも具え、半導体本体の表面の、少なくとも
メモリ素子の区域及び電界効果トランジスタを形成する
ための能動領域の区域をゲート絶縁膜を構成する絶縁膜
で覆い、この絶縁膜上にシリコン層を設け、このシリコ
ン層から電界効果トランジスタのゲート電極及びメモリ
素子の少なくともフローティングゲートを形成してなる
半導体装置を製造するにあたり、最初の一連の工程にお
いて、メモリ素子のフローティングゲートを前記シリコ
ン層からマスク処理及びエッチング処理により形成する
とともに電界効果トランジスタの能動領域は前記シリコ
ン層により覆われたままとし、その後にメモリ素子のｎ
型ソース及びドレイン領域及びこれらソース及びドレイ
ン領域を取り囲むｐ型領域を半導体本体内に設けるとと
もに、各フローティングゲートの少なくとも側面に酸化
層又はスペーサを酸化処理により設け、且つ次の一連の
工程において、電界効果トランジスタの絶縁ゲート電極
を能動領域上の前記シリコン層からマスク処理及びエッ
チング処理により形成し、その後に電界効果トランジス
タのソース及びドレイン領域をドーピング処理により能
動領域内に設けることを特徴とする半導体装置の製造方
法。 - 【請求項８】 電界効果トランジスタのゲート絶縁膜の
厚さ及び組成はメモリ素子のゲート絶縁膜の厚さ及び組
成に等しくすることを特徴とする請求項７記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| BE09300912 | 1993-09-06 | ||
| BE9300912A BE1007475A3 (nl) | 1993-09-06 | 1993-09-06 | Halfgeleiderinrichting met een niet-vluchtig geheugen en werkwijze ter vervaardiging van een dergelijke halfgeleiderinrichting. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0794613A true JPH0794613A (ja) | 1995-04-07 |
Family
ID=3887305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6211187A Pending JPH0794613A (ja) | 1993-09-06 | 1994-09-05 | 半導体装置及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5895950A (ja) |
| EP (1) | EP0642172B1 (ja) |
| JP (1) | JPH0794613A (ja) |
| BE (1) | BE1007475A3 (ja) |
| DE (1) | DE69414333T2 (ja) |
| TW (1) | TW287318B (ja) |
Cited By (6)
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| JP2006505948A (ja) * | 2002-11-08 | 2006-02-16 | フリースケール セミコンダクター インコーポレイテッド | ワン・トランジスタｄｒａｍセル構造および製造方法 |
| JP2008060466A (ja) * | 2006-09-01 | 2008-03-13 | Denso Corp | 不揮発性半導体記憶装置、そのデータ消去方法、その消去判定方法 |
| JP2008277747A (ja) * | 2007-04-02 | 2008-11-13 | Denso Corp | 不揮発性半導体記憶装置及びそのデータ書き換え方法 |
| JP2013149694A (ja) * | 2012-01-18 | 2013-08-01 | Semiconductor Energy Lab Co Ltd | 電荷蓄積型メモリ装置 |
| US9030877B2 (en) | 2007-08-30 | 2015-05-12 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
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|---|---|---|---|---|
| CA2226015A1 (en) * | 1995-07-03 | 1997-01-23 | Jeewika Chandanie Ranaweera | Method of fabricating a fast programming flash e2prom cell |
| US6492215B1 (en) | 1997-08-13 | 2002-12-10 | Citizen Watch Co., Ltd. | Semiconductor device and fabricating the same |
| US6069382A (en) * | 1998-02-11 | 2000-05-30 | Cypress Semiconductor Corp. | Non-volatile memory cell having a high coupling ratio |
| US7166876B2 (en) * | 2004-04-28 | 2007-01-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | MOSFET with electrostatic discharge protection structure and method of fabrication |
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| NL191683C (nl) * | 1977-02-21 | 1996-02-05 | Zaidan Hojin Handotai Kenkyu | Halfgeleidergeheugenschakeling. |
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1994
- 1994-08-31 DE DE69414333T patent/DE69414333T2/de not_active Expired - Fee Related
- 1994-08-31 EP EP94202482A patent/EP0642172B1/en not_active Expired - Lifetime
- 1994-09-05 JP JP6211187A patent/JPH0794613A/ja active Pending
-
1995
- 1995-03-03 TW TW084102023A patent/TW287318B/zh active
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- 1997-04-17 US US08/838,247 patent/US5895950A/en not_active Expired - Fee Related
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| EP0642172B1 (en) | 1998-11-04 |
| EP0642172A1 (en) | 1995-03-08 |
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