<Desc/Clms Page number 1>
Halfgeleiderinrichting met een niet-vluchtig geheugen en werkwijze ter vervaardiging van een dergelijke halfgeleiderinrichting.
EMI1.1
De uitvinding heeft betrekking op een halfgeleiderinrichting met een halfgeleiderlichaam dat aan een oppervlak is voorzien van een niet-vluchtig elektrisch wisbaar geheugen omvattende een aantal geheugenelementen met in een p-type oppervlaktegebied van het halfgeleiderlichaam gelegen, aan het oppervlak grenzende ntype aan-en afvoerzones, onderling gescheiden door een tussenliggend kanaalgebied, en met een boven het kanaalgebied gelegen en hiervan geisoleerd door een tussenliggend poortdielektrikum zwevende poort en een van de zwevende poort geisoleerde controlepoort, waarbij informatie wordt ingeschreven en gewist door middel van injectie van hete elektronen en hete gaten in de zwevende poort, en waarbij de hete elektronen gegenereerd worden in het kanaal nabij de afvoerzone, door tussen de aanen afvoerzone een kanaalstroom te induceren.
De uitvinding betreft bovendien een werkwijze ter vervaardiging van deze halfgeleiderinrichting.
Een dergelijke inrichting is bijvoorbeeld bekend uit de op 15. gepubliceerde Europese aanvrage EP-A 0 218 342.
Niet-vluchtige geheugens met zwevende poort staan in de litteratuur bijvoorbeeld bekend onder de afkortingen EPROM en EEPROM (Electrically Erasable Programmable Read-Only Memory). Een uitvoeringsvorm die op dit ogenblik in het bijzonder populair is, staat bekend onder de naam Flash-EEPROM of Flash-EPROM waarmee een zeer hoge dichtheid kan worden verkregen doordat elke geheugencel door een enkele transistor met zwevende poort wordt gevormd. In het geheugen ontbreken de selectie transistoren die in een EEPROM van een gebruikelijk type voor elk geheugenelement nodig zijn.
In de hiervoor genoemde bekende inrichting wordt voor het schrijven de geselecteerde transistor door middel van een hoge spanning op de controle poort en op de afvoerzone in de Door het hoge elektrische veld nabij de afvoerzone worden in de kanaalstroom hoog-energetische (hete) elektronen gevormd,
<Desc/Clms Page number 2>
met voldoende energie om, mede onder invloed van het elektrisch veld in het poortdielektrikum, over de potentiaalbarriere van het poortdielektrikum naar de zwevende poort te stromen. Het wissen van de informatie vindt in de bekende inrichting plaats door injectie van hete gaten die de, bij het schrijven, geinjecteerde lading compenseren.
Deze methode wijkt af van de gebruikelijke wijze van wissen waarbij elektronen van de zwevende poort naar een zone in het halfgeleiderlichaam, bijvoorbeeld de aanvoerzone, tunnelen. In verband met het tunneleffekt is een zeer dun dielektrikum nodig, wat voor het proces ter vervaardiging van de inrichting een extra complicatie betekent, in het bijzonder wanneer het geheugen is ingebed in een signaalverwerkings i. c., bijvoorbeeld een microcontroller, dat met een afwijkend proces wordt vervaardigd. Door te wissen met hete gaten is een dergelijk dun tunneloxide overbodig. De hete gaten worden gevormd door middel van een "snap-back" methode, waarbij een relatief grote spanning wordt aangelegd tussen de aanvoerzone (aarde) en afvoerzone (7 V), terwijl de transistor in de"uit-toestand"is.
De controle poort wordt dan gedurende een korte tijd op hoge spanning gebracht (13 V) waardoor de transistor in de "aan-toestand" komt waarna de spanning op de controle poort wordt verlaagd naar 0 V. Doordat de pn-overgang van de aanvoerzone in de doorlaatrichting blijft, wordt een elektronenstroom in het substraat geinjecteerd waardoor door laterale npn werking een relatief hoge afvoerstroom blijft lopen, ondanks de lage spanning op de controlepoort. Door de lage spanning op de controlepoort kunnen hete gaten die door het hoge veld worden gevormd, op de zwevende poort geinjecteerd worden.
Een bezwaar van de bekende inrichting is dat het hier beschreven "snap- back" mechanisme zeer kritisch is. Zo hangt de optimale spanning op de afvoerzone, die voldoende groot moet zijn om het snap-back effekt te krijgen, maar kleiner moet zijn dan de dooorslagspanning tussen aan-en afvoerzone (punch-through spanning), in sterke mate af van doteringsconcentraties en dimensies. Door de spreiding in dergelijke parameters is het in de praktijk vaak moeilijk voor de inrichting een zodanige instelling te kiezen dat alle cellen op de hiervoor beschreven wijze gewist kunnen worden.
Bij het schrijven wordt aan de geselecteerde woordlijn een hoge spanning aangelegd om de transistor in de geselecteerde cel in geleiding te brengen. Door capacitieve koppeling kunnen de zwevende poorten van de andere cellen die met deze woordlijn zijn verbonden in potentiaal stijgen. Hierdoor is het mogelijk dat elektronen door het tunneleffekt naar de zwevende poorten van deze half-geselecteerde cellen
<Desc/Clms Page number 3>
stromen. Dit verschijnsel, dat bekend staat als "gate disturb", is onder meer beschreven in de publicatie"Degradations due to hole trapping in flash memory cells" van Haddad et. al. in IEEE Electron Device Letters, Vol. 10, No. 3, Maart 1989, pg. 117-119. Zoals in deze publicatie is aangegeven, wordt het "gate disturb" effekt versterkt door gaten die in het poortdielektrikum worden ingevangen.
In een geselecteerde cel blijkt bovendien na een aantal schrijf/wis-cycli, het schrijven moeilijker te gaan in die zin dat het verschil in drempelspanning in geprogrammeeerde toestand en de drempelspanning in niet-geprogrammeerde toestand kleiner wordt. Een mogeliijke verklaring hiervoor is dat het elektrisch veld in het kanaal door de ingevangen gaten in het poortoxide wordt verzwakt. Omdat het tunneleffekt mede sterk wordt beinvloed door het elektrisch veld over het poortoxide, is het juist in geheugens waarin met hete gaten wordt gewist, van belang de programmeerspanning zo laag mogelijk te houden.
Bovendien stellen hoge spanningen in het algemeen extra eisen, bijvoorbeeld met betrekking tot de dielektrische isolatie, parasitaire kanaalvorming e. d., die het inbedden van het geheugen in een i. c. gemaakt met een standaard CMOS logica proces ernstig bemoeilijken. Dit maakt het eveneens gewenst de programmeerspanningen en wisspanningen zo laag mogelijk te houden.
De uitvinding beoogt onder meer een niet-vluchtig geheugen te geven waarin op een reproduceerbare en betrouwbare wijze met behulp van hete gaten informatie op de zwevende poort kan worden gewist. Een ander doel van de uitvinding is de geheugencel een zodanige opbouw te geven dat hete ladingsdragers van beide polariteiten bij relatief lage spanningen kunnen worden gevormd. De uitvinding beoogt verder een dergelijk niet-vluchtig geheugen te geven dat nagenoeg zonder proces veranderingen kan worden ingebed in bijvoorbeeld een microcontroller die met een standaard i. c. proces wordt vervaardigd.
Een halfgeleiderinrichting van de in de aanhef beschreven soort is volgens de uitvinding daardoor gekenmerkt, dat de aanvoerzone en de afvoerzone binnen het halfgeleiderlichaam zijn omgeven door een p-type zone met een hogere doteringsconcentratie dan het p-type oppervlaktegebied, en dat de hete gaten gegenereerd worden door lawinedoorslag van een van de pn-overgangen tussen een van n-type de aan-en afvoerzones en het p-type oppervlaktegebied. Lawinedoorslag van de in de sperrichting
<Desc/Clms Page number 4>
voorgespannen pn-overgang van de aan-of afvoerzone ter vorming van de hete gaten is een eenvoudige, niet kritische en reproduceerbare wijze om hete gaten te vormen voor het wissen.
Door voor de p-type zone grenzend aan de aan-of afvoerzone een geschikte doteringsconcentratie te kiezen, is het mogelijk de doorslagspanning op een relatief lage waarde in te stellen, bijvoorbeeld tussen 5 en 6 V. Een dergelijke spanning vereist geen extra maatregelen die wijzigingen in een standaard CMOS proces noodzakelijk zouden maken. Bovendien kan deze spanning in het algemeen gemakkelijk op de chip zelf worden gegenereerd. Door de aanwezigheid van een relatief hoog gedoteerde p-type zone rond de afvoerzone, wordt het veld bij de afvoerzone eveneens verhoogd waardoor ook het schrijven bij relatief lage spanningen op de woordlijn, bijvoorbeeld 8 V, en op de afvoerzone kan gebeuren. Door de symmetrische opbouw van de cel, is het geheugen in het bijzonder geschikt om in een geintegreerde schakeling voor signaalverwerking te worden ingebed.
Een belangrijke uitvoering van een halfgeleiderinrichting volgens de uitvinding is daardoor gekenmerkt, dat het poortdielektrikum over zijn gehele oppervlak een dikte heeft waarbij, bij de aangelegde spanningen, injectie van ladingsdragers in de zwevende poort door middel van het tunneleffekt geheel of althans praktisch geheel wordt voorkomen. Doordat de dikte van het poortdielektrikum groter is dan bij gebruik van het tunneleffekt, zijn de elektrische velden over het poortdielektrikum aanzienlijk kleiner waardoor het hiervoor beschreven "gate disturb" effekt wordt verminderd.
Bovendien is het mogelijk voor het poortdielektrikum in de geheugencel dezelfde dikte en samenstelling te kiezen als in de MOS transistoren in het logica deel van de schakeling. Met voordeel kan een poortdielektrikum worden toegepast dat een laag van siliciumoxide bevat met een dikte van tenminste 10 nm en bij voorkeur met een dikte van, althans ongeveer, 15 nm.
De uitvinding betreft bovendien een werkwijze ter vervaardiging van een halfgeleiderinrichting volgens een van de voorgaande conclusies waarbij behalve het geheugen verdere schakelingelementen in het halfgeleiderlichaam worden aangebracht, bevattende ten minste een veldeffekttransistor met geisoleerde poortelektrode die wordt gevormd in een buiten het geheugen gelegen aktief gebied, waarbij ten behoeve van de geheugenelementen en de transistor het oppervlak van het halfgeleiderlichaam althans ter plaatse van de geheugenelementen en van het aktieve gebied wordt bedekt met een isolerende laag die een poortdielektricum vormt waarop een siliciumlaag wordt aange-
<Desc/Clms Page number 5>
bracht waaruit de poortelektrode van de transistor en althans de zwevende poorten van de geheugenelementen worden gevormd.
Volgens een verder aspect van de uitvinding is een dergelijke werkwijze daardoor gekenmerkt dat in een eerste reeks van processtappen uit de siliciumlaag door gemaskeerd etsen eerst de zwevende poorten van de geheugenelementen worden gevormd terwijl het aktieve gebied van de transistor bedekt blijft door de siliciumlaag, waarna de n-type aan-en afvoerzones van de geheugenelementen en de p-type zones die deze aan-en afvoerzones in het halfgeleiderlichaam omgeven worden aangebracht en de zwevende poorten door middel van een oxidatiestap althans aan hun randen worden voorzien van een oxidelaag of spacer,
en dat in een volgende reeks van stappen uit de siliciumlaag boven het aktieve gebied door gemaskeerd etsen de geisoleerde poortelektrode van de transistor wordt gevormd en door dotering aan-en afvoerzones van de transistor in het aktieve gebied worden aangebracht. Een belangrijke voorkeursuitvoering is daardoor gekenmerkt dat de transistor wordt voorzien van een poortdielektricum van een dikte en samenstelling die gelijk of althans nagenoeg gelijk zijn aan de dikte resp. samenstelling van het poortdielektricum in de geheugenelementen.
De uitvinding zal nader worden toegelicht aan de hand van een uitvoeringsvoorbeeld en de bijbehorende schematische tekening waarin :
Fig. l een elektrisch schema geeft van een niet-vluchtig geheugen volgens de uitvinding ;
Fig. 2 een dwarsdoorsnede van een cel van dit geheugen geeft ;
Fig. 3 het verloop van de drempelspanning als functie van het aantal schrijf/wis cycli N weergeeft ;
Fig. 4-8 enkele produktiestadia toont van een geintegreerde schakeling met een dergelijk geheugen ;
Fig. 9 een tweede uitvoering geeft van een niet-vluchtig geheugen volgens de uitvinding.
EMI5.1
Het uitvoeringsvoorbeeld volgens Fig. en 2 omvat een halfge- 0 leiderlichaam 1 van silicium met een, aan het oppervlak 2 grenzend p-type
<Desc/Clms Page number 6>
oppervlaktegebied 3. Dit gebied kan het gehele halfgeleiderlichaam bestrijken, maar kan ook slechts een deel van het halfgeleiderlichaam vormen en bijvoorbeeld bestaan uit een p-type gediffundeerde of geimplanteerde zone of well in een n-type halfgeleiderlichaam.
Het geheugen, opgebouwd uit cellen,- waarvan er een enkele in Fig. 2 in doorsnede is weergegeven-, is aangebracht aan het oppervlak 2, in rijen en kolommen. In Fig. l zijn twee rijen, gekoppeld aan de woordlijnen WLi en WL2, en drie kolommen, gekoppeld aan de bitlijnen BL BL , en Bol3, aangegeven, met in totaal zes cellen. In de praktijk zal het aantal woordlijnen en bitlijnen uiteraard veel hoger zijn.
De geheugencellen of geheugenelementen zijn opgebouwd als MOS transistoren met zwevende poort en omvatten elk een aan het oppervlak grenzende, in het p-type gebied 3 aangebrachte, n-type aanvoerzone 4 en afvoerzone 5, onderling gescheiden door een tussenliggend kanaalgebied 6. Boven het kanaalgebied, en hiervan elektrisch geisoleerd door een poortdielektrikum 7, is de zwevende poort 8 gelegen.
Boven de zwevende poort 8 en elektrisch hiervan geisoleerd, is een controle poort 9 aangebracht die met een woordlijn WL is verbonden. De isolatie tussen de poorten 8 en 9 wordt gevormd door een dielektrische laag 10 die bijvoorbeeld een laag van oxynitride bevat, maar die ook een laag van siliciumnitride tussen twee lagen van siliciumoxide kan bevatten.
Voor het schrijven van een geselecteerde cel, wordt een positieve spanning op de bijbehorende woord-en bitlijn aangelegd, waardoor de transistor in geleiding komt. De kanaallengte en de spanningen zijn zodanig dat, zoals gebruikelijk is in Flash-EPROM, in het kanaal bij het afknijppunt nabij de afvoer 5, hete elektronen worden gevormd die, onder invloed van een via de woordlijn geinduceerde veld naar de zwevende poort 8 stromen over de potentiaalbarriere van het poortdielektrikum 7. Voor het wissen worden hete gaten gebruikt die eveneens in het halfgeleiderlichaam worden gevormd en voldoende energie hebben om via het poortdielektrikum naar de zwevende poort 8 te stromen.
Volgens de uitvinding zijn de aanvoerzone 4 en de afvoerzone 5 binnen het halfgeleiderlichaam omgeven door een p-type zone 11 resp. een p-type zone 12 die een hogere doteringsconcentratie hebben dan het p-type oppervlaktegebied 3. De voor het wissen benodigde hete gaten worden gegenereerd door lawinedoorslag van althans een van de pn overgangen van de aan-en afvoerzones. Doordat voor het schrijven noch voor het wissen gebruik wordt gemaakt van het tunneleffekt, is het mogelijk voor het
<Desc/Clms Page number 7>
poortdielektrikum 7 een isolerende laag toe te passen met een, voor een conventionele MOS-transistor gebruikelijke dikte en samenstelling, bijvoorbeeld een siliciumoxidelaag met een dikte van ten minste 10 nm. In het onderhavige voorbeeld wordt het poortdielektrikum gevormd door een laag van siliciumoxide met een dikte van ongeveer 15 nm.
Ten gevolge van de hogere concentratie in de zone 11 of 12, wordt de doorslagspanning van de bijbehorende pn-overgang aanzienlijk verlaagd, althans veel lager dan in het geval dat de pn-overgang direkt tussen de n-type aan-of afvoerzone en het relatief laag gedoteerde p-type gebied 3 wordt gevormd. Uit experimenten is gebleken dat met de extra p-type dotering een doorslagspanning van ongeveer 6 V kan worden bereikt, terwijl zonder deze dotering de doorslagspanning ongeveer 12 V zou bedragen bij een doteringsconcentratie voor het p-type gebied 3 die gebruikelijk is in CMOS processen. Doordat de p-type zone 12 zieh tot in het kanaal uitstrekt, worden in het kanaal sterke velden bij het afknijppunt verkregen waardoor ook bij het schrijven geen al te hoge spanning op de woordlijn en afvoerzone vereist is, om hete elektronen te genereren.
Voor een ingebed geheugen, waarin in het algemeen geen extreeem hoge
EMI7.1
schrijfsnelheid vereist is, zijn bij een kanaallengte van 0. 8 een schrijfspanning van 5 V op de afvoerzone en een spanning van 8 V op de woordlijn een gunstige waarden.
Door de relatief lage spanningen bij het schrijven en de relatief grote dikte van het poortdielektrikum 7, zijn de elektrische velden die tijdens het schrijven over het poortdielektrikum staan aanzienlijk zwakker dan in overeenkomstige bekende geheugens, wat gunstig is in verband met het genoemde"gate disturb"effekt.
Ter verduidelijking van de wijze van bedrijf van het geheugen, zijn in Fig. l schematisch door de lijnen 31,32 en 33 resp. de lees (R), de schrijf (W) en de wis (E) toestand waarin de bitlijnen BL via de schakelaars S gebracht kunnen worden, aangegeven. Op analoge wijze geven de lijnen 34,35 en 36 de lees-, schrijf-, en wistoestand aan waarin de woordlijnen WL via de schakelaars S kunnen worden gebracht, aan. De aanvoerzones van de cellen zijn in dit voorbeeld aan aarde, of een andere geschikte referentiespanning gelegd via de verbindingingslijnen 37. Het bedrijven van de inrichting wordt nader toegelicht aan de hand van de onderstaande tabel, waarbij wordt aangenomen dat cel Mll selectief moet worden gelezen en geschreven, terwijl het wissen voor alle cellen tegelijk gebeurt.
<Desc/Clms Page number 8>
EMI8.1
<tb>
<tb>
WLi <SEP> WLi <SEP> BLi <SEP> BLi <SEP>
<tb> read <SEP> 3 <SEP> 0 <SEP> 1, <SEP> 0 <SEP> 0
<tb> write <SEP> 8 <SEP> 0 <SEP> 4, <SEP> 5 <SEP> 0
<tb> erase-9-9 <SEP> 5. <SEP> 7 <SEP> 5. <SEP> 7
<tb>
tabel 1 Lezen : Afhankelijk van de aanwezigheid of afwezigheid van negatieve lading, is de drempelspanning van de transistor hoog, bijvoorbeeld 6 V of laag, bijvoorbeeld ongeveer 1 V. Door op de geselecteerde woordlijn WL, een spanning van bijvoorbeeld 3 V aan te leggen, en een spanning, die zo laag mogelijk wordt gekozen, bijvoorbeeld 1, 0 V, op BLi wordt bepaald of de transistor wel of niet in geleiding komt. Aan de overige woord-en bitlijnen kan een spanning van 0 V worden aangelegd zodat de andere transistoren niet in geleiding zijn.
Schrijven : Uitgegaan wordt van de veronderstelling dat op de zwevende poort van cel Mll geen lading aanwezig is. Aan woordlijn WLi wordt een spanning van 8 V aangelegd en aan de bitlijn BI een wat lagere spanning van bijvoorbeeld 4, 5 V. De overige bitlijnen worden volgens de tabel aan aarde gelegd, maar kunnen ook op een zwevende potentiaal worden gebracht. Doordat de poortspanning hoger is dan de drempelspanning, raakt transistor Mu in geleiding. Ter plaatse van het afknijppunt ontstaat een elektrisch veld in het kanaal dat zo sterk is dat de elektronen in het kanaal voldoende energie krijgen om over de potentiaalbarriere van het poortoxide 7 naar de zwevende poort 8 te stromen.
Door de hoger gedoteerde p-type zone 12 wordt bereikt dat het grootste deel van de spanning tussen aan-en afvoerzone staat over het door de zone 12 gedefinieerde deel van het kanaal, waardoor het veld zeer sterk zal zijn. Hierdoor is generatie van hete elektronen ook mogelijk bij aanzienlijk lagere poortspanningen dan bij de hiervoor beschreven bekende inrichting. Door de relatief lage poortspanning en het relatief dikke poortoxide 7 zijn de elektrische velden over het poortoxide 7 in de andere cellen bij dezelfde woordlijn WLi zo zwak dat ladingsoverdracht naar de zwevende poort door tunnelen voldoende laag gehouden kan
<Desc/Clms Page number 9>
worden. Uit experimenten is gebleken dat na ongeveer 0, 01 ms schrijven de drempelspanning verhoogd was tot ongeveer 6 V, wat voor een ingebed geheugen een acceptabele tijd is.
Uiteraard zijn kortere schrijftijden ook mogelijk, bijvoorbeeld door een iets hogere spanning aan de afvoerzone aan te leggen.
Wissen ; Het wissen kan op "flash" wijze worden uitgevoerd, waarbij een heel blok van het geheugen of zelfs het gehele geheugen gewist wordt door via de schakelaars S de
EMI9.1
woordlijnen WL en de bitlijnen BL met de wislijnen 36 resp. 33 te verbinden. Aan de i bitlijnen wordt een spanning van bijvoorbeeld 5. 7 V aangelegd en aan de woordlijnen en de hiermee verbonden controlepoorten een spanning van bijvoorveeld -9 V. De waarden van deze spanningen kunnen, binnen bepaalde grenzen, ingesteld worden, bijvoorbeeld in verband met de snelheid van wissen. Het p-type gebied 3 wordt verondersteld aan aarde te liggen.
Aan de gesperde pn-overgang van de afvoerzones treedt lawinedoorslag op waarbij hete gaten worden gegenereerd, die door de lage spanning op de controlepoort naar de zwevende poort kunnen stromen om daar opgeslagen negatieve lading te compenseren. Uit experimenten is gebleken dat in een geprogrammeerde cel met hoge drempelspanning, de drempelspanning als functie van de tijd aanvankelijk snel daalt en dat deze daling trager verloopt naarmate de drempelspanning dichter bij de oorspronkelijke waarde (ongeveer 1 V) komt. Hierdoor kan de cel gemakkelijk in de oorspronkelijke toestand worden teruggebracht met slechts een kleine kans dat de cel door overwissen overgaat in een transistor van het verarmingstype.
Tijdens het wissen kunnen gaten worden ingevangen door het poortoxide 7, waardoor, zoals in het hierboven genoemde artikel van Haddad et. al, waarschijnlijk door verzwakking van de elektrische velden, de injectie van elektronen in de zwevende poort van de geselecteerde cel moeilijker wordt. In Fig. 3 is deze degradatie voor een cel na 1000 keren wissen en schrijven weergegeven. Op de verticale as is de drempelspanning Vth uitgezet en op de horizontale as is het aantal schrijf/wis cycli aangegeven. De bovenste lijn geeft de drempelspanning van de, op de hier beschreven wijze geprogrammeerde cel ; de onderste lijn geeft de drempelspanning van de cel na met hete gaten gewist te zijn.
Het blijkt dat de drempelspanning van de geprogrammeerde cel weliswaar geleidelijk wat lager wordt waardoor het verschil tussen de twee toestanden kleiner wordt, maar dat het verschil desondanks nog zo groot is na 1000 maal schrijven en wissen dat de cel nog bruikbaar is. Voor een geheugen dat
<Desc/Clms Page number 10>
ingebed is in bijvoorbeeld een microcontroller is dit aantal schrijf/wis cycli doorgaans ruim voldoende.
Voor de vervaardiging van de inrichting wordt verwezen naar de eerder ingediende Europese aanvrage No. 92203082. 0 ten name van Aanvraagster, waarvan de inhoud bij referentie in de onderhavige aanvrage opgenomen gedacht dient te worden, en waarin een standaard CMOS proces is beschreven, aangevuld met enkele specifieke stappen ter optimalisatie van het ingebed niet-vluchtig geheugen zonder degradatie van de logica delen van de geintegreerde schakeling. Omdat de, in de eerdere aanvrage beschreven, cel niet de p-type zones 11 en 12 bevat, worden hier enkele belangrijke processtappen beschreven. In fig. 4-8 corresponderen de figuren a met het logica deel van de schakeling, in dit geval voorgesteld door een gebruikelijke transistor, aangebracht in een aktief gebied gelegen buiten het gebied van de geheugenmatrix.
De figuren b corresponderen met het niet-vluchtige geheugen.
Fig. 4 toont het stadium waarin, na het aanbrengen van het, niet weergegeven veldoxide en het aan brengen van ntype of p-type oppervlaktegebieden of wells, het oppervlak van de aktieve gebieden in zowel het geheugendeel als in het logica deel van de geintegreerde schakeling wordt bedekt met een 15 nm. dikke oxidelaag 7 dat het poortoxide vormt. Hierop wordt een eerste siliciumlaag 14 van polykristallijne samenstelling, verder afgekort tot poly, aangebracht, die met een geschikte doopstof, bijvoorbeel As is gedoteerd. De dikte van de laag 14 bedraagt ongeveer 150 nm. Hierop wordt een tegen oxidatie maskeremde laag 15 van nitride of oxinitride gevormd. Op een gebruikelijke wijze wordt een etsmasker met een fotolaklaag 16 aangebracht dat de te vormen zwevende poorten in het geheugen definieert en dat het logica deel geheel bedekt.
Het vrij liggende deel van de laag 15 wordt dan op, op zichzelf bekende, wijze verwijderd waarna door etsen uit de poly laag 14 de zwevende poorten 8 worden gevormd. De fotolaklaag 16 wordt verwijderd waarna door een boor implantatie zelf registrerend ten opzichte van de poort 8 de hoger gedoteerde p-type zones 17 en 18 in het gebied van het te vormen geheugen worden gevormd waruit in een later stadium de p-type zones 11 en 12 rondom de aan-en afvoerzone worden gevormd. De implantatie mag uiteraard ook voor het verwijderen van het masker 16 worden uitgevoerd. De boor implantatie wordt uitgevoerd met een implantatie energie van 20 KeV en met een dosis van 3. 1014 atomen per cm2. Opgemerkt wordt dat voor deze implantatie geen apart
<Desc/Clms Page number 11>
EMI11.1
masker nodig is aangezien de inrichting buiten het geheugendeel door de lagen 14 en 15 wordt gemaskeerd.
De inrichting in dit stadium van het proces is in Fig. weergegeven.
Door een thermische oxidatiestap worden de flanken van de zwevende poort 8 geoxideerd ter verkrijging van de oxidespacers 19, de oxidatie wordt de bovenkant van de zwevende poort 8 en van de polylaag 14 in het logicadeel gemaskeerd door de laag 15. Vervolgens worden door implantatie de n-type aan-en afvoerzones 4 en 5 aangebracht in het geheugendeel. Hiervoor worden bijvoorbeeld As ionen gebruikt met een implantatie energie van 60 KeV en een dosis van 4. atomen per cm2. Door diffusie valt de rand van de aan-en afvoerzones praktisch samen met de rand van de zwevende poort, terwijl de niet-omgedoteerde delen van de p-type zones, aangebracht voor het groeien van de spacers 19, de hoger gedoteerde p-type zones 11 en 12 vormen die zieh in het kanaal uit strekken onder de zwevende poort 8.
Het logica deel van de geintegreerde schakeling wordt tijdens de As implantatie gemaskeerd door de lagen 14 en 15.
In een volgende stap wordt de oxinitride laag 15 geheel verwijderd waarna door CVD een interpoly-dielektrikum 10, bestaande uit oxinitride of uit een samengestelde laag van oxide-nitride oxide wordt aangebracht. Met behulp van een fotolakmasker dat het geheugen bedekt en het logica deel vrij laat, wordt deze interpolydielektrikum laag 10 in het logica deel verwijderd. Na verwijdering van het masker, wordt een tweede gedoteerde poly laag aangebracht met een dikte van 250 nm. In het logica deel vormt de tweede polylaag met de eerste poly laag een samenhangende, 400 nm dikke, poly laag waaruit in een later stadium de poorten en delen van bedrading in het logica deel kunnen worden gevormd. In het geheugen deel is de tweede poly laag 21 door het interpoly dielektrikum 10 geisoleerd van de zwevende poort 8. Fig. de inrichting in dit stadium van het proces weer.
Vervolgens worden met behulp van een fotomasker en met etsen uit de poly laag 20 de poort 22 in het logica deel en uit de poly laag 21 de controle poort 9 in het geheugen gevormd. Het in Fig. weergegeven stadium is nu verkregen. De inrichting kan dan verder aan gebruikelijke verdere processtappen ter vervaardiging van een normale CMOS schakeling worden onderworpen voor het voltooien van het logica deel van de schakeling en voor het aanbrengen van de interconnectie in het logica deel en in het geheugen deel.
In het hier beschreven uitvoeringsvoorbeeld worden de hete gaten
<Desc/Clms Page number 12>
gevormd door lawinedoorslag van de pn-overgang van de afvoerzone. Het kan, onder meer ter voorkoming van injectie van gaten in het poortoxide aan de afvoerzijde van het kanaal, van voordeel zijn om de pn-overgang van de aanvoerzone tegebruiken voor de generatie van hete gaten. Dit is weergegeven in het schema in Fig. 9, dat in wezen van het schema van Fig. l hierin verschilt, dat de wislijn 33 niet met de bitlijnen maar via de lijnen 37 met de aanvoerzones van de geheugenelementen verbonden kan worden. Het lezen en het schrijven kunnen op identieke wijze als in Fig. l gebeuren, waarbij de lijnen 37 viaa schakelaars S met de aardlijn 38 zijn verbonden. Bij het wissen kunnen de bitlijnen op zwevende potentiaal worden gezet.
Het zal duidelijk zijn dat de uitvinding niet is beperkt tot de hier gegeven uitvoeringsvoorbeelden, maar dat voor de vakman nog veel variaties mogelijk zijn. Zo kunnen de geheugenelementen ook met een z. g. stacked gate configuratie zijn uitgerust, waarbij de zwevende poort na de controle poort wordt gedefinieerd, althans in de richting van aan-naar afvoerzone, waardoor in deze richting de zwevende poort en de controle poort althans nagenoeg een gelijke uitgebreidheid hebben, en waarbij in volgende doteerstappen de p-type zones 11 en 12 en de n-type zones 4 en 5 worden gevormd.