JP2951605B2 - Ｐｍｏｓ単一ポリ非揮発性メモリ構成体 - Google Patents
Ｐｍｏｓ単一ポリ非揮発性メモリ構成体Info
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Classifications
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、大略、メモリセル
に関するものであって、更に詳細には、Ｐチャンネル単
一ポリメモリセルに関するものである。
に関するものであって、更に詳細には、Ｐチャンネル単
一ポリメモリセルに関するものである。
【０００２】
【従来の技術】標準的な論理プロセスへメモリセルを組
込む場合に、論理回路を製造する場合に典型的に使用さ
れる単一ポリプロセスを変更することなしにそのことを
行なうことが望ましい。このような願望の結果、Ｐ型基
板内に形成したＮ＋ソース領域及びＮ＋ドレイン領域
と、Ｐ＋ソース領域とＰ＋ドレイン領域との間に延在す
るチャンネル領域の上側に存在するポリシリコンゲート
とを具備する単一ポリメモリセルが開発された。Ｐ型基
板内に形成したＮ型拡散領域は、制御ゲートとして機能
し、且つ薄い酸化物層を介してフローティングゲートへ
容量的に結合されている。該酸化物層は、Ｎ＋ドレイン
に近いその一部内に開口させた電子のトンネル動作を容
易とさせるためのトンネル窓を有している。この単一ポ
リセルの制御ゲート及びフローティングゲートはより伝
統的なスタックトゲートメモリセルのものと同様の態様
でコンデンサを形成しているので、この単一ポリセル
は、二重ポリセルの場合と同様の態様でプログラム（書
込）、消去及び読取を行なうことが可能である。即ち、
プログラミング即ち書込は、フローティングゲートから
基板への電子のトンネル動作によって行なわれ、一方消
去は基板／ドレイン領域からフローティングゲートへの
電子のトンネル動作によって行なわれる。
込む場合に、論理回路を製造する場合に典型的に使用さ
れる単一ポリプロセスを変更することなしにそのことを
行なうことが望ましい。このような願望の結果、Ｐ型基
板内に形成したＮ＋ソース領域及びＮ＋ドレイン領域
と、Ｐ＋ソース領域とＰ＋ドレイン領域との間に延在す
るチャンネル領域の上側に存在するポリシリコンゲート
とを具備する単一ポリメモリセルが開発された。Ｐ型基
板内に形成したＮ型拡散領域は、制御ゲートとして機能
し、且つ薄い酸化物層を介してフローティングゲートへ
容量的に結合されている。該酸化物層は、Ｎ＋ドレイン
に近いその一部内に開口させた電子のトンネル動作を容
易とさせるためのトンネル窓を有している。この単一ポ
リセルの制御ゲート及びフローティングゲートはより伝
統的なスタックトゲートメモリセルのものと同様の態様
でコンデンサを形成しているので、この単一ポリセル
は、二重ポリセルの場合と同様の態様でプログラム（書
込）、消去及び読取を行なうことが可能である。即ち、
プログラミング即ち書込は、フローティングゲートから
基板への電子のトンネル動作によって行なわれ、一方消
去は基板／ドレイン領域からフローティングゲートへの
電子のトンネル動作によって行なわれる。
【０００３】上述したＮチャンネル単一ポリメモリセル
は、例えば高々２０Ｖとなる場合のある高いプログラミ
ング電圧及び消去電圧を必要とするという欠点を有して
いる。これらの高いプログラミング電圧及び消去電圧
は、このようなメモリセルの寸法を減少させることの可
能な範囲を制限している。
は、例えば高々２０Ｖとなる場合のある高いプログラミ
ング電圧及び消去電圧を必要とするという欠点を有して
いる。これらの高いプログラミング電圧及び消去電圧
は、このようなメモリセルの寸法を減少させることの可
能な範囲を制限している。
【０００４】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、改良した半導体メモリ構成体を提供するこ
とを目的とする。本発明の別の目的とするところは、従
来技術と比較して低い電圧でプログラミング及び消去を
行なうことの可能な非揮発性メモリセルを提供すること
を目的とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、改良した半導体メモリ構成体を提供するこ
とを目的とする。本発明の別の目的とするところは、従
来技術と比較して低い電圧でプログラミング及び消去を
行なうことの可能な非揮発性メモリセルを提供すること
を目的とする。
【０００５】
【課題を解決するための手段】本発明によれば、Ｐ＋ソ
ース領域とＰ＋ドレイン領域と、それらの間に延在する
チャンネルとを具備するＰチャンネル単一ポリ非揮発性
メモリセルがＮ型ウエル（Ｎウエル）内に形成される。
チャンネルの上側に薄い酸化物層を設け、且つ、ある実
施例においては、Ｎウエルのかなりの部分にわたって薄
い酸化物層を設ける。トンネル用酸化物の上側にポリシ
リコンフローティングゲートが設けられている。フロー
ティングゲートの下側に位置しＮウエルの一部の中にＰ
型拡散領域が形成されており、それは、フローティング
ゲートと容量的に結合されている。このＰ型拡散領域内
に本セルの制御ゲートとして機能するＮ型拡散領域が設
けられている。このＰ型拡散領域は制御ゲートをＮウエ
ルから電気的に分離している。制御ゲートからＮウエル
への電流経路を形成することなしにＮウエルヘ印加させ
るものを超えた電圧を制御ゲートへ印加させることが可
能である。
ース領域とＰ＋ドレイン領域と、それらの間に延在する
チャンネルとを具備するＰチャンネル単一ポリ非揮発性
メモリセルがＮ型ウエル（Ｎウエル）内に形成される。
チャンネルの上側に薄い酸化物層を設け、且つ、ある実
施例においては、Ｎウエルのかなりの部分にわたって薄
い酸化物層を設ける。トンネル用酸化物の上側にポリシ
リコンフローティングゲートが設けられている。フロー
ティングゲートの下側に位置しＮウエルの一部の中にＰ
型拡散領域が形成されており、それは、フローティング
ゲートと容量的に結合されている。このＰ型拡散領域内
に本セルの制御ゲートとして機能するＮ型拡散領域が設
けられている。このＰ型拡散領域は制御ゲートをＮウエ
ルから電気的に分離している。制御ゲートからＮウエル
への電流経路を形成することなしにＮウエルヘ印加させ
るものを超えた電圧を制御ゲートへ印加させることが可
能である。
【０００６】プログラミング即ち書込は、チャンネルか
らフローティングゲートへの電子のトンネル動作を発生
させるようにソース領域とドレイン領域とをバイアスさ
せた状態で、制御ゲートを介して十分な電圧をフローテ
ィングゲートへ結合させることによって行なうことが可
能である。幾つかの実施例においては、フローティング
ゲートからチャンネル及びソース領域及びドレイン領域
への電子のトンネル動作によって消去が行なわれる。更
にその他の実施例においては、フローティングゲートの
下側に設けられており且つトンネル酸化物層によってフ
ローティングゲートから分離されている付加的なＰ型拡
散領域が本メモリセルの消去ゲートとして機能する。こ
のような実施例においては、メモリセルの消去は、フロ
ーティングゲートから消去ゲートへ電子をトンネル動作
させることによって行なうことが可能である。
らフローティングゲートへの電子のトンネル動作を発生
させるようにソース領域とドレイン領域とをバイアスさ
せた状態で、制御ゲートを介して十分な電圧をフローテ
ィングゲートへ結合させることによって行なうことが可
能である。幾つかの実施例においては、フローティング
ゲートからチャンネル及びソース領域及びドレイン領域
への電子のトンネル動作によって消去が行なわれる。更
にその他の実施例においては、フローティングゲートの
下側に設けられており且つトンネル酸化物層によってフ
ローティングゲートから分離されている付加的なＰ型拡
散領域が本メモリセルの消去ゲートとして機能する。こ
のような実施例においては、メモリセルの消去は、フロ
ーティングゲートから消去ゲートへ電子をトンネル動作
させることによって行なうことが可能である。
【０００７】
【発明の実施の形態】図１乃至４を参照すると、Ｐチャ
ンネル単一ポリメモリセル１０がＰ型基板１４内に設け
られたＮウエル１２内に形成されており且つＰチャンネ
ル記憶（格納）トランジスタ１６とＰチャンネル選択ト
ランジスタ１８とを有している。Ｐ＋拡散領域２０は記
憶トランジスタ１６のソースとして機能し、Ｐ＋拡散領
域２２は記憶トランジスタ１６のドレイン及び選択トラ
ンジスタ１８のソースの両方として機能し、且つビット
線ＢＬへ結合されているＰ＋拡散領域２４は選択トラン
ジスタ２４のドレインとして機能する。ポリシリコンゲ
ート２６及び２８は夫々セル１０のフローティングゲー
ト及び選択ゲートとして機能する。
ンネル単一ポリメモリセル１０がＰ型基板１４内に設け
られたＮウエル１２内に形成されており且つＰチャンネ
ル記憶（格納）トランジスタ１６とＰチャンネル選択ト
ランジスタ１８とを有している。Ｐ＋拡散領域２０は記
憶トランジスタ１６のソースとして機能し、Ｐ＋拡散領
域２２は記憶トランジスタ１６のドレイン及び選択トラ
ンジスタ１８のソースの両方として機能し、且つビット
線ＢＬへ結合されているＰ＋拡散領域２４は選択トラン
ジスタ２４のドレインとして機能する。ポリシリコンゲ
ート２６及び２８は夫々セル１０のフローティングゲー
ト及び選択ゲートとして機能する。
【０００８】Ｐ型埋込拡散層３６はセル１０の制御ゲー
トとして機能する。コンタクト領域３８がフローティン
グゲート２６内及びフローティングゲート２６と制御ゲ
ート３６との間に介在されている酸化物層４０内に開口
されており、埋込制御ゲート３６との電気的コンタクト
（接触）を行なうことを可能としている。好適には８０
乃至１３０Åの厚さであるトンネル酸化物層３４はチャ
ンネル３０の上側に延在することが可能であり、且つソ
ース２０及びドレイン２２のかなりの部分にわたって延
在することが可能である。約８０乃至３５０Åの厚さの
酸化物層４０がフローティングゲート２６とＰ拡散領域
３６との間に設けられている。注意すべきことである
が、従来のＮチャンネル単一ポリＥＥＰＲＯＭセルと異
なり、トンネル酸化物層３４内にトンネル窓を開口する
ことは必要ではない。制御ゲート３６へバイアス電圧を
印加すると、記憶トランジスタ１６のソース２０とドレ
イン２２との間に延在するチャンネル３０を向上させ、
且つ選択ゲート２８へバイアス電圧を印加すると、選択
トランジスタ１８のソース２２とドレイン２４との間に
延在するチャンネル３２を向上させる。
トとして機能する。コンタクト領域３８がフローティン
グゲート２６内及びフローティングゲート２６と制御ゲ
ート３６との間に介在されている酸化物層４０内に開口
されており、埋込制御ゲート３６との電気的コンタクト
（接触）を行なうことを可能としている。好適には８０
乃至１３０Åの厚さであるトンネル酸化物層３４はチャ
ンネル３０の上側に延在することが可能であり、且つソ
ース２０及びドレイン２２のかなりの部分にわたって延
在することが可能である。約８０乃至３５０Åの厚さの
酸化物層４０がフローティングゲート２６とＰ拡散領域
３６との間に設けられている。注意すべきことである
が、従来のＮチャンネル単一ポリＥＥＰＲＯＭセルと異
なり、トンネル酸化物層３４内にトンネル窓を開口する
ことは必要ではない。制御ゲート３６へバイアス電圧を
印加すると、記憶トランジスタ１６のソース２０とドレ
イン２２との間に延在するチャンネル３０を向上させ、
且つ選択ゲート２８へバイアス電圧を印加すると、選択
トランジスタ１８のソース２２とドレイン２４との間に
延在するチャンネル３２を向上させる。
【０００９】フローティングゲート２６と制御ゲート３
６とは従来のＮチャンネルＥＥＰＲＯＭセルのものと同
様の態様でＭＯＳコンデンサを形成している。フローテ
ィングゲート２６が充電されていない場合には、セル１
０は約−４．５Ｖのスレッシュホールド電圧Ｖt を有し
ている。
６とは従来のＮチャンネルＥＥＰＲＯＭセルのものと同
様の態様でＭＯＳコンデンサを形成している。フローテ
ィングゲート２６が充電されていない場合には、セル１
０は約−４．５Ｖのスレッシュホールド電圧Ｖt を有し
ている。
【００１０】セル１０の動作は以下の如くである。セル
１０をプログラム即ち書込を行なうためには、ビット線
ＢＬ及び選択ゲート２８を接地し、一方ソース２０及び
Ｎウエウル１２を約８Ｖに保持する。約８．５Ｖを制御
ゲート３６へ印加する。Ｐ＋ソース２０からの正に帯電
したホールがＰ＋ドレイン２２上のより正でない電圧へ
吸引され且つチャンネル領域３０を介してＰ＋ドレイン
２２へ向かって加速する。これらのホールはドレイン２
２近傍の空乏層内の電子と衝突する。結果的に発生する
衝突イオン化から発生される高エネルギ電子はフローテ
ィングゲート２６上の正の電圧によって吸引され（約
７．５Ｖが制御ゲート３６、ソース２０、チャンネル領
域３０及びドレイン２２を介してそれに対して容量結合
されている）且つドレイン空乏層からフローティングゲ
ート２６内へ注入される。その結果フローティングゲー
ト２２上に得られる負の電荷はチャンネル領域１２を空
乏状態とさせる。ある実施例においては、記憶トランジ
スタ１６は、そのプログラムされた状態においては、約
１Ｖに等しいスレッシュホールド電圧Ｖt を有してい
る。好適実施例においては、電流制限装置（不図示）が
ビット線ＢＬへ結合され、プログラミング電流が約１０
０μＡを超えることを防止し、その際にプログラミング
期間中における電力消費を制限する。
１０をプログラム即ち書込を行なうためには、ビット線
ＢＬ及び選択ゲート２８を接地し、一方ソース２０及び
Ｎウエウル１２を約８Ｖに保持する。約８．５Ｖを制御
ゲート３６へ印加する。Ｐ＋ソース２０からの正に帯電
したホールがＰ＋ドレイン２２上のより正でない電圧へ
吸引され且つチャンネル領域３０を介してＰ＋ドレイン
２２へ向かって加速する。これらのホールはドレイン２
２近傍の空乏層内の電子と衝突する。結果的に発生する
衝突イオン化から発生される高エネルギ電子はフローテ
ィングゲート２６上の正の電圧によって吸引され（約
７．５Ｖが制御ゲート３６、ソース２０、チャンネル領
域３０及びドレイン２２を介してそれに対して容量結合
されている）且つドレイン空乏層からフローティングゲ
ート２６内へ注入される。その結果フローティングゲー
ト２２上に得られる負の電荷はチャンネル領域１２を空
乏状態とさせる。ある実施例においては、記憶トランジ
スタ１６は、そのプログラムされた状態においては、約
１Ｖに等しいスレッシュホールド電圧Ｖt を有してい
る。好適実施例においては、電流制限装置（不図示）が
ビット線ＢＬへ結合され、プログラミング電流が約１０
０μＡを超えることを防止し、その際にプログラミング
期間中における電力消費を制限する。
【００１１】セル１０は、選択ゲート２６及び制御ゲー
ト３６を接地した状態で、約１８Ｖをビット線ＢＬ、Ｐ
＋ソース２０、Ｎウエル１２へ印加することによって消
去される。電子がトンネル動作用酸化物層３４の全長を
介してフローティングゲートからチャンネル３０、ソー
ス２０及びドレイン２２内へトンネル動作し、その際に
記憶トランジスタ１６のスレッシュホールド電圧をその
通常の消去された状態の値である−４Ｖへ復帰させる。
注意すべきことであるが、電子はフローティングゲート
２６からトンネル動作し、その際に、ドレイン２２上の
電圧が約１８Ｖであるかまたはそれを超える場合にの
み、セル１０を消去する。
ト３６を接地した状態で、約１８Ｖをビット線ＢＬ、Ｐ
＋ソース２０、Ｎウエル１２へ印加することによって消
去される。電子がトンネル動作用酸化物層３４の全長を
介してフローティングゲートからチャンネル３０、ソー
ス２０及びドレイン２２内へトンネル動作し、その際に
記憶トランジスタ１６のスレッシュホールド電圧をその
通常の消去された状態の値である−４Ｖへ復帰させる。
注意すべきことであるが、電子はフローティングゲート
２６からトンネル動作し、その際に、ドレイン２２上の
電圧が約１８Ｖであるかまたはそれを超える場合にの
み、セル１０を消去する。
【００１２】別の実施例においては、セル１０は、選択
ゲート２６を接地し且つ約−１０Ｖを制御ゲート３６へ
印加した状態で、約８Ｖをビット線ＢＬ、Ｐ＋ソース２
０及びＮウエル１２へ印加することによって消去するこ
とが可能である。前に説明したものと同一の態様でセル
１０を消去させるこれらの消去電圧の印加は効果的によ
り低い消去電圧を必要とする。
ゲート２６を接地し且つ約−１０Ｖを制御ゲート３６へ
印加した状態で、約８Ｖをビット線ＢＬ、Ｐ＋ソース２
０及びＮウエル１２へ印加することによって消去するこ
とが可能である。前に説明したものと同一の態様でセル
１０を消去させるこれらの消去電圧の印加は効果的によ
り低い消去電圧を必要とする。
【００１３】セル１０の読取を行なう場合には、約（Ｖ
cc−２Ｖ）の読取電圧を制御ゲート３６へ印加し且つＶ
ccをＰ＋ソース２０及びＮウエル１２へ印加する。選択
ゲート２０を接地する。Ｖccより低い電圧をビット線Ｂ
Ｌを介してＰ＋ドレイン１６へ印加する。セル１０は、
それがプログラムされている場合にのみ、即ちフローテ
ィングゲート２６内に負の電荷が格納されている場合に
のみ、チャンネル電流を導通させる。従って、フローテ
ィングゲート２６が負に帯電されている場合に読取電流
はセル１０を介して流れるので、プログラム即ち書込が
行なわれているセル１０は従来のＮチャンネルＥＥＰＲ
ＯＭセルの特性であった読取擾乱問題をこうむることは
ない。更に、セル１０が消去状態にある場合には、フロ
ーティングゲート２６上の電圧は常にドレイン２２上の
電圧よりも低い。このように、セル１０は消去状態にお
いて読取擾乱問題を発生することはない。
cc−２Ｖ）の読取電圧を制御ゲート３６へ印加し且つＶ
ccをＰ＋ソース２０及びＮウエル１２へ印加する。選択
ゲート２０を接地する。Ｖccより低い電圧をビット線Ｂ
Ｌを介してＰ＋ドレイン１６へ印加する。セル１０は、
それがプログラムされている場合にのみ、即ちフローテ
ィングゲート２６内に負の電荷が格納されている場合に
のみ、チャンネル電流を導通させる。従って、フローテ
ィングゲート２６が負に帯電されている場合に読取電流
はセル１０を介して流れるので、プログラム即ち書込が
行なわれているセル１０は従来のＮチャンネルＥＥＰＲ
ＯＭセルの特性であった読取擾乱問題をこうむることは
ない。更に、セル１０が消去状態にある場合には、フロ
ーティングゲート２６上の電圧は常にドレイン２２上の
電圧よりも低い。このように、セル１０は消去状態にお
いて読取擾乱問題を発生することはない。
【００１４】セル１０に対する上述した読取、消去及び
プログラミング（書込）バイアス条件に対する許容可能
な範囲を以下の表１に与えてある。
プログラミング（書込）バイアス条件に対する許容可能
な範囲を以下の表１に与えてある。
【００１５】
【表１】
【００１６】セル１０の上述した動作は、従来のＮチャ
ンネル単一ポリ半導体メモリセルを超えた利点を得るた
めにＰＭＯＳ特性を利用している。Ｐチャンネル装置に
対する特性ゲート電流はＮチャンネル装置のそれの約５
０倍である。従って、典型的にフローティングゲートを
充電させるために約０．５ｍＡのプログラミング電流を
必要とする従来のＮＭＯＳ ＥＥＰＲＯＭセルと異な
り、セル１０は単に数μＡのプログラミング電流を必要
とするに過ぎない。従来のＮＭＯＳ非揮発性メモリセル
（例えばＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュ）のも
のよりも１桁を超えた大きさの小さなプログラミング電
流が必要とされるに過ぎないということは、プログラミ
ング即ち書込期間中の電力消費を減少させることを可能
とするばかりか、頁書込、即ち関連するメモリアレイ
（不図示）の１行内の複数個のセル１０に多数の１を同
時的に書き込むことを可能とする。
ンネル単一ポリ半導体メモリセルを超えた利点を得るた
めにＰＭＯＳ特性を利用している。Ｐチャンネル装置に
対する特性ゲート電流はＮチャンネル装置のそれの約５
０倍である。従って、典型的にフローティングゲートを
充電させるために約０．５ｍＡのプログラミング電流を
必要とする従来のＮＭＯＳ ＥＥＰＲＯＭセルと異な
り、セル１０は単に数μＡのプログラミング電流を必要
とするに過ぎない。従来のＮＭＯＳ非揮発性メモリセル
（例えばＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュ）のも
のよりも１桁を超えた大きさの小さなプログラミング電
流が必要とされるに過ぎないということは、プログラミ
ング即ち書込期間中の電力消費を減少させることを可能
とするばかりか、頁書込、即ち関連するメモリアレイ
（不図示）の１行内の複数個のセル１０に多数の１を同
時的に書き込むことを可能とする。
【００１７】従来のＮＭＯＳ非揮発性メモリセルのチャ
ンネルは、電子のトンネル動作を介してのプログラミン
グ及び消去期間中に必要とされるＰ−ウエル／Ｎ＋ドレ
イン接合を横断しての典型的に高い逆バイアス電圧（及
びその結果発生する高電界）に耐える十分に長いもので
なければならないことが公知である。その結果、破壊的
な接合ストレスを発生させることなしにこのような従来
の非揮発性セルの寸法を更に減少させることは困難であ
る。然しながら、セル１０の動作は、プログラミング及
び消去期間中にそのＮ−ウエル／Ｐ＋ドレイン接合を横
断して高い電圧バイアスを必要とするものでも使用する
ものでもないので（表１参照）、セル１０のチャンネル
長はそのように制限されるものではない。正に、この特
徴はセル１０を０．１８μｍ技術を使用して製造するこ
とを可能とし、その際にセル１０を従来のＮチャンネル
単一ポリセルよりもより小型の寸法とさせている。例え
ば、セル１０は０．５μｍ技術を使用した場合に単に約
２５μｍ2 であるが、従来のＮチャンネル単一ポリセル
は、典型的に、０．５μｍ技術を使用した場合には１６
０μｍ2 の程度である。更に、消去期間中にこのように
高い接合バイアスを取り除くことは、効果的に、より耐
久性のあり且つ信頼性のあるメモリセルとさせている。
ンネルは、電子のトンネル動作を介してのプログラミン
グ及び消去期間中に必要とされるＰ−ウエル／Ｎ＋ドレ
イン接合を横断しての典型的に高い逆バイアス電圧（及
びその結果発生する高電界）に耐える十分に長いもので
なければならないことが公知である。その結果、破壊的
な接合ストレスを発生させることなしにこのような従来
の非揮発性セルの寸法を更に減少させることは困難であ
る。然しながら、セル１０の動作は、プログラミング及
び消去期間中にそのＮ−ウエル／Ｐ＋ドレイン接合を横
断して高い電圧バイアスを必要とするものでも使用する
ものでもないので（表１参照）、セル１０のチャンネル
長はそのように制限されるものではない。正に、この特
徴はセル１０を０．１８μｍ技術を使用して製造するこ
とを可能とし、その際にセル１０を従来のＮチャンネル
単一ポリセルよりもより小型の寸法とさせている。例え
ば、セル１０は０．５μｍ技術を使用した場合に単に約
２５μｍ2 であるが、従来のＮチャンネル単一ポリセル
は、典型的に、０．５μｍ技術を使用した場合には１６
０μｍ2 の程度である。更に、消去期間中にこのように
高い接合バイアスを取り除くことは、効果的に、より耐
久性のあり且つ信頼性のあるメモリセルとさせている。
【００１８】ＮＭＯＳトランジスタのチャンネル長が約
０．７μｍ以下になると、電子の移動度が飽和すること
が知られている。然しながら、ＰＭＯＳ装置において
は、ホールの移動度は、チャンネル長が０．７μｍ以下
に減少する場合に継続して増加し、且つチャンネル長が
更に減少されると電子の移動度と同等となる。従って記
憶トランジスタ１６及び選択トランジスタ１８のチャン
ネル長を最小とさせることは、効果的に、ホールの移動
度を電子の移動度と同等のものとさせ、その際にセル１
０の読取を行なう速度を増加させることが可能である。
更に、注意すべきことであるが、プログラミングされる
と、セル１０は深い空乏状態となる。このことは、より
高い読取電流とすることを可能とし、従ってより高速の
読取速度とすることを可能とする。
０．７μｍ以下になると、電子の移動度が飽和すること
が知られている。然しながら、ＰＭＯＳ装置において
は、ホールの移動度は、チャンネル長が０．７μｍ以下
に減少する場合に継続して増加し、且つチャンネル長が
更に減少されると電子の移動度と同等となる。従って記
憶トランジスタ１６及び選択トランジスタ１８のチャン
ネル長を最小とさせることは、効果的に、ホールの移動
度を電子の移動度と同等のものとさせ、その際にセル１
０の読取を行なう速度を増加させることが可能である。
更に、注意すべきことであるが、プログラミングされる
と、セル１０は深い空乏状態となる。このことは、より
高い読取電流とすることを可能とし、従ってより高速の
読取速度とすることを可能とする。
【００１９】上に説明し且つ表１に示したように、ＰＭ
ＯＳ単一ポリセル１０は、プログラミング即ち書込及び
消去動作のために単に約８．５Ｖを必要とするに過ぎ
ず、そのことは従来のＮＭＯＳ単一ポリメモリセルのプ
ログラミング（書込）及び消去を行なうために２０Ｖ以
上の電圧が必要とされていたことと対比され、従って、
セル１０は標準的な論理プロセスの低電圧動作により容
易に適合させることが可能である。
ＯＳ単一ポリセル１０は、プログラミング即ち書込及び
消去動作のために単に約８．５Ｖを必要とするに過ぎ
ず、そのことは従来のＮＭＯＳ単一ポリメモリセルのプ
ログラミング（書込）及び消去を行なうために２０Ｖ以
上の電圧が必要とされていたことと対比され、従って、
セル１０は標準的な論理プロセスの低電圧動作により容
易に適合させることが可能である。
【００２０】セル１０は、更に、記憶（格納）トランジ
スタ１６を多くの異なるスレッシュホールド電圧Ｖt レ
ベルのうちの１つへプログラミング即ち書込むことによ
って二進データの多数のビットを格納することが可能で
あり、その場合に、Ｖt レベルは、制御ゲート３６へ印
加される電圧に依存し、従ってそれによって決定され
る。このようなマルチレベルスレッシュホールド電圧適
用例においては、記憶トランジスタ１６のスレッシュホ
ールド電圧Ｖt を正確に測定することが必要であり、選
択トランジスタ１８のドレイン２４は、図３Ｂに示した
ように、高インピーダンス抵抗Ｒを介してＶccへ結合さ
れると共に電圧検知回路３５へ結合される。検知回路３
５はスレッシュホールド電圧Ｖt を正確に決定すること
を可能とし、従ってセル１０内に記憶即ち格納されてい
るマルチレベルデータを正確に決定することを可能とす
る。
スタ１６を多くの異なるスレッシュホールド電圧Ｖt レ
ベルのうちの１つへプログラミング即ち書込むことによ
って二進データの多数のビットを格納することが可能で
あり、その場合に、Ｖt レベルは、制御ゲート３６へ印
加される電圧に依存し、従ってそれによって決定され
る。このようなマルチレベルスレッシュホールド電圧適
用例においては、記憶トランジスタ１６のスレッシュホ
ールド電圧Ｖt を正確に測定することが必要であり、選
択トランジスタ１８のドレイン２４は、図３Ｂに示した
ように、高インピーダンス抵抗Ｒを介してＶccへ結合さ
れると共に電圧検知回路３５へ結合される。検知回路３
５はスレッシュホールド電圧Ｖt を正確に決定すること
を可能とし、従ってセル１０内に記憶即ち格納されてい
るマルチレベルデータを正確に決定することを可能とす
る。
【００２１】このようなマルチレベル適用例において
は、セル１０は、その自然の状態において、約−６Ｖの
Ｖt を有しており、且つそれが完全に充電された状態に
おいては、約９Ｖのスレッシュホールド電圧Ｖt を有し
ている。プログラミング期間中に制御ゲート３６へ印加
されるプログラム電圧Ｖp として５Ｖ乃至１５Ｖの電圧
範囲を使用して、記憶トランジスタのスレッシュホール
ド電圧Ｖt は約−１Ｖと９Ｖとの間に設定することが可
能である。Ｖccが約５Ｖである場合には、スレッシュホ
ールド電圧Ｖt を変化させることに応答して発生される
ビット線ＢＬ電圧の範囲は約１乃至５Ｖであり、その際
に４Ｖの範囲を発生する。記憶トランジスタ１６のスレ
ッシュホールド電圧Ｖt は４ｍＶのインクリメント即ち
増分毎にプログラムすることが可能であるので、１００
０個のレベルのプログラミングがセル１０の場合に可能
である。マルチレベル適用例に対するセル１０のプログ
ラミング（書込）、読取及び消去期間中のバイアス条件
に対する許容可能な範囲を以下の表２に示してある。
は、セル１０は、その自然の状態において、約−６Ｖの
Ｖt を有しており、且つそれが完全に充電された状態に
おいては、約９Ｖのスレッシュホールド電圧Ｖt を有し
ている。プログラミング期間中に制御ゲート３６へ印加
されるプログラム電圧Ｖp として５Ｖ乃至１５Ｖの電圧
範囲を使用して、記憶トランジスタのスレッシュホール
ド電圧Ｖt は約−１Ｖと９Ｖとの間に設定することが可
能である。Ｖccが約５Ｖである場合には、スレッシュホ
ールド電圧Ｖt を変化させることに応答して発生される
ビット線ＢＬ電圧の範囲は約１乃至５Ｖであり、その際
に４Ｖの範囲を発生する。記憶トランジスタ１６のスレ
ッシュホールド電圧Ｖt は４ｍＶのインクリメント即ち
増分毎にプログラムすることが可能であるので、１００
０個のレベルのプログラミングがセル１０の場合に可能
である。マルチレベル適用例に対するセル１０のプログ
ラミング（書込）、読取及び消去期間中のバイアス条件
に対する許容可能な範囲を以下の表２に示してある。
【００２２】
【表２】
【００２３】その他の実施例においては、セル１０の構
成をより大型のＰＭＯＳ単一ポリＥＥＰＲＯＭセル５０
内に組込むことが可能である。図５乃至７を参照すると
（注意すべきことであるが、線Ｄ−Ｄに沿ってとった断
面は図２に示したものと同一であり、従って再度示して
はいない）、セル５０がＮウエル１２内に形成されてい
る状態を示してあり、且つそれはセル１０のソース側に
ソース選択トランジスタ５２を有している。セル１０と
５０とに共通の構成要素には適宜同一の参照番号を付し
てある。Ｐ＋拡散領域５４及び２０は夫々選択トランジ
スタ５２のソース及びドレインとして機能する。ポリシ
リコンゲート５６は下側に存在するチャンネル領域５８
を制御する。セル５０のプログラミング（書込）、消去
及び読取動作は、セル１０に関して上述したものとほぼ
同一であり、従ってその詳細な説明は割愛する。プログ
ラミング（書込）、消去及び読取用のバイアス条件に対
する許容可能な範囲を以下の表３に示してある。セル１
０に対してソース選択トランジスタ５２を付加させる
と、ビット毎にプログラム可能であると共にビット毎に
消去可能であるＥＥＰＲＯＭセル５０が得られる。この
ように、消去の柔軟性が増加される。
成をより大型のＰＭＯＳ単一ポリＥＥＰＲＯＭセル５０
内に組込むことが可能である。図５乃至７を参照すると
（注意すべきことであるが、線Ｄ−Ｄに沿ってとった断
面は図２に示したものと同一であり、従って再度示して
はいない）、セル５０がＮウエル１２内に形成されてい
る状態を示してあり、且つそれはセル１０のソース側に
ソース選択トランジスタ５２を有している。セル１０と
５０とに共通の構成要素には適宜同一の参照番号を付し
てある。Ｐ＋拡散領域５４及び２０は夫々選択トランジ
スタ５２のソース及びドレインとして機能する。ポリシ
リコンゲート５６は下側に存在するチャンネル領域５８
を制御する。セル５０のプログラミング（書込）、消去
及び読取動作は、セル１０に関して上述したものとほぼ
同一であり、従ってその詳細な説明は割愛する。プログ
ラミング（書込）、消去及び読取用のバイアス条件に対
する許容可能な範囲を以下の表３に示してある。セル１
０に対してソース選択トランジスタ５２を付加させる
と、ビット毎にプログラム可能であると共にビット毎に
消去可能であるＥＥＰＲＯＭセル５０が得られる。この
ように、消去の柔軟性が増加される。
【００２４】
【表３】
【００２５】セル１０に関して上述したのと同様の態様
で、セル５０はマルチレベルスレッシュホールド電圧適
用例において使用することが可能である。このような適
用例においては、ドレイン選択トランジスタ１８のドレ
イン２４は高インピーダンス抵抗Ｒ（不図示）を介して
Ｖccへ結合され且つ電圧検知回路（不図示）へ結合され
る。その検知回路は、スレッシュホールド電圧Ｖt を正
確に決定することを可能とし、従ってセル５０内に格納
されているマルチレベルデータを正確に決定することを
可能とする。マルチレベル適用例に対するセル５０のプ
ログラミング（書込）、読取及び消去期間中のバイアス
条件に対する許容可能な範囲を以下の表４に示してあ
る。
で、セル５０はマルチレベルスレッシュホールド電圧適
用例において使用することが可能である。このような適
用例においては、ドレイン選択トランジスタ１８のドレ
イン２４は高インピーダンス抵抗Ｒ（不図示）を介して
Ｖccへ結合され且つ電圧検知回路（不図示）へ結合され
る。その検知回路は、スレッシュホールド電圧Ｖt を正
確に決定することを可能とし、従ってセル５０内に格納
されているマルチレベルデータを正確に決定することを
可能とする。マルチレベル適用例に対するセル５０のプ
ログラミング（書込）、読取及び消去期間中のバイアス
条件に対する許容可能な範囲を以下の表４に示してあ
る。
【００２６】
【表４】
【００２７】本発明に基づく更に別の実施例において
は、図８乃至１１に示したように、セル６０が、ビット
線ＢＬへ直接的に結合している記憶トランジスタ１６
と、記憶トランジスタ１６のソース２０へ結合している
ソース選択トランジスタ５２を有しており、尚セル１
０，５０，６０に共通の構成要素には適宜同一の参照番
号が付してある。注意すべきことであるが、記憶トラン
ジスタ１６のドレイン２２は高インピーダンス抵抗Ｒを
介してＶccへ結合させ且つ電圧検知回路３５へ結合させ
て、記憶トランジスタ１６のプログラムしたスレッシュ
ホールド電圧Ｖt を正確に決定させることを可能とする
ことが可能である。セル６０はセル５０よりも寸法が小
型のものであり、且つ列消去、即ちセクター消去を行な
うことを可能としている。セル６０の動作はセル５０に
関して上述したものと同様である。セル６０のプログラ
ミング（書込）、消去及び読取に対する許容可能なバイ
アス条件範囲は以下の表５に示してある。
は、図８乃至１１に示したように、セル６０が、ビット
線ＢＬへ直接的に結合している記憶トランジスタ１６
と、記憶トランジスタ１６のソース２０へ結合している
ソース選択トランジスタ５２を有しており、尚セル１
０，５０，６０に共通の構成要素には適宜同一の参照番
号が付してある。注意すべきことであるが、記憶トラン
ジスタ１６のドレイン２２は高インピーダンス抵抗Ｒを
介してＶccへ結合させ且つ電圧検知回路３５へ結合させ
て、記憶トランジスタ１６のプログラムしたスレッシュ
ホールド電圧Ｖt を正確に決定させることを可能とする
ことが可能である。セル６０はセル５０よりも寸法が小
型のものであり、且つ列消去、即ちセクター消去を行な
うことを可能としている。セル６０の動作はセル５０に
関して上述したものと同様である。セル６０のプログラ
ミング（書込）、消去及び読取に対する許容可能なバイ
アス条件範囲は以下の表５に示してある。
【００２８】
【表５】
【００２９】セル１０に関して上述したものと同一の態
様で、セル６０はマルチレベルスレッシュホールド電圧
適用例において使用することが可能である。マルチレベ
ル適用例に対するセル６０のプログラミング（書込）、
読取及び消去期間中のバイアス条件に対する許容可能な
範囲を以下の表６に示してある。
様で、セル６０はマルチレベルスレッシュホールド電圧
適用例において使用することが可能である。マルチレベ
ル適用例に対するセル６０のプログラミング（書込）、
読取及び消去期間中のバイアス条件に対する許容可能な
範囲を以下の表６に示してある。
【００３０】
【表６】
【００３１】単一ポリトランジスタ１６が格納（記憶）
セルとして使用されている上述した実施例は共通の欠点
を有している。図２を参照すると、制御ゲート３６及び
Ｎウエル１２によって形成されるＰ／Ｎ接合は、制御ゲ
ート３６からＮウエル１２への大きく且つ不所望の電流
の流れを防止するために、逆バイアスされたままでなけ
ればならない。従って、制御ゲート３６へ印加される電
圧は、約０．６Ｖを超えてＮウエル１２の電圧を超える
べきではない。その結果、制御ゲート３６を介してフロ
ーティングゲート２６へ結合される電圧はＮウエル１２
へ印加される電圧の大きさによって制限され、その際に
トランジスタ１６の性能を不必要に制限する。
セルとして使用されている上述した実施例は共通の欠点
を有している。図２を参照すると、制御ゲート３６及び
Ｎウエル１２によって形成されるＰ／Ｎ接合は、制御ゲ
ート３６からＮウエル１２への大きく且つ不所望の電流
の流れを防止するために、逆バイアスされたままでなけ
ればならない。従って、制御ゲート３６へ印加される電
圧は、約０．６Ｖを超えてＮウエル１２の電圧を超える
べきではない。その結果、制御ゲート３６を介してフロ
ーティングゲート２６へ結合される電圧はＮウエル１２
へ印加される電圧の大きさによって制限され、その際に
トランジスタ１６の性能を不必要に制限する。
【００３２】本発明の別の実施例によれば、単一ポリ記
憶トランジスタ７０はそのように制限されることのない
性能が与えられている。次に、図１２を参照すると、以
下にその動作及び利点について説明する埋込制御ゲート
７４の構成を除いて、記憶トランジスタ７０は全ての点
において記憶トランジスタ１６と同一であることに注意
すべきである。従って、トランジスタ７０（図１２）及
びトランジスタ１６（図１−４）に共通な全ての構成要
素には適宜同一の参照番号を付してある。
憶トランジスタ７０はそのように制限されることのない
性能が与えられている。次に、図１２を参照すると、以
下にその動作及び利点について説明する埋込制御ゲート
７４の構成を除いて、記憶トランジスタ７０は全ての点
において記憶トランジスタ１６と同一であることに注意
すべきである。従って、トランジスタ７０（図１２）及
びトランジスタ１６（図１−４）に共通な全ての構成要
素には適宜同一の参照番号を付してある。
【００３３】トランジスタ７０はＮウエル１２内にＰ型
拡散領域７２を有している。Ｎ型拡散領域７４がＰ型拡
散領域７２内に形成されている。Ｎ型拡散領域７４はト
ランジスタ７０に対する制御ゲートとして機能し、一方
Ｐ型拡散領域７２は制御ゲート７４とＮウエル１２との
間に電気的な分離を与えている。Ｎ型制御ゲート７４
は、セル１０の制御ゲート３６（図１−４に関して上述
した）と同一の態様でコンタクトに対して電気的に結合
させることが可能である。制御ゲート７４はＮ型拡散領
域であり且つＰ型拡散領域７２内に形成されているの
で、制御ゲート７４上の電圧は、制御ゲート７４からＮ
ウエル１２へ不所望な電流の流れを発生することなし
に、Ｎウエル１２の電圧を超えることが可能である。制
御ゲート７４の電圧に関してこのような制限を取除くこ
とによって、プログラミング即ち書込動作期間中にＮウ
エル１２を高い電圧に維持する必要性を取除いており、
従って、プログラム即ち書込まれた場合にトランジスタ
７０が更に深いデプリション即ち空乏状態となることを
可能としている。その結果、トランジスタ７０はトラン
ジスタ１６よりも一層高い読取電流を発生する。
拡散領域７２を有している。Ｎ型拡散領域７４がＰ型拡
散領域７２内に形成されている。Ｎ型拡散領域７４はト
ランジスタ７０に対する制御ゲートとして機能し、一方
Ｐ型拡散領域７２は制御ゲート７４とＮウエル１２との
間に電気的な分離を与えている。Ｎ型制御ゲート７４
は、セル１０の制御ゲート３６（図１−４に関して上述
した）と同一の態様でコンタクトに対して電気的に結合
させることが可能である。制御ゲート７４はＮ型拡散領
域であり且つＰ型拡散領域７２内に形成されているの
で、制御ゲート７４上の電圧は、制御ゲート７４からＮ
ウエル１２へ不所望な電流の流れを発生することなし
に、Ｎウエル１２の電圧を超えることが可能である。制
御ゲート７４の電圧に関してこのような制限を取除くこ
とによって、プログラミング即ち書込動作期間中にＮウ
エル１２を高い電圧に維持する必要性を取除いており、
従って、プログラム即ち書込まれた場合にトランジスタ
７０が更に深いデプリション即ち空乏状態となることを
可能としている。その結果、トランジスタ７０はトラン
ジスタ１６よりも一層高い読取電流を発生する。
【００３４】より高速のアクセス時間とするために、記
憶トランジスタ７０は上述したメモリセル１０，５０，
６０のいずれかにおけるトランジスタ１６を置換するこ
とが可能である。表７，８，９は、記憶要素としてトラ
ンジスタ７０を使用する場合（トランジスタ１６を使用
することと対比して）、セル１０，５０，６０の夫々の
プログラミング（書込）、消去及び読取のための許容可
能なバイアス条件を示している。
憶トランジスタ７０は上述したメモリセル１０，５０，
６０のいずれかにおけるトランジスタ１６を置換するこ
とが可能である。表７，８，９は、記憶要素としてトラ
ンジスタ７０を使用する場合（トランジスタ１６を使用
することと対比して）、セル１０，５０，６０の夫々の
プログラミング（書込）、消去及び読取のための許容可
能なバイアス条件を示している。
【００３５】
【表７】
【００３６】
【表８】
【００３７】
【表９】
【００３８】更に、記憶要素としてトランジスタ７０を
使用するセル１０，５０，６０の実施例は、更に、マル
チレベルスレッシュホールド電圧適用例とすることも可
能であり、その動作は上述したものと同一である。トラ
ンジスタ７０を使用するセル１０，５０，６０のプログ
ラミング（書込）、消去及び読取用の許容可能なバイア
ス条件範囲を夫々以下の表１０，１１，１２に示してあ
る。
使用するセル１０，５０，６０の実施例は、更に、マル
チレベルスレッシュホールド電圧適用例とすることも可
能であり、その動作は上述したものと同一である。トラ
ンジスタ７０を使用するセル１０，５０，６０のプログ
ラミング（書込）、消去及び読取用の許容可能なバイア
ス条件範囲を夫々以下の表１０，１１，１２に示してあ
る。
【００３９】
【表１０】
【００４０】
【表１１】
【００４１】
【表１２】
【００４２】上述した実施例の効果的な動作特性は、Ｎ
チャンネル単一ポリ非揮発性メモリセルを製造するため
に使用する従来のプロセスよりもより簡単なプロセスに
よってこのような実施例を製造することを可能としてい
る。セル１０の製造について、ＰＭＯＳ及びＮＭＯＳ周
辺トランジスタ（これらの周辺トランジスタは、例え
ば、アドレスデコーダ、電流検知器、選択トランジスタ
等として使用することが可能である）を有するより大型
のＣＭＯＳ構成体１００について以下に説明する。以下
の説明においてはツインウエル構成体においてセル１０
を製造する場合について説明するが、以下に説明するプ
ロセスは、セル１０をＮウエル構成体に形成することが
可能であるように容易に修正することが可能であること
に注意すべきである。更に、以下に説明するプロセス
は、単一のウエル又はツインウエル技術のいずれかを使
用してセル５０，６０又は７０を製造するために使用す
ることが可能であり、且つ記憶要素としてトランジスタ
７０を使用する実施例に対しても同様に適用可能であ
る。
チャンネル単一ポリ非揮発性メモリセルを製造するため
に使用する従来のプロセスよりもより簡単なプロセスに
よってこのような実施例を製造することを可能としてい
る。セル１０の製造について、ＰＭＯＳ及びＮＭＯＳ周
辺トランジスタ（これらの周辺トランジスタは、例え
ば、アドレスデコーダ、電流検知器、選択トランジスタ
等として使用することが可能である）を有するより大型
のＣＭＯＳ構成体１００について以下に説明する。以下
の説明においてはツインウエル構成体においてセル１０
を製造する場合について説明するが、以下に説明するプ
ロセスは、セル１０をＮウエル構成体に形成することが
可能であるように容易に修正することが可能であること
に注意すべきである。更に、以下に説明するプロセス
は、単一のウエル又はツインウエル技術のいずれかを使
用してセル５０，６０又は７０を製造するために使用す
ることが可能であり、且つ記憶要素としてトランジスタ
７０を使用する実施例に対しても同様に適用可能であ
る。
【００４３】次に、図１３を参照すると、構成体１００
は、従来の方法でＮウエル１０４及びＰウエル１０６を
形成したＰ型基板１０２を有している。Ｎウエル１０４
及びＰウエル１０６の固有抵抗及び厚さは、その中に形
成すべきデバイスの所望の特性に依存する。ＬＯＣＯＳ
プロセスを使用して後に形成されるトランジスタを互い
に電気的に分離させる分離領域を形成する。フィールド
酸化膜領域１０８は約７５００Åの厚さであり且つ犠牲
酸化物層（不図示）は約２４０Åの厚さであり、それら
は適宜の方法によって基板１０２の上表面上に形成す
る。
は、従来の方法でＮウエル１０４及びＰウエル１０６を
形成したＰ型基板１０２を有している。Ｎウエル１０４
及びＰウエル１０６の固有抵抗及び厚さは、その中に形
成すべきデバイスの所望の特性に依存する。ＬＯＣＯＳ
プロセスを使用して後に形成されるトランジスタを互い
に電気的に分離させる分離領域を形成する。フィールド
酸化膜領域１０８は約７５００Åの厚さであり且つ犠牲
酸化物層（不図示）は約２４０Åの厚さであり、それら
は適宜の方法によって基板１０２の上表面上に形成す
る。
【００４４】例えばホトレジスト等の適宜の方法（不図
示）によって構成体１００をマスクする。例えばＢＦ2
等のＰ型ドーパントを５０ｋｅＶのエネルギで且つ１Ｅ
１４イオン数／ｃｍ2 のドーズでＮウエル１０４内へイ
オン注入してセル１０に対する制御ゲートとして機能す
るＰ拡散領域３６を形成する（図２も参照）。次いで、
このマスクを除去する。
示）によって構成体１００をマスクする。例えばＢＦ2
等のＰ型ドーパントを５０ｋｅＶのエネルギで且つ１Ｅ
１４イオン数／ｃｍ2 のドーズでＮウエル１０４内へイ
オン注入してセル１０に対する制御ゲートとして機能す
るＰ拡散領域３６を形成する（図２も参照）。次いで、
このマスクを除去する。
【００４５】ポリシリコン層をフィールド酸化物領域１
０８及びゲート酸化膜１１０の上表面上に付着形成し且
つ選択的にエッチングして図１３に示したパターンを形
成する。部分１１４ａ及び１１６ａは夫々ＮＭＯＳ周辺
トランジスタ１１４及び１１６用のゲートとして機能
し、一方部分１１８ａ及び１２０ａは夫々ＰＭＯＳ周辺
トランジスタ１１８及び１２０用のゲートとして機能す
る。部分１２２は構成体１００内に形成したデバイス間
の相互接続体として機能することが可能である。部分２
６はセル１０のフローティングゲートとして機能する。
０８及びゲート酸化膜１１０の上表面上に付着形成し且
つ選択的にエッチングして図１３に示したパターンを形
成する。部分１１４ａ及び１１６ａは夫々ＮＭＯＳ周辺
トランジスタ１１４及び１１６用のゲートとして機能
し、一方部分１１８ａ及び１２０ａは夫々ＰＭＯＳ周辺
トランジスタ１１８及び１２０用のゲートとして機能す
る。部分１２２は構成体１００内に形成したデバイス間
の相互接続体として機能することが可能である。部分２
６はセル１０のフローティングゲートとして機能する。
【００４６】セル１０及び周辺トランジスタ１１４，１
１６，１１８，１２０用のスレッシュホールド電圧注入
及びチャンネルストップ注入のため及びフローティング
ゲート２６をセル１０の制御ゲート３６から分離させる
酸化物層４０及びトンネル酸化膜３４を形成するために
使用する処理ステップは、簡単化のために図面中には図
示しておらず本明細書においての説明は割愛する。好適
実施例においては、セル１０に対するスレッシュホール
ド電圧注入としては、砒素を１００ｋｅＶのエネルギで
且つ約２Ｅ１３イオン数／ｃｍ2 のドーズで注入するか
又は燐を５０ｋｅＶのエネルギで且つ２Ｅ１３イオン数
／ｃｍ2 のドーズで注入する。更に、公知の技術に従っ
てゲート酸化物層１１０を構成することも可能である。
然しながら、注意すべきことであるが、図３ａに関して
上述したように、トンネル酸化物層３４内にトンネル窓
を開口することは必要ではなく、その際にＮチャンネル
単一ポリＥＥＰＲＯＭセルを形成するために使用される
従来のプロセスと比較して少なくとも１つのマスキング
ステップを節約している。注意すべきことであるが、こ
れら記載した処理ステップは、ゲート１１４，１１６，
１１８，１２０、フローティングゲート２６及びコンタ
クト１２２を形成する前に実施すべきである。
１６，１１８，１２０用のスレッシュホールド電圧注入
及びチャンネルストップ注入のため及びフローティング
ゲート２６をセル１０の制御ゲート３６から分離させる
酸化物層４０及びトンネル酸化膜３４を形成するために
使用する処理ステップは、簡単化のために図面中には図
示しておらず本明細書においての説明は割愛する。好適
実施例においては、セル１０に対するスレッシュホール
ド電圧注入としては、砒素を１００ｋｅＶのエネルギで
且つ約２Ｅ１３イオン数／ｃｍ2 のドーズで注入するか
又は燐を５０ｋｅＶのエネルギで且つ２Ｅ１３イオン数
／ｃｍ2 のドーズで注入する。更に、公知の技術に従っ
てゲート酸化物層１１０を構成することも可能である。
然しながら、注意すべきことであるが、図３ａに関して
上述したように、トンネル酸化物層３４内にトンネル窓
を開口することは必要ではなく、その際にＮチャンネル
単一ポリＥＥＰＲＯＭセルを形成するために使用される
従来のプロセスと比較して少なくとも１つのマスキング
ステップを節約している。注意すべきことであるが、こ
れら記載した処理ステップは、ゲート１１４，１１６，
１１８，１２０、フローティングゲート２６及びコンタ
クト１２２を形成する前に実施すべきである。
【００４７】次に図１４を参照すると、ＰＭＯＳセル１
０及びＰＭＯＳトランジスタ１１８及び１２０をマスク
する（不図示）。例えば燐等のＮ型ドーパントを約４０
ｋｅＶのエネルギで且つ約３Ｅ１３イオン数／ｃｍ2 の
ドーズでＰウエル１０６内へ注入してＮ型領域１１４
ｂ，１１５ａ，１１６ｂを形成する。次いで、このマス
クを除去する。
０及びＰＭＯＳトランジスタ１１８及び１２０をマスク
する（不図示）。例えば燐等のＮ型ドーパントを約４０
ｋｅＶのエネルギで且つ約３Ｅ１３イオン数／ｃｍ2 の
ドーズでＰウエル１０６内へ注入してＮ型領域１１４
ｂ，１１５ａ，１１６ｂを形成する。次いで、このマス
クを除去する。
【００４８】次いでＮＭＯＳトランジスタ１１４及び１
１６をマスクし（不図示）且つ例えばＢＦ2 等のＰ型ド
ーパントを約６０ｋｅＶのエネルギで且つ約７Ｅ１２イ
オン数／ｃｍ2 のドーズでＮウエル１０４内へ注入して
Ｎ領域１１８ｂ，１１８ｃ，１２０ｂ，１２０ｃを形成
する。次いで、側壁酸化物スペーサ１２０を従来の方法
によって制御ゲート１１４，１１６，１１８，１２０、
層１２２及びフローティングゲート２６の側部上に形成
する。
１６をマスクし（不図示）且つ例えばＢＦ2 等のＰ型ド
ーパントを約６０ｋｅＶのエネルギで且つ約７Ｅ１２イ
オン数／ｃｍ2 のドーズでＮウエル１０４内へ注入して
Ｎ領域１１８ｂ，１１８ｃ，１２０ｂ，１２０ｃを形成
する。次いで、側壁酸化物スペーサ１２０を従来の方法
によって制御ゲート１１４，１１６，１１８，１２０、
層１２２及びフローティングゲート２６の側部上に形成
する。
【００４９】ＰＭＯＳセル１０及びＰＭＯＳ周辺トラン
ジスタ１１８及び１２０を再度マスクし、且つ、好適に
は砒素であるＮ型ドーパントを８０ｋｅＶのエネルギで
且つ６Ｅ１５イオン数／ｃｍ2 のドーズでＰウエル１０
６内へ注入して、図１３に示したように、Ｎ＋拡散領域
１１４ｃ，１１５ｂ，１１６ｃを形成する。Ｎ−／Ｎ＋
拡散領域１１４ｂ／１１４ｃはＮＭＯＳトランジスタ１
１４用のソースとして機能し、Ｎ−／Ｎ＋拡散領域１１
５ａ／１１５ｂはＮＭＯＳトランジスタ１１４用のドレ
イン及びＮＭＯＳトランジスタ１１６用のソースとして
機能し、且つＮ−／Ｎ＋拡散領域１１６ｂ／１１６ｃは
ＮＭＯＳトランジスタ１１６用のドレインとして機能す
る。次いで、このＰＭＯＳマスクを除去する。
ジスタ１１８及び１２０を再度マスクし、且つ、好適に
は砒素であるＮ型ドーパントを８０ｋｅＶのエネルギで
且つ６Ｅ１５イオン数／ｃｍ2 のドーズでＰウエル１０
６内へ注入して、図１３に示したように、Ｎ＋拡散領域
１１４ｃ，１１５ｂ，１１６ｃを形成する。Ｎ−／Ｎ＋
拡散領域１１４ｂ／１１４ｃはＮＭＯＳトランジスタ１
１４用のソースとして機能し、Ｎ−／Ｎ＋拡散領域１１
５ａ／１１５ｂはＮＭＯＳトランジスタ１１４用のドレ
イン及びＮＭＯＳトランジスタ１１６用のソースとして
機能し、且つＮ−／Ｎ＋拡散領域１１６ｂ／１１６ｃは
ＮＭＯＳトランジスタ１１６用のドレインとして機能す
る。次いで、このＰＭＯＳマスクを除去する。
【００５０】構成体１００を再度マスクし且つフローテ
ィングゲート２６のソース側及びドレイン側の側壁スペ
ーサ１２４（不図示）をディップ即ち浸漬させ且つ除去
する。このことは、爾後のドーピングステップにおい
て、セル１０のソース領域及びドレイン領域（図３Ａ）
が、Ｐ−／Ｐ＋拡散領域１１８ｃ／１１８ｅの軽度にド
ープしたドレイン（ＬＤＤ）構成と対比して、Ｐ＋拡散
構成のものであることを確保する。このマスクを除去し
た後に、ＮＭＯＳ周辺トランジスタ１１４及び１１６を
マスクし且つ好適にはＢＦ2 であるＰ型注入物を５０ｋ
ｅＶのエネルギで且つ２Ｅ１５イオン数／ｃｍ2 のドー
ズでＮウエ１０４内へ注入してＰ＋領域１１８ｄ，１１
８ｅ，１２０ｄ，１２０ｅ及びセル１０のＰ＋ソース領
域２０及びＰ＋ドレイン領域２２（図３参照）を形成す
る。Ｐ−／Ｐ＋拡散領域１１８ｂ／１１８ｄ及び１１８
ｃ／１１８ｅは夫々ＰＭＯＳトランジスタ１１８のソー
ス領域及びドレイン領域として機能し、一方Ｐ−／Ｐ＋
拡散領域１２０ｂ／１２０ｄ及び１２０ｃ／１２０ｅ
は、夫々、ＰＭＯＳトランジスタ１２０のソース領域及
びドレイン領域として機能する。
ィングゲート２６のソース側及びドレイン側の側壁スペ
ーサ１２４（不図示）をディップ即ち浸漬させ且つ除去
する。このことは、爾後のドーピングステップにおい
て、セル１０のソース領域及びドレイン領域（図３Ａ）
が、Ｐ−／Ｐ＋拡散領域１１８ｃ／１１８ｅの軽度にド
ープしたドレイン（ＬＤＤ）構成と対比して、Ｐ＋拡散
構成のものであることを確保する。このマスクを除去し
た後に、ＮＭＯＳ周辺トランジスタ１１４及び１１６を
マスクし且つ好適にはＢＦ2 であるＰ型注入物を５０ｋ
ｅＶのエネルギで且つ２Ｅ１５イオン数／ｃｍ2 のドー
ズでＮウエ１０４内へ注入してＰ＋領域１１８ｄ，１１
８ｅ，１２０ｄ，１２０ｅ及びセル１０のＰ＋ソース領
域２０及びＰ＋ドレイン領域２２（図３参照）を形成す
る。Ｐ−／Ｐ＋拡散領域１１８ｂ／１１８ｄ及び１１８
ｃ／１１８ｅは夫々ＰＭＯＳトランジスタ１１８のソー
ス領域及びドレイン領域として機能し、一方Ｐ−／Ｐ＋
拡散領域１２０ｂ／１２０ｄ及び１２０ｃ／１２０ｅ
は、夫々、ＰＭＯＳトランジスタ１２０のソース領域及
びドレイン領域として機能する。
【００５１】構成体１００のその他の部分は公知の製造
技術にしたがって完成することが可能である。
技術にしたがって完成することが可能である。
【００５２】図１３及び１４に関して上述したプロセス
は、Ｎ−チャンネル単一ポリメモリセルを製造する場合
に使用される従来のプロセスよりも必要とされるマスキ
ングステップの数はより少ない。セル１０のソース領域
及びドレイン領域はＰＭＯＳ周辺トランジスタ１１８及
び１２０のソース領域及びドレイン領域と同時的に形成
することが可能であるので、付加的なマスキングステッ
プが節約される。更に、前に説明したように、セル１０
の動作はそのドレイン／Ｎウエル接合を横断して高い電
圧を必要とすることはないので、Ｎチャンネル又はＰチ
ャンネルの高電圧注入は必要ではなく、それにより更に
マスキングステップが除去されることとなる。このよう
に、製造コストを減少させながらセル１０を製造するこ
とが可能である。
は、Ｎ−チャンネル単一ポリメモリセルを製造する場合
に使用される従来のプロセスよりも必要とされるマスキ
ングステップの数はより少ない。セル１０のソース領域
及びドレイン領域はＰＭＯＳ周辺トランジスタ１１８及
び１２０のソース領域及びドレイン領域と同時的に形成
することが可能であるので、付加的なマスキングステッ
プが節約される。更に、前に説明したように、セル１０
の動作はそのドレイン／Ｎウエル接合を横断して高い電
圧を必要とすることはないので、Ｎチャンネル又はＰチ
ャンネルの高電圧注入は必要ではなく、それにより更に
マスキングステップが除去されることとなる。このよう
に、製造コストを減少させながらセル１０を製造するこ
とが可能である。
【００５３】注意すべきことであるが、上述した製造プ
ロセスは、本発明の実施例に基づいてメモリ要素として
単一ポリトランジスタ７０を使用するメモリセルを構成
するために容易に適合させることが可能である。更に、
本発明の特定の実施例について説明したが、当業者にと
って明らかなように、本発明の範囲を逸脱することなし
に変更及び修正を行なうことが可能であり、従って、添
付の請求の範囲はこのような変更及び修正の全てを包含
すべきものである。特に、上述した本発明の利点を実現
しながらバイポーラトランジスタ及びＭＯＳトランジス
タの極性を逆にすることも可能である。
ロセスは、本発明の実施例に基づいてメモリ要素として
単一ポリトランジスタ７０を使用するメモリセルを構成
するために容易に適合させることが可能である。更に、
本発明の特定の実施例について説明したが、当業者にと
って明らかなように、本発明の範囲を逸脱することなし
に変更及び修正を行なうことが可能であり、従って、添
付の請求の範囲はこのような変更及び修正の全てを包含
すべきものである。特に、上述した本発明の利点を実現
しながらバイポーラトランジスタ及びＭＯＳトランジス
タの極性を逆にすることも可能である。
【００５４】本発明の更に別の実施例によれば、セル１
０の構成を修正し且つより低い消去電圧とすることを可
能とするために付加的な拡散領域を付加することが可能
である。セル２００及びセル１０に共通な構成要素には
適宜同一の参照番号を付してある。
０の構成を修正し且つより低い消去電圧とすることを可
能とするために付加的な拡散領域を付加することが可能
である。セル２００及びセル１０に共通な構成要素には
適宜同一の参照番号を付してある。
【００５５】図１５乃至２０を全体的に参照すると、セ
ル２００は、記憶（格納）トランジスタ２０２と、選択
トランジスタ２０４と、フィールド酸化膜領域ＯＸによ
って分離されている消去トランジスタ２０６とを有して
いる。Ｐ＋拡散領域２０８は記憶トランジスタ２０２用
のソースとして機能し、Ｐ＋拡散領域２１０は記憶トラ
ンジスタ２０２用のドレイン及び選択トランジスタ２０
４用のソースとして機能し、且つＰ＋拡散領域２１２は
選択トランジスタ２０４のドレインとして機能する（図
１８参照）。ビット線ＢＬがコンタクト２１３を介して
選択トランジスタ２０４のドレイン２１２へ結合してい
る。Ｐ＋拡散領域２１４及び２１６は、夫々、消去トラ
ンジスタ２０６のソース及びドレンとして機能する（図
２０参照）コンタクト２１７は、消去トランジスタ２０
６のドレイン２１６を消去線ＥＬへ結合させている。ポ
リシリコン層２１８は記憶トランジスタ２０２のフロー
ティングゲートとして機能し、且つポリシリコン層２２
０は選択トランジスタ２０４及び消去トランジスタ２０
６の両方に対するゲートとして機能する。バイアス電圧
をゲート２２０へ印加すると、選択トランジスタ２０４
のソース２１０とドレイン２１２との間に延在している
チャンネル２２２を向上させ且つ消去トランジスタ２０
６のソース２１４とドレイン２１６との間に延在してい
るチャンネル２２４を向上させる。
ル２００は、記憶（格納）トランジスタ２０２と、選択
トランジスタ２０４と、フィールド酸化膜領域ＯＸによ
って分離されている消去トランジスタ２０６とを有して
いる。Ｐ＋拡散領域２０８は記憶トランジスタ２０２用
のソースとして機能し、Ｐ＋拡散領域２１０は記憶トラ
ンジスタ２０２用のドレイン及び選択トランジスタ２０
４用のソースとして機能し、且つＰ＋拡散領域２１２は
選択トランジスタ２０４のドレインとして機能する（図
１８参照）。ビット線ＢＬがコンタクト２１３を介して
選択トランジスタ２０４のドレイン２１２へ結合してい
る。Ｐ＋拡散領域２１４及び２１６は、夫々、消去トラ
ンジスタ２０６のソース及びドレンとして機能する（図
２０参照）コンタクト２１７は、消去トランジスタ２０
６のドレイン２１６を消去線ＥＬへ結合させている。ポ
リシリコン層２１８は記憶トランジスタ２０２のフロー
ティングゲートとして機能し、且つポリシリコン層２２
０は選択トランジスタ２０４及び消去トランジスタ２０
６の両方に対するゲートとして機能する。バイアス電圧
をゲート２２０へ印加すると、選択トランジスタ２０４
のソース２１０とドレイン２１２との間に延在している
チャンネル２２２を向上させ且つ消去トランジスタ２０
６のソース２１４とドレイン２１６との間に延在してい
るチャンネル２２４を向上させる。
【００５６】Ｐ型埋込拡散層２２６は、記憶トランジス
タ２０２の制御ゲートとして機能し、且つその中にＰ＋
コンタクト領域２２８が形成されている（図１５及び１
７参照）。約８０乃至３５０Åの間の厚さである酸化物
２２９が制御ゲート２２６とフローティングゲート２１
８との間に設けられている。絶縁層２３０及び酸化物２
２９内の開口は、Ｐ＋コンタクト領域２２８を介して埋
込制御ゲート２２６と電気的コンタクト（接触）を形成
することを可能としている。トンネル酸化物層２３４
は、好適には、８０乃至１３０Åの間の厚さであり、フ
ローティングゲート２１８とＰ型拡散領域２１５との間
に設けられており、それは消去ゲートとして機能して、
フローティングゲート２１８からＰ型拡散領域２１５へ
の電子のトンネル動作を容易とさせている。ある実施例
においては、トンネル酸化物層２３４はフローティング
ゲート２１８とＰ＋拡散領域２１４の一部との間に延在
しており、フローティングゲート２１８からＰ＋拡散領
域２１４の一部への電子のトンネル動作を容易とさせて
いる。フローティングゲート２１８及び制御ゲート２２
６は従来のＮチャンネルＥＥＰＲＯＭセルの場合と同一
の態様でＭＯＳコンデンサを形成している。然しなが
ら、注意すべきことであるが、従来のＮチャンネル単一
ポリメモリセルと異なり、セル２００のトンネル酸化物
層２３４内にはトンネル窓を開口させることは必要では
ない。
タ２０２の制御ゲートとして機能し、且つその中にＰ＋
コンタクト領域２２８が形成されている（図１５及び１
７参照）。約８０乃至３５０Åの間の厚さである酸化物
２２９が制御ゲート２２６とフローティングゲート２１
８との間に設けられている。絶縁層２３０及び酸化物２
２９内の開口は、Ｐ＋コンタクト領域２２８を介して埋
込制御ゲート２２６と電気的コンタクト（接触）を形成
することを可能としている。トンネル酸化物層２３４
は、好適には、８０乃至１３０Åの間の厚さであり、フ
ローティングゲート２１８とＰ型拡散領域２１５との間
に設けられており、それは消去ゲートとして機能して、
フローティングゲート２１８からＰ型拡散領域２１５へ
の電子のトンネル動作を容易とさせている。ある実施例
においては、トンネル酸化物層２３４はフローティング
ゲート２１８とＰ＋拡散領域２１４の一部との間に延在
しており、フローティングゲート２１８からＰ＋拡散領
域２１４の一部への電子のトンネル動作を容易とさせて
いる。フローティングゲート２１８及び制御ゲート２２
６は従来のＮチャンネルＥＥＰＲＯＭセルの場合と同一
の態様でＭＯＳコンデンサを形成している。然しなが
ら、注意すべきことであるが、従来のＮチャンネル単一
ポリメモリセルと異なり、セル２００のトンネル酸化物
層２３４内にはトンネル窓を開口させることは必要では
ない。
【００５７】セル２００はそれがプログラムされていな
い状態においては、約−４．５Ｖに等しいスレッシュホ
ールド電圧Ｖt を有している。セル２００をプログラム
即ち書込を行なうためには、ビット線ＢＬ及び選択ゲー
ト２２０を接地し、一方記憶トランジスタ２０２のソー
ス２０８、Ｎウエル１２、及び消去線ＥＬ（それは、消
去トランジスタ２０６のドレイン２１６へ結合されてい
る）を約７Ｖに保持する。０から約１２Ｖへランプ、即
ち所定の勾配で上昇するプログラム電圧がＰ＋コンタク
ト領域２２８を介して制御ゲート２２６へ結合される。
制御ゲート２２６上の結果的に得られる電圧の一部がフ
ローティングゲート２１８に対して容量的に結合され
る。好適実施例においては、制御ゲート２２６の０から
１２Ｖへの電圧のランプ動作の結果、約７．５Ｖがフロ
ーティングゲート２１８に対して結合される。注意すべ
きことであるが、その様にしてフローティングゲート２
１８へ結合される電圧の精密な大きさは、制御ゲート２
２６とフローティングゲート２１８との間の結合比に依
存する。
い状態においては、約−４．５Ｖに等しいスレッシュホ
ールド電圧Ｖt を有している。セル２００をプログラム
即ち書込を行なうためには、ビット線ＢＬ及び選択ゲー
ト２２０を接地し、一方記憶トランジスタ２０２のソー
ス２０８、Ｎウエル１２、及び消去線ＥＬ（それは、消
去トランジスタ２０６のドレイン２１６へ結合されてい
る）を約７Ｖに保持する。０から約１２Ｖへランプ、即
ち所定の勾配で上昇するプログラム電圧がＰ＋コンタク
ト領域２２８を介して制御ゲート２２６へ結合される。
制御ゲート２２６上の結果的に得られる電圧の一部がフ
ローティングゲート２１８に対して容量的に結合され
る。好適実施例においては、制御ゲート２２６の０から
１２Ｖへの電圧のランプ動作の結果、約７．５Ｖがフロ
ーティングゲート２１８に対して結合される。注意すべ
きことであるが、その様にしてフローティングゲート２
１８へ結合される電圧の精密な大きさは、制御ゲート２
２６とフローティングゲート２１８との間の結合比に依
存する。
【００５８】上述した電圧を印加すると、正に帯電され
たホールがチャンネル２３２を横断してソース２０８か
らドレイン２１０へ加速される。これらのホールはドレ
イン２１０近傍の空乏領域内の電子と衝突しその際に高
エネルギ電子を発生させ、それは正に帯電されているフ
ローティングゲート２１８へ吸引され、空乏領域からフ
ローティングゲート２１８内へ注入される。その結果フ
ローティングゲート２１８上に発生する負の電荷はチャ
ンネル領域２３２を空乏状態とさせ且つセル２００を強
制的に深いデプリション即ち空乏状態とさせる。このよ
うにプログラム即ち書込が行なわれるとセルは約１Ｖに
等しいＶt を有する。ある実施例においては、電流制限
用装置（不図示）がビット線ＢＬへ結合されており、プ
ログラミング電流が約１００μＡを超えることを防止
し、その際にプログラミング即ち書込期間中における電
力消費を制限する。
たホールがチャンネル２３２を横断してソース２０８か
らドレイン２１０へ加速される。これらのホールはドレ
イン２１０近傍の空乏領域内の電子と衝突しその際に高
エネルギ電子を発生させ、それは正に帯電されているフ
ローティングゲート２１８へ吸引され、空乏領域からフ
ローティングゲート２１８内へ注入される。その結果フ
ローティングゲート２１８上に発生する負の電荷はチャ
ンネル領域２３２を空乏状態とさせ且つセル２００を強
制的に深いデプリション即ち空乏状態とさせる。このよ
うにプログラム即ち書込が行なわれるとセルは約１Ｖに
等しいＶt を有する。ある実施例においては、電流制限
用装置（不図示）がビット線ＢＬへ結合されており、プ
ログラミング電流が約１００μＡを超えることを防止
し、その際にプログラミング即ち書込期間中における電
力消費を制限する。
【００５９】セル２００は、選択ゲート２００、ビット
線ＢＬ及び記憶トランジスタ２０２のソース２０８を接
地させ、一方約８Ｖを消去線ＥＬへ印加させ且つ約−８
Ｖを制御ゲート２２６へ印加させることによって消去さ
れる。Ｎ−ウエル１２は、消去期間中に、約接地電圧か
又はフローティング電圧に維持される。この電気的バイ
アス条件は、電子をフローティングゲート２１８からト
ンネル酸化物層２３４を介して消去ゲート２１５及びＰ
＋拡散領域２１４の一部の中へトンネル動作させ、その
際に記憶トランジスタ２０２のスレッシュホールド電圧
を約−４Ｖのその通常の消去された状態の値へ復帰させ
る。注意すべきことであるが、消去動作期間中に、電子
はフローティングゲート２１８から記憶トランジスタ２
０２のチャンネル２３２、ソース２０８又はドレイン２
１０内へトンネル動作することはない。
線ＢＬ及び記憶トランジスタ２０２のソース２０８を接
地させ、一方約８Ｖを消去線ＥＬへ印加させ且つ約−８
Ｖを制御ゲート２２６へ印加させることによって消去さ
れる。Ｎ−ウエル１２は、消去期間中に、約接地電圧か
又はフローティング電圧に維持される。この電気的バイ
アス条件は、電子をフローティングゲート２１８からト
ンネル酸化物層２３４を介して消去ゲート２１５及びＰ
＋拡散領域２１４の一部の中へトンネル動作させ、その
際に記憶トランジスタ２０２のスレッシュホールド電圧
を約−４Ｖのその通常の消去された状態の値へ復帰させ
る。注意すべきことであるが、消去動作期間中に、電子
はフローティングゲート２１８から記憶トランジスタ２
０２のチャンネル２３２、ソース２０８又はドレイン２
１０内へトンネル動作することはない。
【００６０】上述した態様でフローティングゲート２１
８を消去することにより、より低い消去電圧とすること
を可能とし、且つセル２００がより高い読取電流を取り
扱うことを可能とし、その際に以下に説明するように、
セル２００の寸法を不所望に増加させることなしにより
高速で動作させることを可能としている。メモリセルに
よって実現可能な読取電流の大きさは、チャンネル領域
の幅を増加させることによって増加させることが可能で
あることは公知である。単一ポリメモリセルにおいて、
埋込制御ゲートへ印加される電圧とフローティングゲー
トへ結合される電圧との間の比（即ち結合比）はＣ2 ／
（Ｃ1 ＋Ｃ2 ）に等しく、尚Ｃ1 はチャンネル領域の容
量であり且つＣ2 は埋込制御ゲートの容量である。従っ
て、チャンネル領域の幅を増加させ、従ってチャンネル
領域の容量を増加させると、結合比を不所望に減少さ
せ、そのことは、十分なプログラム電圧をフローティン
グゲートへ結合させるためには制御ゲートへより高い電
圧を印加させることを必要とする。結合比における減少
は表面積従って制御ゲートの容量を増加させることによ
ってオフセットさせることが可能であるが、上述した結
合比におけるわずかな増加であっても制御ゲートの表面
積を著しく増加させることを必要とし、その際にメモリ
セルの寸法を不所望に増加させることとなる。
８を消去することにより、より低い消去電圧とすること
を可能とし、且つセル２００がより高い読取電流を取り
扱うことを可能とし、その際に以下に説明するように、
セル２００の寸法を不所望に増加させることなしにより
高速で動作させることを可能としている。メモリセルに
よって実現可能な読取電流の大きさは、チャンネル領域
の幅を増加させることによって増加させることが可能で
あることは公知である。単一ポリメモリセルにおいて、
埋込制御ゲートへ印加される電圧とフローティングゲー
トへ結合される電圧との間の比（即ち結合比）はＣ2 ／
（Ｃ1 ＋Ｃ2 ）に等しく、尚Ｃ1 はチャンネル領域の容
量であり且つＣ2 は埋込制御ゲートの容量である。従っ
て、チャンネル領域の幅を増加させ、従ってチャンネル
領域の容量を増加させると、結合比を不所望に減少さ
せ、そのことは、十分なプログラム電圧をフローティン
グゲートへ結合させるためには制御ゲートへより高い電
圧を印加させることを必要とする。結合比における減少
は表面積従って制御ゲートの容量を増加させることによ
ってオフセットさせることが可能であるが、上述した結
合比におけるわずかな増加であっても制御ゲートの表面
積を著しく増加させることを必要とし、その際にメモリ
セルの寸法を不所望に増加させることとなる。
【００６１】セル２００の上述した消去動作はこのトレ
ードオフ（利益衡量）を容易とさせる。チャンネル領域
２３２を接地することにより、チャンネル領域２３２は
最小の容量を有するものとなり、一方消去ゲート２１５
へ印加される正のバイアスは、消去ゲート２１５が容量
Ｃ3 を有することとなる。バイアス条件が与えられた場
合、消去動作期間中のセル２００の結合比はＣ2 ／（Ｃ
2 ＋Ｃ3 ）である。従って、消去ゲート２１５の幅を最
小とさせることにより、この結合比は消去動作期間中に
最大とさせることが可能である。従って、セル２００に
おいて消去ゲート２１５を使用することにより、セル２
００の寸法を不所望に増加させ及び／又はより高い消去
電圧を必要とすることなしに、読取速度を増加させるこ
とが可能である。
ードオフ（利益衡量）を容易とさせる。チャンネル領域
２３２を接地することにより、チャンネル領域２３２は
最小の容量を有するものとなり、一方消去ゲート２１５
へ印加される正のバイアスは、消去ゲート２１５が容量
Ｃ3 を有することとなる。バイアス条件が与えられた場
合、消去動作期間中のセル２００の結合比はＣ2 ／（Ｃ
2 ＋Ｃ3 ）である。従って、消去ゲート２１５の幅を最
小とさせることにより、この結合比は消去動作期間中に
最大とさせることが可能である。従って、セル２００に
おいて消去ゲート２１５を使用することにより、セル２
００の寸法を不所望に増加させ及び／又はより高い消去
電圧を必要とすることなしに、読取速度を増加させるこ
とが可能である。
【００６２】セル２００を読取る場合には、選択ゲート
２２０を接地した状態で、ソース２０８及びＮウエル１
２をＶccとさせる。制御ゲート２２６は約Ｖcc−２Ｖの
電圧に保持し、且つ約Ｖcc−２Ｖの読取電圧をビット線
ＢＬへ印加させる。セル２００は、それがプログラムさ
れている場合にのみ、即ちフローティングゲート２１８
内に負の電荷が格納されている場合にのみ、チャンネル
電流を導通させる。従って、フローティングゲート２１
８が負に帯電されている場合にのみ読取電流はセル２０
０を介して流れるので、プログラムされているセル２０
０は従来のＮチャンネルＥＥＰＲＯＭ又はフラッシュセ
ルの特性である読取擾乱問題をこうむることはない。セ
ル２００が消去された状態にある場合には、フローティ
ングゲート２１８上の電圧は常にドレイン２１０上の電
圧よりも低い。このように、セル２００は消去された状
態にある場合には読取擾乱問題を発生することはない。
２２０を接地した状態で、ソース２０８及びＮウエル１
２をＶccとさせる。制御ゲート２２６は約Ｖcc−２Ｖの
電圧に保持し、且つ約Ｖcc−２Ｖの読取電圧をビット線
ＢＬへ印加させる。セル２００は、それがプログラムさ
れている場合にのみ、即ちフローティングゲート２１８
内に負の電荷が格納されている場合にのみ、チャンネル
電流を導通させる。従って、フローティングゲート２１
８が負に帯電されている場合にのみ読取電流はセル２０
０を介して流れるので、プログラムされているセル２０
０は従来のＮチャンネルＥＥＰＲＯＭ又はフラッシュセ
ルの特性である読取擾乱問題をこうむることはない。セ
ル２００が消去された状態にある場合には、フローティ
ングゲート２１８上の電圧は常にドレイン２１０上の電
圧よりも低い。このように、セル２００は消去された状
態にある場合には読取擾乱問題を発生することはない。
【００６３】セル２００に対する上述した読取、消去及
びプログラミング（書込）用のバイアス条件に対する許
容可能な範囲を以下の表１３に示してある。
びプログラミング（書込）用のバイアス条件に対する許
容可能な範囲を以下の表１３に示してある。
【００６４】
【表１３】
【００６５】注意すべきことであるが、ホットエレクト
ロン注入によってプログラム即ち書込され且つ電子のト
ンネル動作によって消去されるＰチャンネルメモリセル
構成体を使用して実現されるセル１０に関して上述した
利点は図１５乃至２０に示した実施例に対しても等しく
適用可能である。
ロン注入によってプログラム即ち書込され且つ電子のト
ンネル動作によって消去されるＰチャンネルメモリセル
構成体を使用して実現されるセル１０に関して上述した
利点は図１５乃至２０に示した実施例に対しても等しく
適用可能である。
【００６６】本発明の更に別の実施例によれば、ＰＭＯ
Ｓ単一ポリ非揮発性メモリセルは、その活性領域の一部
において、メモリセル用の消去ゲートとして機能する拡
散領域を有している。次に、図２１、２２Ａ及び２３を
参照すると、Ｐ型基板３１４内に設けられているＮウエ
ル３１２内にＰチャンネル単一ポリセル３１０が形成さ
れており、それはＰチャンネル格納（記憶）トランジス
タ３１６及びＰチャンネル選択トランジスタ３１８を有
している。以下の説明においては、同一の構成要素に対
しては同一の符号を付してある。幾つかの実施例におい
ては、Ｎウエル３１２は約７００乃至１２００Ω／□の
シート抵抗を有しており、且つＰ型基板１４は約５乃至
１００Ω・ｃｍの固有抵抗を有している。Ｐ＋拡散領域
３２０は格納（記憶）トランジスタ３１６用のソースと
して機能し、Ｐ＋拡散領域３２２は格納（記憶）トラン
ジスタ３１６用のドレイン及び選択トランジスタ３１８
用のソースの両方として機能し、且つＰ＋拡散領域３２
４は選択トランジスタ３１８用のドレインとして機能す
る。ポリシリコンゲート３２６及び３２８は、夫々、セ
ル３１０のフローティングゲート及び選択ゲートとして
機能する。フィールド酸化膜領域３２９はセル３１０の
活性領域を画定する。
Ｓ単一ポリ非揮発性メモリセルは、その活性領域の一部
において、メモリセル用の消去ゲートとして機能する拡
散領域を有している。次に、図２１、２２Ａ及び２３を
参照すると、Ｐ型基板３１４内に設けられているＮウエ
ル３１２内にＰチャンネル単一ポリセル３１０が形成さ
れており、それはＰチャンネル格納（記憶）トランジス
タ３１６及びＰチャンネル選択トランジスタ３１８を有
している。以下の説明においては、同一の構成要素に対
しては同一の符号を付してある。幾つかの実施例におい
ては、Ｎウエル３１２は約７００乃至１２００Ω／□の
シート抵抗を有しており、且つＰ型基板１４は約５乃至
１００Ω・ｃｍの固有抵抗を有している。Ｐ＋拡散領域
３２０は格納（記憶）トランジスタ３１６用のソースと
して機能し、Ｐ＋拡散領域３２２は格納（記憶）トラン
ジスタ３１６用のドレイン及び選択トランジスタ３１８
用のソースの両方として機能し、且つＰ＋拡散領域３２
４は選択トランジスタ３１８用のドレインとして機能す
る。ポリシリコンゲート３２６及び３２８は、夫々、セ
ル３１０のフローティングゲート及び選択ゲートとして
機能する。フィールド酸化膜領域３２９はセル３１０の
活性領域を画定する。
【００６７】格納（記憶）トランジスタ３１６は、Ｎウ
エル３１２内に形成したＰ型拡散領域３３０を有してお
り、その場合に、幾つの実施例においては、Ｐ型拡散領
域３３０は約１００乃至５００Ω／□のシート抵抗を有
している。幾つかの実施例においては約１００乃至３０
０Ω／□のシート抵抗を有するＮ型拡散領域３３２はＰ
型拡散領域３３０内に形成されており且つ格納（記憶）
トランジスタ３１６用の制御ゲートとして機能する。制
御ゲート３３２内に形成したＮ＋コンタクト領域３３４
は、電圧を制御ゲート３３２へ結合することを可能とす
る。約７０乃至１００Åの厚さのトンネル酸化物層（簡
単化のために図示していない）がＮウエル３１２とフロ
ーティングゲート３２６との間に設けられている。
エル３１２内に形成したＰ型拡散領域３３０を有してお
り、その場合に、幾つの実施例においては、Ｐ型拡散領
域３３０は約１００乃至５００Ω／□のシート抵抗を有
している。幾つかの実施例においては約１００乃至３０
０Ω／□のシート抵抗を有するＮ型拡散領域３３２はＰ
型拡散領域３３０内に形成されており且つ格納（記憶）
トランジスタ３１６用の制御ゲートとして機能する。制
御ゲート３３２内に形成したＮ＋コンタクト領域３３４
は、電圧を制御ゲート３３２へ結合することを可能とす
る。約７０乃至１００Åの厚さのトンネル酸化物層（簡
単化のために図示していない）がＮウエル３１２とフロ
ーティングゲート３２６との間に設けられている。
【００６８】セル３１０をプログラムするため、即ち格
納（記憶）トランジスタ３１６のフローティングゲート
３２６を充電させるためには、格納（記憶）トランジス
タ３１６のドレイン３２２へ約−６．５Ｖを印加した状
態で、Ｎウエル３１２を約接地電圧に保持する。ソース
３２０をフローティングすることを可能とした状態で、
約１０Ｖをコンタクト３３４を介して制御ゲート３３２
へ供給する。制御ゲート３３２とフローティングゲート
３２６との間の結合比は約５０％である。従って、フロ
ーティングゲート３２６上には約５Ｖが表われる。フロ
ーティングゲート３２６とドレイン３２２との間の電圧
差がドレイン３２２からフローティングゲート３２６へ
の電子のファウラ−ノルトハイム（Ｆｏｗｌｅｒ−Ｎｏ
ｒｄｈｅｉｍ）トンネル動作を誘発させ、更に、Ｐ＋ド
レイン３２２に近接したチャンネル領域の一部からフロ
ーティングゲート２６内への電子のバンド対バンドのト
ンネル動作によって誘発される注入を発生させ、その際
にフローティングゲート３２６を充電し且つ格納（記
憶）トランジスタ３１６のスレッシュホールド電圧を増
加させる。
納（記憶）トランジスタ３１６のフローティングゲート
３２６を充電させるためには、格納（記憶）トランジス
タ３１６のドレイン３２２へ約−６．５Ｖを印加した状
態で、Ｎウエル３１２を約接地電圧に保持する。ソース
３２０をフローティングすることを可能とした状態で、
約１０Ｖをコンタクト３３４を介して制御ゲート３３２
へ供給する。制御ゲート３３２とフローティングゲート
３２６との間の結合比は約５０％である。従って、フロ
ーティングゲート３２６上には約５Ｖが表われる。フロ
ーティングゲート３２６とドレイン３２２との間の電圧
差がドレイン３２２からフローティングゲート３２６へ
の電子のファウラ−ノルトハイム（Ｆｏｗｌｅｒ−Ｎｏ
ｒｄｈｅｉｍ）トンネル動作を誘発させ、更に、Ｐ＋ド
レイン３２２に近接したチャンネル領域の一部からフロ
ーティングゲート２６内への電子のバンド対バンドのト
ンネル動作によって誘発される注入を発生させ、その際
にフローティングゲート３２６を充電し且つ格納（記
憶）トランジスタ３１６のスレッシュホールド電圧を増
加させる。
【００６９】注意すべきことであるが、Ｐ型拡散領域３
３０とＮウエル３１２とによって形成されるＰ／Ｎ接合
は、拡散領域３３０が約０．５Ｖにあるようにプログラ
ミング期間中に順方向バイアスされる。このように、Ｐ
型拡散領域３３０はプログラミング動作期間中にＮウエ
ル３１２と制御ゲート３３２との間に電気的分離を与
え、その際に制御ゲート３３２が約１０Ｖにある間にＮ
ウエル３１２を接地電圧にあることを可能とする。更
に、Ｎウエル３１２はプログラミング期間中に約接地電
圧に保持することが可能であるので、Ｎウエル３１２と
Ｐ＋ドレイン３２２との間の接合は約６．５Ｖの電圧差
を維持することが必要であるに過ぎない。このことは、
ドレイン接合に対してウエルを典型的に１５Ｖ以上を維
持することが必要とされる従来の単一ポリメモリセルと
比較して顕著な点である。Ｎウエル３１２とＰ＋ドレイ
ン３２２との間の接合電圧を最小とすることは、不所望
な接合ブレークダウン条件を発生させる危険性なしに、
メモリアレイに関連する論理回路の製造において典型的
に使用される単一ポリプロセス内にセル３１０の製造を
容易に組込むことを可能としている。
３０とＮウエル３１２とによって形成されるＰ／Ｎ接合
は、拡散領域３３０が約０．５Ｖにあるようにプログラ
ミング期間中に順方向バイアスされる。このように、Ｐ
型拡散領域３３０はプログラミング動作期間中にＮウエ
ル３１２と制御ゲート３３２との間に電気的分離を与
え、その際に制御ゲート３３２が約１０Ｖにある間にＮ
ウエル３１２を接地電圧にあることを可能とする。更
に、Ｎウエル３１２はプログラミング期間中に約接地電
圧に保持することが可能であるので、Ｎウエル３１２と
Ｐ＋ドレイン３２２との間の接合は約６．５Ｖの電圧差
を維持することが必要であるに過ぎない。このことは、
ドレイン接合に対してウエルを典型的に１５Ｖ以上を維
持することが必要とされる従来の単一ポリメモリセルと
比較して顕著な点である。Ｎウエル３１２とＰ＋ドレイ
ン３２２との間の接合電圧を最小とすることは、不所望
な接合ブレークダウン条件を発生させる危険性なしに、
メモリアレイに関連する論理回路の製造において典型的
に使用される単一ポリプロセス内にセル３１０の製造を
容易に組込むことを可能としている。
【００７０】セル３１０は、更に、Ｐ型拡散領域３４０
内に形成されているＮ型拡散領域３３６を有しており、
その場合に、Ｎ型拡散領域３３６はセル３１０に対する
消去ゲートとして機能する。幾つかの実施例において
は、消去ゲート３３６は約１００乃至３００Ω／□のシ
ート抵抗を有しており、且つＰ型拡散領域３４０は約１
００乃至５００Ω／□のシート抵抗を有している。Ｐ型
拡散領域３４０は、以下に説明するように、消去ゲート
３３６をＮウエル３１２から電気的に分離させている。
注意すべきことであるが、その他の実施例においては、
本発明の技術的範囲を逸脱することなしに、消去ゲート
３３６及び制御ゲート３３２の導電型を上述したものと
反対のものとすることが可能である。約７０乃至１００
Åの厚さのトンネル酸化物層（不図示）がフローティン
グゲート３２６と消去ゲート３３６との間に設けられて
いる。
内に形成されているＮ型拡散領域３３６を有しており、
その場合に、Ｎ型拡散領域３３６はセル３１０に対する
消去ゲートとして機能する。幾つかの実施例において
は、消去ゲート３３６は約１００乃至３００Ω／□のシ
ート抵抗を有しており、且つＰ型拡散領域３４０は約１
００乃至５００Ω／□のシート抵抗を有している。Ｐ型
拡散領域３４０は、以下に説明するように、消去ゲート
３３６をＮウエル３１２から電気的に分離させている。
注意すべきことであるが、その他の実施例においては、
本発明の技術的範囲を逸脱することなしに、消去ゲート
３３６及び制御ゲート３３２の導電型を上述したものと
反対のものとすることが可能である。約７０乃至１００
Åの厚さのトンネル酸化物層（不図示）がフローティン
グゲート３２６と消去ゲート３３６との間に設けられて
いる。
【００７１】格納（記憶）トランジスタ３１６を消去さ
せるために、コンタクト３３４を介して約−６．５Ｖを
制御ゲート３３２へ結合させる。Ｐ型拡散領域３３０及
び制御ゲート３３２によって形成されているＰ／Ｎ接合
は順方向バイアスされ、その場合にＰ型拡散領域３３０
上には約−５．９Ｖが表われる。約−４．０ＶがＰ型拡
散領域３３０及び制御ゲート３３２からフローティング
ゲート３２６へ結合される。ソース３２０はフローティ
ング電圧に保持され且つＮウエル３１２は接地される。
約８Ｖが消去ゲート３３６へ印加される。これらの電圧
条件はフローティングゲート３２６から消去ゲート３３
６への電子のトンネル動作を容易とさせる。消去期間中
に、約０．５ＶをＰ型拡散領域３４０へ結合させ、その
際にＰ型拡散領域３４０及び消去ゲート３３６によって
形成されているＰ／Ｎ接合を逆バイアスさせる。このよ
うに、Ｐ型拡散領域３４０は消去ゲート３３６をＮウエ
ル３１２から分離し且つ消去ゲート３３０からそれを横
断してＮウエル３１２へ電流が流れることを防止する。
せるために、コンタクト３３４を介して約−６．５Ｖを
制御ゲート３３２へ結合させる。Ｐ型拡散領域３３０及
び制御ゲート３３２によって形成されているＰ／Ｎ接合
は順方向バイアスされ、その場合にＰ型拡散領域３３０
上には約−５．９Ｖが表われる。約−４．０ＶがＰ型拡
散領域３３０及び制御ゲート３３２からフローティング
ゲート３２６へ結合される。ソース３２０はフローティ
ング電圧に保持され且つＮウエル３１２は接地される。
約８Ｖが消去ゲート３３６へ印加される。これらの電圧
条件はフローティングゲート３２６から消去ゲート３３
６への電子のトンネル動作を容易とさせる。消去期間中
に、約０．５ＶをＰ型拡散領域３４０へ結合させ、その
際にＰ型拡散領域３４０及び消去ゲート３３６によって
形成されているＰ／Ｎ接合を逆バイアスさせる。このよ
うに、Ｐ型拡散領域３４０は消去ゲート３３６をＮウエ
ル３１２から分離し且つ消去ゲート３３０からそれを横
断してＮウエル３１２へ電流が流れることを防止する。
【００７２】従って、Ｐ型拡散領域３４０によって与え
られる電気的分離は、不所望な電流が消去ゲート３３６
からＮウエル３１２へ流れることなしに、消去期間中に
Ｎウエル３１２を接地電圧にとどまることを可能として
いる。従って、消去期間中にＮウエル３１２とＰ＋ドレ
イン３２２との間の電圧差を最小とすることによって、
セル３１０は、セル３１０に対する関連する論理回路を
構成する場合に使用されるのと同一の処理の流れを製造
することが可能である。従って、セル３１０及びそれと
関連する論理回路は同一のチップ上に容易に製造するこ
とが可能であり、その際に時間、費用及びスペースを節
約している。
られる電気的分離は、不所望な電流が消去ゲート３３６
からＮウエル３１２へ流れることなしに、消去期間中に
Ｎウエル３１２を接地電圧にとどまることを可能として
いる。従って、消去期間中にＮウエル３１２とＰ＋ドレ
イン３２２との間の電圧差を最小とすることによって、
セル３１０は、セル３１０に対する関連する論理回路を
構成する場合に使用されるのと同一の処理の流れを製造
することが可能である。従って、セル３１０及びそれと
関連する論理回路は同一のチップ上に容易に製造するこ
とが可能であり、その際に時間、費用及びスペースを節
約している。
【００７３】上述したように、セル３１０は消去動作用
にファウラ−ノルトハイムトンネル動作を利用しており
且つプログラミング即ち書込動作のためにファウラ−ノ
ルトハイムトンネル動作及びホットエレクトロン注入の
組合わせを利用している。その結果、セル３１０は比較
的低いプログラミング（書込）及び消去電圧（夫々、１
０Ｖ及び８Ｖ）を必要とするに過ぎず、従ってプログラ
ミング（書込）動作及び消去動作期間中に殆どパワーを
消費することはない。
にファウラ−ノルトハイムトンネル動作を利用しており
且つプログラミング即ち書込動作のためにファウラ−ノ
ルトハイムトンネル動作及びホットエレクトロン注入の
組合わせを利用している。その結果、セル３１０は比較
的低いプログラミング（書込）及び消去電圧（夫々、１
０Ｖ及び８Ｖ）を必要とするに過ぎず、従ってプログラ
ミング（書込）動作及び消去動作期間中に殆どパワーを
消費することはない。
【００７４】セル３１０は、約０．７Ｖを選択トランジ
スタ３１８のＰ＋ドレイン３２４（即ち、ビット線）に
印加し且つ約３Ｖを制御ゲート３３２、Ｐ＋ソース２０
及びＮウエル１２へ印加することによって読取ることが
可能である。消去ゲート３６はフローティング状態であ
るか又は約３Ｖに保持することが可能である。注意すべ
きことであるが、セル３１０は、プログラムされている
場合にのみ、即ちフローティングゲート３２６に負の電
荷が格納されている場合にのみ、読取電流を導通させ
る。従って、読取電流は、フローティングゲート３２６
が負に帯電されている場合にのみセル３１０を介して流
れるので、プログラムされているセル１０は、例えばフ
ラッシュ及びＥＥＰＲＯＭ等の従来のＮチャンネルメモ
リセルの特性である読取擾乱問題をこうむることはな
い。セル３１０が消去状態にある場合には、フローティ
ングゲート３２６上の電圧は常にドレイン３２２上の電
圧よりも低い。このように、セル３１０は消去状態にあ
る場合には読取擾乱問題を発生することはない。以下の
表１４は、セル３１０のプログラミング（書込）、消去
及び読取に対する電圧条件を要約したものである。
スタ３１８のＰ＋ドレイン３２４（即ち、ビット線）に
印加し且つ約３Ｖを制御ゲート３３２、Ｐ＋ソース２０
及びＮウエル１２へ印加することによって読取ることが
可能である。消去ゲート３６はフローティング状態であ
るか又は約３Ｖに保持することが可能である。注意すべ
きことであるが、セル３１０は、プログラムされている
場合にのみ、即ちフローティングゲート３２６に負の電
荷が格納されている場合にのみ、読取電流を導通させ
る。従って、読取電流は、フローティングゲート３２６
が負に帯電されている場合にのみセル３１０を介して流
れるので、プログラムされているセル１０は、例えばフ
ラッシュ及びＥＥＰＲＯＭ等の従来のＮチャンネルメモ
リセルの特性である読取擾乱問題をこうむることはな
い。セル３１０が消去状態にある場合には、フローティ
ングゲート３２６上の電圧は常にドレイン３２２上の電
圧よりも低い。このように、セル３１０は消去状態にあ
る場合には読取擾乱問題を発生することはない。以下の
表１４は、セル３１０のプログラミング（書込）、消去
及び読取に対する電圧条件を要約したものである。
【００７５】
【表１４】
【００７６】高耐久性適用例においては、セル３１０の
構成が問題となる場合がある。本発明者の懸念するとこ
ろは、セル３１０の製造期間中に、窒化物エッチングス
テップが、フィールド酸化物領域に近接したトンネル酸
化物の領域内に半導体業界において「ホワイトリボン」
として呼ばれるものを発生する場合がある。これらのホ
ワイトリボンは書込動作及び消去動作を繰返した後にセ
ル３１０の性能を劣化させる場合がある。従って、セル
３１０が多数回にわたり書込及び消去が行なわれる場合
の本発明に基づく幾つかの実施例においては、消去窓を
消去ゲート３３６とフローティングゲート３２６との間
に形成する。
構成が問題となる場合がある。本発明者の懸念するとこ
ろは、セル３１０の製造期間中に、窒化物エッチングス
テップが、フィールド酸化物領域に近接したトンネル酸
化物の領域内に半導体業界において「ホワイトリボン」
として呼ばれるものを発生する場合がある。これらのホ
ワイトリボンは書込動作及び消去動作を繰返した後にセ
ル３１０の性能を劣化させる場合がある。従って、セル
３１０が多数回にわたり書込及び消去が行なわれる場合
の本発明に基づく幾つかの実施例においては、消去窓を
消去ゲート３３６とフローティングゲート３２６との間
に形成する。
【００７７】図２４を参照すると、約２００Åの厚さの
酸化物層３３８がフローティングゲート３２６と消去ゲ
ート３３６との間に設けられている。従って、約７０乃
至１００Åの厚さの窓部分３３８ａが、図２４に示した
ように、酸化物層３３８内に形成され、フローティング
ゲート３２６から消去ゲート３３６への電子のトンネル
動作を容易とさせている。より厚さの厚い酸化物層３３
８はセル３１０の製造期間中にホワイトリボンを形成す
ることを防止し、従って、セル３１０の耐久性及び信頼
性を増加させる。
酸化物層３３８がフローティングゲート３２６と消去ゲ
ート３３６との間に設けられている。従って、約７０乃
至１００Åの厚さの窓部分３３８ａが、図２４に示した
ように、酸化物層３３８内に形成され、フローティング
ゲート３２６から消去ゲート３３６への電子のトンネル
動作を容易とさせている。より厚さの厚い酸化物層３３
８はセル３１０の製造期間中にホワイトリボンを形成す
ることを防止し、従って、セル３１０の耐久性及び信頼
性を増加させる。
【００７８】その他の実施例においては、消去ゲート構
成を多少修正することが可能である。図２２Ｂに示した
このような１つの実施例においては、Ｐ型拡散領域３４
０を除去することが可能であり、その場合、消去ゲート
３３６を直接的にＮウエル３１２内に形成する。貴重な
シリコンの表面積を節約することになるが、電気的分離
用拡散領域３４０が存在しないことは、消去ゲート３３
６の電圧がＮウエル３１２の電圧と同一となる。従っ
て、図２２Ｂの実施例においてはビットモード及びバイ
トモードの消去が可能なものではない。何故ならば、Ｎ
ウエル３１２内に形成した各セル３１０の消去ゲート３
３６は必然的に同一の電圧、即ちＮウエル３１２の電圧
にあるからである。図２２Ｃ及び２２Ｄは本発明の更に
別の２つの実施例を示している。図２２Ｃにおいては、
消去ゲート３３６ａは、Ｎ型拡散領域ではなくＰ型拡散
領域である。注意すべきことであるが、この実施例にお
いては、消去ゲート３３６ａ及びＮウエル３１２によっ
て形成されるＰ／Ｎ接合は容易に順方向バイアスさせる
ことが可能であり、そのことは、不所望に消去ゲート３
３６ａからＮウエル３１２への電流の流れを発生させ
る。図２２Ｄにおいては、消去ゲート構成体３３６は全
く除去されている。
成を多少修正することが可能である。図２２Ｂに示した
このような１つの実施例においては、Ｐ型拡散領域３４
０を除去することが可能であり、その場合、消去ゲート
３３６を直接的にＮウエル３１２内に形成する。貴重な
シリコンの表面積を節約することになるが、電気的分離
用拡散領域３４０が存在しないことは、消去ゲート３３
６の電圧がＮウエル３１２の電圧と同一となる。従っ
て、図２２Ｂの実施例においてはビットモード及びバイ
トモードの消去が可能なものではない。何故ならば、Ｎ
ウエル３１２内に形成した各セル３１０の消去ゲート３
３６は必然的に同一の電圧、即ちＮウエル３１２の電圧
にあるからである。図２２Ｃ及び２２Ｄは本発明の更に
別の２つの実施例を示している。図２２Ｃにおいては、
消去ゲート３３６ａは、Ｎ型拡散領域ではなくＰ型拡散
領域である。注意すべきことであるが、この実施例にお
いては、消去ゲート３３６ａ及びＮウエル３１２によっ
て形成されるＰ／Ｎ接合は容易に順方向バイアスさせる
ことが可能であり、そのことは、不所望に消去ゲート３
３６ａからＮウエル３１２への電流の流れを発生させ
る。図２２Ｄにおいては、消去ゲート構成体３３６は全
く除去されている。
【００７９】読取速度よりも寸法がより顕著であるその
他の実施例においては、格納（記憶）トランジスタ３１
６のチャンネル幅をその通常の幅である約１乃至５μｍ
から最小で約０．３乃至０．７μｍへ減少させ且つ消去
ゲート３３６を除去することが可能である。このような
実施例においては、電子がフローティングゲート３２６
からＰ＋ドレイン３２２、ソース３２０及びＮウエル３
１２へトンネル動作するということを除いて、上述した
如くにプログラム（書込）、消去及び読取が行なわれ
る。消去ゲート３３６の除去と結合してチャンネル幅に
おける減少は、最大でセル寸法を３０％減少させること
を可能とする。勿論、このセル寸法の減少は読取速度が
遅滞化する犠牲において得られるものである。本発明者
の知得したところによれば、このようなセル寸法におけ
る減少は、読取電流が約５０μＡ未満である場合に保証
され且つ性能速度に与える影響が最小である。このよう
な寸法を減少させたセルのプログラミング（書込）、消
去及び読取用の許容可能な電圧条件は以下の表１５に示
してある。
他の実施例においては、格納（記憶）トランジスタ３１
６のチャンネル幅をその通常の幅である約１乃至５μｍ
から最小で約０．３乃至０．７μｍへ減少させ且つ消去
ゲート３３６を除去することが可能である。このような
実施例においては、電子がフローティングゲート３２６
からＰ＋ドレイン３２２、ソース３２０及びＮウエル３
１２へトンネル動作するということを除いて、上述した
如くにプログラム（書込）、消去及び読取が行なわれ
る。消去ゲート３３６の除去と結合してチャンネル幅に
おける減少は、最大でセル寸法を３０％減少させること
を可能とする。勿論、このセル寸法の減少は読取速度が
遅滞化する犠牲において得られるものである。本発明者
の知得したところによれば、このようなセル寸法におけ
る減少は、読取電流が約５０μＡ未満である場合に保証
され且つ性能速度に与える影響が最小である。このよう
な寸法を減少させたセルのプログラミング（書込）、消
去及び読取用の許容可能な電圧条件は以下の表１５に示
してある。
【００８０】
【表１５】
【００８１】注意すべきことであるが、更にその他の実
施例においては、消去ゲート３３６からフローティング
ゲート３２６への電子のトンネル動作を容易とさせるた
めに例えば−８Ｖ等の負のバイアス電圧を消去ゲート３
３６へ印加させた状態で、例えば０Ｖ等の充分に正の電
圧を制御ゲート３３２を介してフローティングゲート３
２６へ結合させることによってセル３１０をプログラム
即ち書込を行なうことが可能である。同様の態様で、幾
つかの実施例においては、フローティングゲート３２６
から格納（記憶）トランジスタ３１６のＰ＋ソース３２
０及びＰ＋ドレイン３２２近傍のＮウエル３１２の部分
へ電子をトンネル動作させることによってセル３１０を
消去させることが可能である。
施例においては、消去ゲート３３６からフローティング
ゲート３２６への電子のトンネル動作を容易とさせるた
めに例えば−８Ｖ等の負のバイアス電圧を消去ゲート３
３６へ印加させた状態で、例えば０Ｖ等の充分に正の電
圧を制御ゲート３３２を介してフローティングゲート３
２６へ結合させることによってセル３１０をプログラム
即ち書込を行なうことが可能である。同様の態様で、幾
つかの実施例においては、フローティングゲート３２６
から格納（記憶）トランジスタ３１６のＰ＋ソース３２
０及びＰ＋ドレイン３２２近傍のＮウエル３１２の部分
へ電子をトンネル動作させることによってセル３１０を
消去させることが可能である。
【００８２】セル３１０は、図２５に示したように、メ
モリアレイ３５０内に組込むことも可能である。理解す
べきことであるが、アレイ３５０は、図２５において、
簡単化のために単に２つのビット（即ち列）の２つのワ
ード（即ち行）を有するものとして示されているに過ぎ
ない。実際の実施形態においては、アレイ３５０は、通
常、多数のビットの多数のワードを有するものである。
セル３１０ａ−３１０ｄの各々は、例えばＮウエル３１
２等の共通のＮウエル内に形成され、且つ各々はそのＰ
＋ソース３２０を共通のソースノードＣＳへ結合させ
る。各選択トランジスタ３１８のＰ＋ドレイン３２４は
ビット線ＢＬのうちの関連する１つへ結合されている。
注意すべきことであるが、セル３１０ａ−３１０ｄは、
図２５において、制御ゲート３２６及び消去ゲート３３
６が存在することを例示するために２ゲート表示を使用
して図示してある。共通の行における選択ゲート３２
８、即ち選択トランジスタ３１８のゲートは、消去選択
トランジスタ３５２のゲートへ結合されており、トラン
ジスタ３５２のソースは消去ゲート電圧ＥＧへ結合され
ており且つドレインは共通の行におけるセル１０の各々
の消去ゲート３３６へ結合している。共通の行における
セル３１０の各々の制御ゲート３２６は制御ゲート選択
トランジスタ３５４のドレインへ結合しており、該トラ
ンジスタ３５４のゲートは制御ゲートビット線電圧ＣＧ
B へ結合しており且つそのソースは制御ゲートワード線
電圧ＣＧW へ結合している。
モリアレイ３５０内に組込むことも可能である。理解す
べきことであるが、アレイ３５０は、図２５において、
簡単化のために単に２つのビット（即ち列）の２つのワ
ード（即ち行）を有するものとして示されているに過ぎ
ない。実際の実施形態においては、アレイ３５０は、通
常、多数のビットの多数のワードを有するものである。
セル３１０ａ−３１０ｄの各々は、例えばＮウエル３１
２等の共通のＮウエル内に形成され、且つ各々はそのＰ
＋ソース３２０を共通のソースノードＣＳへ結合させ
る。各選択トランジスタ３１８のＰ＋ドレイン３２４は
ビット線ＢＬのうちの関連する１つへ結合されている。
注意すべきことであるが、セル３１０ａ−３１０ｄは、
図２５において、制御ゲート３２６及び消去ゲート３３
６が存在することを例示するために２ゲート表示を使用
して図示してある。共通の行における選択ゲート３２
８、即ち選択トランジスタ３１８のゲートは、消去選択
トランジスタ３５２のゲートへ結合されており、トラン
ジスタ３５２のソースは消去ゲート電圧ＥＧへ結合され
ており且つドレインは共通の行におけるセル１０の各々
の消去ゲート３３６へ結合している。共通の行における
セル３１０の各々の制御ゲート３２６は制御ゲート選択
トランジスタ３５４のドレインへ結合しており、該トラ
ンジスタ３５４のゲートは制御ゲートビット線電圧ＣＧ
B へ結合しており且つそのソースは制御ゲートワード線
電圧ＣＧW へ結合している。
【００８３】例えばセル３１０ａをプログラム即ち書込
を行なうためには、ビット線ＢＬ1を約−６．５Ｖに保
持し、その他の全てのビット線（例えば、ＢＬ2 ）をフ
ローティング状態とさせ、且つ消去ゲート選択電圧ＥＧ
を０Ｖに保持する。選択ゲート電圧ＳＧ1 を約−８．５
Ｖに保持し、且つ、関連する選択トランジスタ３１８及
び関連する消去トランジスタ３５２をターンオンさせる
場合に、選択したセル３１０ａのドレイン３２２及び消
去ゲート３３６を夫々約−６．５Ｖ及び０Ｖとさせる。
選択されなかったセル３１０（例えば、セル３１０ｂ）
のドレイン３２２はフローティング状態にある。制御ゲ
ートビット線ＣＧB が接地電圧とされて制御ゲート選択
トランジスタ３５４をターンオンさせる。セル３１０ａ
と関連する制御ゲートワード線ＣＧW は約１０Ｖとさ
れ、その際に、上述したように、約５Ｖを選択されたセ
ル３１０ａのフローティングゲート３２６へ結合させ
る。このように、アレイ３５０のセル３１０はビット毎
にプログラム即ち書込を行なうことが可能である。アレ
イ３５０のセル３１０のプログラミング（書込）、消去
及び読取を行なうために電圧条件の要約を以下の表１６
に示してあり、尚Ｆはフローティング電圧を表わしてい
る。
を行なうためには、ビット線ＢＬ1を約−６．５Ｖに保
持し、その他の全てのビット線（例えば、ＢＬ2 ）をフ
ローティング状態とさせ、且つ消去ゲート選択電圧ＥＧ
を０Ｖに保持する。選択ゲート電圧ＳＧ1 を約−８．５
Ｖに保持し、且つ、関連する選択トランジスタ３１８及
び関連する消去トランジスタ３５２をターンオンさせる
場合に、選択したセル３１０ａのドレイン３２２及び消
去ゲート３３６を夫々約−６．５Ｖ及び０Ｖとさせる。
選択されなかったセル３１０（例えば、セル３１０ｂ）
のドレイン３２２はフローティング状態にある。制御ゲ
ートビット線ＣＧB が接地電圧とされて制御ゲート選択
トランジスタ３５４をターンオンさせる。セル３１０ａ
と関連する制御ゲートワード線ＣＧW は約１０Ｖとさ
れ、その際に、上述したように、約５Ｖを選択されたセ
ル３１０ａのフローティングゲート３２６へ結合させ
る。このように、アレイ３５０のセル３１０はビット毎
にプログラム即ち書込を行なうことが可能である。アレ
イ３５０のセル３１０のプログラミング（書込）、消去
及び読取を行なうために電圧条件の要約を以下の表１６
に示してあり、尚Ｆはフローティング電圧を表わしてい
る。
【００８４】
【表１６】
【００８５】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明に基づくＰＭＯＳ単一ポリフラッシュ
セルを示した概略平面図。
セルを示した概略平面図。
【図２】 図１のセルをＡ−Ａ線に沿ってとった概略断
面図。
面図。
【図３Ａ】 図１のセルのＢ−Ｂ線に沿ってとった概略
断面図。
断面図。
【図３Ｂ】 図１のセルのＢ−Ｂ線に沿ってとった概略
断面図。
断面図。
【図４】 図１のセルのＣ−Ｃ線に沿ってとった概略断
面図。
面図。
【図５】 本発明に基づくＰＭＯＳ単一ポリＥＥＰＲＯ
Ｍセルを示した概略平面図。
Ｍセルを示した概略平面図。
【図６】 図５のセルのＥ−Ｅ線に沿ってとった概略断
面図。
面図。
【図７】 図５のセルのＦ−Ｆ線に沿ってとった概略断
面図。
面図。
【図８】 本発明の別の実施例に基づくＰＭＯＳ単一ポ
リメモリセルを示した概略平面図。
リメモリセルを示した概略平面図。
【図９】 図８のセルのＧ−Ｇ線に沿ってとった概略断
面図。
面図。
【図１０】 図８のセルのＨ−Ｈ線に沿ってとった概略
断面図。
断面図。
【図１１】 図８のセルのＩ−Ｉ線に沿ってとった概略
断面図。
断面図。
【図１２】 本発明の更に別の実施例に基づくメモリセ
ルを示した概略断面図。
ルを示した概略断面図。
【図１３】 本発明に基づくＰチャンネル単一ポリメモ
リセルを製造する場合の一段階における状態を示した概
略断面図。
リセルを製造する場合の一段階における状態を示した概
略断面図。
【図１４】 本発明に基づくＰチャンネル単一ポリメモ
リセルを製造する場合の一段階における状態を示した概
略断面図。
リセルを製造する場合の一段階における状態を示した概
略断面図。
【図１５】 本発明に基づく消去ゲートを具備するＰＭ
ＯＳ単一ポリメモリ装置を示した概略平面図。
ＯＳ単一ポリメモリ装置を示した概略平面図。
【図１６】 図１５の装置のＡＡ−ＡＡ線に沿ってとっ
た概略断面図。
た概略断面図。
【図１７】 図１５の装置のＢＢ−ＢＢ線に沿ってとっ
た概略断面図。
た概略断面図。
【図１８】 図１５の装置のＣＣ−ＣＣ線に沿ってとっ
た概略断面図。
た概略断面図。
【図１９】 図１５の装置のＤＤ−ＤＤ線に沿ってとっ
た概略断面図。
た概略断面図。
【図２０】 図１５の装置のＥＥ−ＥＥ線に沿ってとっ
た概略断面図。
た概略断面図。
【図２１】 本発明に基づくＰＭＯＳ単一ポリ非揮発性
メモリセルの概略平面図。
メモリセルの概略平面図。
【図２２Ａ】 図１のセルのＡ−Ａ線に沿ってとった概
略断面図。
略断面図。
【図２２Ｂ】 本発明のその他の実施例に基づくセルを
示した概略断面図。
示した概略断面図。
【図２２Ｃ】 本発明のその他の実施例に基づくセルを
示した概略断面図。
示した概略断面図。
【図２２Ｄ】 本発明のその他の実施例に基づくセルを
示した概略断面図。
示した概略断面図。
【図２３】 図１のセルのＢ−Ｂ線に沿ってとった概略
断面図。
断面図。
【図２４】 本発明の別の実施例に基づくＰＭＯＳ単一
ポリセルの一部を示した概略断面図。
ポリセルの一部を示した概略断面図。
【図２５】 本発明のＰＭＯＳ単一ポリセルを使用した
メモリアレイ構成体を示した概略図。
メモリアレイ構成体を示した概略図。
１０ Ｐチャンネル単一ポリメモリセル １２ Ｎウエル １４ Ｐ型基板 １６ Ｐチャンネル格納（記憶）トランジスタ １８ Ｐチャンネル選択トランジスタ ２０，２２，２４ Ｐ＋拡散領域 ２６，２８ ポリシリコンゲート ３４ トンネル酸化物層 ３８ コンタクト領域 ４０ 酸化物層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−42875（ＪＰ，Ａ) 特開 平３−42876（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (17)
- 【請求項１】 Ｐチャンネル非揮発性メモリセルにおい
て、 Ｎウエル内に形成したＰ＋ソース及びＰ＋ドレイン、 前記ソースと前記ドレインとの間に延在するチャンネ
ル、 前記チャンネルの上側に設けたフローティングゲート、 前記Ｎウエル内に形成されており且つ前記フローティン
グゲートの第一部分の下側に設けられており本セルの制
御ゲートとして機能する第一拡散領域、 前記Ｎウエル内に形成されており且つ前記フローティン
グゲートの第二部分の下側に設けられており本セルの消
去ゲートとして機能する第二拡散領域、を有することを
特徴とするメモリセル。 - 【請求項２】 請求項１において、前記メモリセルが前
記ドレインから前記フローティングゲートへの電子のト
ンネル動作によって及び前記ドレインに近接した前記チ
ャンネルの一部から前記フローティングゲートへのホッ
トエレクトロンの注入によってプログラムされることを
特徴とするメモリセル。 - 【請求項３】 請求項２おいて、本メモリセルが、約−
６．５Ｖの第一電圧を前記ドレインへ印加し、約１０Ｖ
を前記制御ゲートへ印加し、前記ソースをフローティン
グ電圧へ結合させ、且つ前記Ｎウエルを接地させること
によってプログラムされることを特徴とするメモリセ
ル。 - 【請求項４】 請求項１において、本メモリセルが前記
フローティングゲートから前記消去ゲートへの電子のト
ンネル動作によって消去されることを特徴とするメモリ
セル。 - 【請求項５】 請求項４において、本メモリセルが、約
−６．５Ｖを前記制御ゲートへ印加し、約８Ｖを前記消
去ゲートへ印加し、且つ前記ソース、前記ドレイン及び
前記Ｎウエルをフローティング電圧へ結合させることに
よって消去されることを特徴とするメモリセル。 - 【請求項６】 請求項１において、前記制御ゲートがＮ
型であることを特徴とするメモリセル。 - 【請求項７】 請求項１において、前記消去ゲートがＰ
型であることを特徴とするメモリセル。 - 【請求項８】 請求項１において、前記消去ゲートがＮ
型であることを特徴とするメモリセル。 - 【請求項９】 請求項１において、更に、前記Ｎウエル
内に形成した第三拡散領域が設けられており、前記第三
拡散領域は前記消去ゲートの導電型と反対の導電型のも
のであり、前記消去ゲートが前記第三拡散領域内に形成
されており、その際に前記第三拡散領域が前記消去ゲー
トを前記Ｎウエルから電気的に分離していることを特徴
とするメモリセル。 - 【請求項１０】 請求項９において、前記第三拡散領域
がＰ型であることを特徴とするメモリセル。 - 【請求項１１】 請求項９において、前記第三拡散領域
がＮ型であることを特徴とするメモリセル。 - 【請求項１２】 請求項１において、更に、前記Ｎウエ
ル内に第三拡散領域が形成されており、前記第三拡散領
域は、前記制御ゲートの導電型と反対の導電型のもので
あり、前記制御ゲートは前記第三拡散領域内に形成され
ており、その際に前記第三拡散領域が前記制御ゲートを
前記Ｎウエルから電気的に分離していることを特徴とす
るメモリセル。 - 【請求項１３】 請求項１２において、前記第三拡散領
域がＰ型であることを特徴とするメモリセル。 - 【請求項１４】 請求項９において、更に、前記Ｎウエ
ル内に第四拡散領域が形成されており、前記第四拡散領
域は前記制御ゲートの導電型と反対の導電型のものであ
り、前記制御ゲートは前記第四拡散領域内に形成されて
おり、その際に前記第四拡散領域は前記制御ゲートを前
記Ｎウエルから電気的に分離していることを特徴とする
メモリセル。 - 【請求項１５】 請求項１４において、前記第四拡散領
域がＰ型であることを特徴とするメモリセル。 - 【請求項１６】 請求項１４において、前記第三拡散領
域がＮ型であることを特徴とするメモリセル。 - 【請求項１７】 請求項１４において、前記第三拡散領
域がＰ型であることを特徴とするメモリセル。
Applications Claiming Priority (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/560,249 US5736764A (en) | 1995-11-21 | 1995-11-21 | PMOS flash EEPROM cell with single poly |
| US08/577,405 US5841165A (en) | 1995-11-21 | 1995-12-22 | PMOS flash EEPROM cell with single poly |
| US08/577405 | 1996-10-31 | ||
| US08/560249 | 1996-10-31 | ||
| US08/744,699 US5761121A (en) | 1996-10-31 | 1996-10-31 | PMOS single-poly non-volatile memory structure |
| US08/744699 | 1996-10-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1070203A JPH1070203A (ja) | 1998-03-10 |
| JP2951605B2 true JP2951605B2 (ja) | 1999-09-20 |
Family
ID=27415820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8310708A Expired - Lifetime JP2951605B2 (ja) | 1995-11-21 | 1996-11-21 | Ｐｍｏｓ単一ポリ非揮発性メモリ構成体 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0776049B1 (ja) |
| JP (1) | JP2951605B2 (ja) |
| KR (1) | KR100306670B1 (ja) |
| AT (1) | ATE196036T1 (ja) |
| DE (2) | DE69610062T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005533372A (ja) * | 2002-07-09 | 2005-11-04 | インピンジ インコーポレイテッド | フローティング・ゲート半導体構造 |
| US8102007B1 (en) | 2001-08-13 | 2012-01-24 | Synopsys, Inc. | Apparatus for trimming high-resolution digital-to-analog converter |
Families Citing this family (49)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5912842A (en) * | 1995-11-14 | 1999-06-15 | Programmable Microelectronics Corp. | Nonvolatile PMOS two transistor memory cell and array |
| US6201732B1 (en) | 1997-01-02 | 2001-03-13 | John M. Caywood | Low voltage single CMOS electrically erasable read-only memory |
| US5986931A (en) * | 1997-01-02 | 1999-11-16 | Caywood; John M. | Low voltage single CMOS electrically erasable read-only memory |
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