KR20010052455A - 반도체 디바이스 - Google Patents

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KR20010052455A
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Abstract

제어 게이트가 플로팅 게이트의 상부상의 도전성 폴리 층에 의해 형성되는 통상적은 EPROM 프로세스에, 두개의 폴리 층이 제공된다. 본 발명에 따른 EPROM 셀은 제 1 도전 타입의 표면 영역(2)에 제공된 제 2 도전 타입의 웰(10)에 의해 제어 게이트를 포함한다. 플로팅 게이트(9)는 웰 위로 연장하며 얇은 게이트 산화물(11)에 의해 상기 웰로부터 구분된다(operate). 웰(10)에 제 2 도전 타입의 컨택트 영역(14)이 제공되며, 플로팅 게이트(9)에 대해 자기-정렬된다. 결과적으로, EPROM 프로세스는 단일 폴리 층만을 요구한다. 제어 게이트를 형성하는 웰이 폴리층의 증착 전에 제공될 수 있다는 사실로 인해, EPROM 프로세스는 표준 CMOS 프로세스와 호환 가능하다. 부가적으로, 웰은 제 1 도전 타입의 영역에 제약을 받지 않으므로, 디바이스는 래치-업(latch-up)으로부터 자유롭다.

Description

반도체 디바이스 {SEMICONDUCTOR DEVICE COMPRISING A NON-VOLATILE MEMORY CELL}
본 발명은 표면에 플로팅 게이트를 갖는 전계 효과 트랜지스터의 형태로 비-휘발성 메모리 소자가 제공되는 반도체 바디를 포함하는 반도체 디바이스에 관한 것으로, 상기 반도체 바디는 상기 표면상에 접하는 제 1 도전 타입의 표면 영역을 포함하고, 상기 표면 영역에는 반대의, 즉 제 2 도전 타입의 두개의 표면 영역이 제공되며, 이는 소스 영역 및 드레인 영역을 포함하고 상기 제 1 도전 타입의 중간 채널 영역에(an intermediate channel region) 의해 각각 구별되며, 상기 플로팅 게이트는 전기적 절연 층에 의해 상기 채널 영역으로부터 전기적으로 절연되고 상기 전기적 절연 층 및 상기 제 2 도전 타입의 제 3 표면 영역 위로 연장하는 도전층의 형태로 상기 채널 영역 위에 배치되며 - 이후에 웰로 지칭됨 -, 이는 상기 트랜지스터의 상기 소스 및 드레인보다 상기 반도체 바디의 더 깊은 깊이로 상기 표면으로부터 연장하고 상기 전기적 절연층을 통해 상기 플로팅 게이트에 용량적으로 접속되며, 상기 웰에 상기 제 2 도전 타입의 제 4 표면 영역을 포함하는 접속부 - 이후에 접속 영역으로 지칭됨 - 가 제공되고, 상기 제 2 도전 타입의 웰에 제공되며, 상기 웰 보다 더 높은 도핑 레벨을 갖는다. 이러한 디바이스는, 특히, 오사키(Ohsaki)에 의한 미국 특허 US-A 5,465,231로부터 알려진다.
다수의 유사한 셀과 함께, 전술된 타입의 메모리 셀은 플로팅 게이트상에서 전하(electric charge) 형태로 디지탈 데이터를 저장하는 메모리부를 형성할 수 있다. 개별적으로 또는 소량의 다른 셀과 함께, 상기 셀은 예를 들면 오프셋 보상(offset compensation)용으로 또한 사용될 수 있다.
통상적인 실시예에 있어서, 제어 게이트는 플로팅 게이트 위에 제공되고 게이트간 유전층(inter-gate dielectric layer)에 의해 플로팅 게이트로부터 전기적으로 절연되는 도전층에 의해 형성된다. 일반적으로, 플로팅 게이트 및 제어 게이트 둘다 다결정, 도핑 실리콘(폴리)으로부터 형성되므로 상기 프로세스는 적어도 두개의 폴리 층을 포함한다. 폴리 층을 갖는 메모리 셀이 종종 바람직할 수 있는데, 이는 특히, 표준 CMOS 프로세스에서는 오직 단일 폴리층만이 사용될 수 있기 때문이다. 이러한 셀은, 특히 오사키에 의한 전술된 특허에서 제한된다. 이 특허에 기술된 셀은 플로팅 게이트를 갖는 NMOS 트랜지스터를 포함하며, 여기에서 n웰은 제어 게이트가 p-타입 실리콘에서 트래지스터와 나란히 제공되도록 하는 역할을 수행한다. 플로팅 게이트는 n-웰위로 연장하며 이와 함께 용량적으로 결합된다. n-웰에 강도핑 n-타입 컨택트 영역을 가지는 전기 접속이 제공되며, 이는 웰에 제공되어 절적한 전압을 웰 및 이후 플로팅 게이트에 도포하는 역할을 수행한다. 컨택트 영역은 웰의 가장자리에 위치한다. n-웰에서, 플로팅 게이트와 나란히, 두개의 p-타입 영역이 게이트의 측면 한편에 제공되며(표면에 대해 비스듬한 방향에서 보여짐), n-타입 컨택트 영역에 도전적으로 접속된다. p-타입 영역 및 플로팅 게이트는 n-MOS 메모리 트랜지스터의 플로팅 게이트에 접속되는 P-MOS 트랜지스터의 게이트 및 n-웰에 접속되는 P-MOS 트랜지스터의 소스 및 드레인을 형성한다. 기록 또는 프로그래밍하는 동안, 포지티브 전압이 n-웰에 인가되며, 이로 인해 p-타입 반전 채널(inversion channel)이 p-MOS 트랜지스터의 채널 영역에 형성된다. 플로팅 게이트의 전위가 동시에 증가하므로, 또한 n-MOS 트랜지스터에서 반전 채널이 유도된다. n-웰에서의 p-타입 반전 채널의 형성은 플로팅 게이트의 전위가 웰의 게이트 및 p-타입 채널 사이의 캐패시턴스 대 메모리 트랜지스터의 게이트 및 n-타입 채널 사이의 캐피시턴스의 비에 의해 결정되므로 만족할만하다. 이 디바이스의 단점은 셀이 비교적 많은 공간을 차지한다는 데 있다. 부가적으로, 컴퓨터 시뮬레이션은 n-웰에서의 p-타입 반전 층의 전위와, 이로 인한 플로팅 게이트의 전위가 채널 및 n-타입 컨택트 영역 사이의 거리에 따라 다르다는 것을 도시한다. 부가적으로, 웰에서의 p-타입 영역의 존재로 인해, 비교적 높은 기록 전압에서, 래치-업 문제(latch-up problems)를 발생시킬 수 있는 기생 pnpn 구조가 형성된다.
본 발명의 목적은 그 중에서도 특히, 이들 결점이 적어도 실질적으로 제거되는 비-휘발성의, 단층(one-layer)의 폴리 셀을 제공하는데 있다.
이를 달성하기 위해, 도입부에서 기술된 타입의 반도체 바디는 접속 영역 및 플로팅 게이트가 표면상에 도시되는 제 2 도전 타입으로 이루어진 플로팅 게이트와 나란히 위치되는 웰의 일부와 정렬(in alignment)된다는 것은 본 발명에 따라 특징지워진다. 특히, 본 발명은 열적 평형(thermal equilibrium) 상태에서 n-웰의 비교적 약 도핑 농도의 결과로, 웰에 존재하는 홀의 수는 메모리 셀을 프로그래밍하기에 충분히 높은 레이트에서 게이트 아래의 p-타입 반전 층을 형성하기에 이미 충분한 구현 형태에 기초한다. 이 이유로, 기존의 디바이스의 게이트에 나란히 형성된 p-타입 영역은 n-웰로서 동일한 도전 타입인 n-타입 영역으로 대체될 수 있으며, n-타입 영역을 결과적으로 n-웰을 위한 접속부로서 이용될 수 있다. p-타입 영역이 반드시 필요한 것은 아니므로, 또한 래치-업의 위험이 상당히 감소된다. 부가적으로, n-타입 접속 영역이 게이트에 나란히 제공될 수 있으므로, 게이트 아래의 표면 전위가 항상 적절히 규정되어 플로팅 게이트 및 접속 영역 사이의 거리에 더이상 좌우되지 않는다.
바람직한 실시예가 아래 청구항에 기술된다.
도 1은 본 발명에 따른 반도체 디바이스의 개략적인, 평면도이다.
도 2a는 Ⅱa-Ⅱb 라인에 의해 취해진 본 반도체 디바이스의 단면도이다.
도 2b는 Ⅱb-Ⅱb 라인에 의해 취해진 이 디바이스의 단면도이다.
도 3은 임계 전압 및 n-웰에 인가된 전압의 변화간의 관계를 도시한다.
도면에, 단일 비-휘발성 메모리 셀이 도시된다. 다수의 다른 유사한 셀과 함께, 비-휘발성, 프로그램가능한 메모리부를 형성하기 위해 이 셀은 열(워드) 및 행의 매트릭스에 배치될 수 있다. 다른 실시예에서, 이 셀은 예를 들면, 아날로그 애플리케이션용 집적 회로에서 오프셋 보상(offset compensation)을 위한 프로그램가능한 소자로서 사용된다.
디바이스는 제 1 도전 타입 - 본 실시예에서는 p-타입임 - 의 표면 영역(2)을 가지는 예를 들면, 실리콘으로 이루어진 반도체 바디(1)를 포함하며, 이 표면 영역은 표면(3)상에 접한다. 여기에서, 표면 영역(2)은 p-타입 기판상에 에피텍셜적으로 층착되는 층에 의해 형성된다. 본 실시예에서, 층(2) 및 기판(3)의 도핑 농도는 독자적으로 선택될 수 있다. 물론, 이와 달리, 상이한 구조, 예를 들면 반도체 바디가 일정하게 도핑된 기판에 의해 배타적으로 형성되는 구조로 갖는 반도체 바디를 사용하는 것이 또한 가능하다. 메모리 소자의 경우, p-타입 웰(4)은 부가적으로 본 실시예에서 층(2)위의 p-타입에서 형성된다. 그러나, 본 발명은 또한 웰(4)을 포함하지 않는 실시예에서 사용되는 것이 바람직하다. 메모리 소자는 n-타입 소스(5) 및 n-타입 드레인(6)을 포함하는 전계 효과 트랜지스터에 의해 형성되며, 이는 p-타입 웰(4)에서 강 도핑된 표면 영역으로서 제공된다. 소스 및 드레인 사이에 형성되고 얇은 유전층(8), 본 실시예에서는 실리콘 산화물에 의해 거기서 전기적으로 절연된 채널 영역(7)위에, 전기적 절연 재료에 의해 전체적으로 둘러싸인 플로팅 게이트(9)가 제공된다. 플로팅 게이트(9)는 표면위로 그리고 제 2 도전 타입의 제 3 표면 영역(10)위로 연장하며, 본 실시예에서는 n-타입이고, 표면으로부터 소스 및 드레인 영역(5,6)보다 더 깊이 반도체 바디내로 연장하며, 이후에는 n-웰로서 지칭될 것이다. 상기 n-웰은 얇은 유전층(11)에 의해 플로팅 게이트(9)로부터 분리되며 층(11)을 통하여 게이트(9)에 용량적으로 강하게 결합된다. 게이트(9)의 전위를 제어하기 위해, 비아 컨택트(via contact:13) 및 n-웰(10)에서 강 도핑된 n-타입 접속 영역(14)이 n-웰과 접속되는 전기 접속부(12)가 n-웰(10)에 제공된다. 본 발명에 따르면, 접속 영역 및 게이트(9)는 자기정렬(alignment) 방식으로 존재하며, 적어도 게이트(9)에 바로 나란히 위치되는 (표면상에서 보여진) n-웰의 일부는 완전히 n-타입으로 이루어진다. 본 실시예에서, 접속부(14)는 게이트(9)의 양측상에 위치되고, 소스 및 드레인과 동일한 방식으로 제공되며, 게이트에 대해 자기 정렬되도록 두개의 서브-영역(14a,14b)을 포함한다. 기존의 디바이스에 비해, 게이트로부터 소정의 거리에, 부가적인 컨택트 영역이 요구되지 않으므로, 공간이 절약된다. n-웰(10)에 p-타입 영역이 존재하지 않으므로, n-웰(10)과 p-웰(4)사이 어느 한편에도 측방향 pnpn 구조가 존재하지 않으며, 따라서 또한 래치-업(latch-up)의 위험이 감소된다. 부가적으로, 접속 영역(14)이 게이트에 대해 자기-정렬 방식으로 제공되므로, 플로팅 게이트(9) 아래의 n-웰에서의 접속 영역(14) 및 영역(15) 사이의 거리 및 이로 이한 영역(15)에서의 표면 전위가 적절히 규정된다. 비-휘발성 메모리 셀의 제어 게이트가 n-웰에 의해 형성되고, 부가적으로 표준 CMOS 프로세스에서, 이러한 셀은 폴리층이 증착되기 전에 형성되므로, 디바이스는 표준 1층 폴리-CMOS 공정(standard one-layer poly-CMOS process)을 이용하여 제조될 수 있다. 반도체 바디(1)의 활성 영역에 n-웰(10) 및 p-웰(4)이 제공되며, 이는 예를 들면 얇은 필드 산화물 또는 얕은 트렌치 절연부의 패턴(16)에 의해 규정된다. n-웰에서의 활성 영역은 트랜지스터의 활성 영역보다 더 넓은 폭을 가지므로, 게이트(9)와 n-웰 사이의 캐패시턴스는 p-웰의 게이트(9) 및 채널 영역(7)사이의 캐패시턴스보다 크다. 플로팅 게이트 트랜지스터의 소스(5)는 컨택트(17) 및 도전체(18)를 통해 기준 전압, 예를 들면 접지 전위에 있는 노드에 접속된다. 메모리부 경우에, 이 트랜지스터의 드레인은 컨택트(19)를 통하여 비트 라인(이러한 경우에, 도전체(12)가 워드 라인을 형성함)을 형성하는 도전체(20)에 접속된다. 본 실시예에서, 게이트(9)는 일정한 폭의 폴리 스트립에 의해 나타내진다는 것에 유의하여야 한다. 물론, 이것이 반드시 필요한 것은 아니다. 원한다면, 폴리 스트립은 예를 들면, 한편으로는 게이트의 캐패시턴스와 또 한편으로는 p-웰 및 n-웰 사이의 비교적 만족할 만한 비를 획득하기 위해 p-웰 위보다 n-웰 위에서 보다 큰 폭을 가질 수 있다. 이 셀은 후속 방식으로 동작될 수 있다.
기록(writing): 프로그래밍하기 위해, 핫 전자에 의한 주입이 이용될 수 있다. 이러한 목적을 위해, 펄스 형태의 고 포지티브 전압은 워드 라인(12)을 통해 n-웰에 도포된다. 용량성 결합으로 인해 이 전압의 일부가 플로팅 게이트에 전송되므로, n-타입 채널은 트랜지스터의 채널 영역(7)에 유입된다. 소스(5) 및 p-웰(4)은 접지되어지지만, 포지티브 전압은 드레인(6)에 인가된다. 드레인 전압의 값은 핫 전자를 형성할 만큼 충분히 높아야 한다. 드레인 전류로 인해 핫 전자가 결과적으로, 네거티브로 충전되는 플로팅 게이트(9)상에 주입되므로, 비-휘발성 메모리 셀의 임계 전압은 증가한다. 도 3에서, 임계 전압 ㅿV(수직축)의 변화는 특정 실시예를 위한 n-웰(수평축)상의 전압 펄스(V)의 함수로서 도시된다. 라인 (22)의 경우에, 드레인 전압은 3V이고, 라인 (23)의 경우에는 드레인 전압이 4V이다. 2V의 드레인 전압에서, 실질적으로 나타내진 임계 전압은 어떠한 변화도 없다. 모든 경우에, 기록 시간은 대략 10ms이다. 도 3은 예를 들면, 워드 라인 상에서 4V의 드레인 전압 및 7V의 전압에서 양호한 기록 조건이 획득될 수 있다는 것을 도시한다.
판독(reading) : 판독을 위해, 프로그램된 셀의 임계 전압의 대략 중간 값 및 대략 1V의 초기 임계 값인 전압이 워드 라인(12)에 인가된다. 예를 들면 0.15V의 낮은 포지티브 전압이 드레인에 인가된다(소스가 접지된 경우). 저장된 정보에 따라, 트랜지스터는 도전 상태(conducting)에 있거나 또는 비-도전 상태(non-conducting)에 있다.
소거(erasing) : 셀은 다양한 방법으로 소거될 수 있다. UV 조사(UV radiation)에 노출된 적절한 실시예에서 만족할만한 방법이 획득된다. 그러나, 예를 들면 전기적 소거 그 자체로 알려진 다른 소거 방법이 또한 사용될 수 있다.
본 발명은 본 명세서에 주어진 실시예에 국한되지 않으며 본 발명의 범주내에서 다양한 변경이 가능하다는 것은 당업자에게는 자명할 것이다. 예를 들면, 본 명세서에서 주어진 실시예에서, 도전 타입은 반전될 수 있다. 프로그램밍하기 위해, 파울러-노드하임 터널 효과(Fowler-Nordheim tunnel effect)가 이용될 수 있다. 부가적으로, 디바이스는 UV 조사에 노출되기 보다는 전기적으로 소거될 수 있다.

Claims (4)

  1. 표면에 플로팅 게이트를 갖는 전계 효과 트랜지스터의 형태로 비-휘발성 메모리 소자가 제공되는 반도체 바디를 포함하는 반도체 디바이스에서, 상기 반도체 바디는 상기 표면상에 접하는 제 1 도전 타입의 표면 영역을 포함하고, 상기 표면 영역에는 반대의, 즉 제 2 도전 타입의 두개의 표면 영역이 제공되며, 이는 소스 영역 및 드레인 영역을 포함하고 상기 제 1 도전 타입의 중간 채널 영역에(an intermediate channel region) 의해 각각 구별되며, 상기 플로팅 게이트는 전기적 절연 층에 의해 상기 채널 영역으로부터 전기적으로 절연되고 상기 전기적 절연 층 및 상기 제 2 도전 타입의 제 3 표면 영역 위로 연장하는 도전층의 형태로 상기 채널 영역 위에 배치되며 - 이후에 웰로 지칭됨 -, 이는 상기 트랜지스터의 상기 소스 및 드레인보다 상기 반도체 바디의 더 깊은 깊이로 상기 표면으로부터 연장하고 상기 전기적 절연층을 통해 상기 플로팅 게이트에 용량적으로 접속되며, 상기 웰에 상기 제 2 도전 타입의 제 4 표면 영역을 포함하는 접속부 - 이후에 접속 영역으로 지칭됨 - 가 제공되고, 상기 제 2 도전 타입의 웰에 제공되며, 상기 웰 보다 더 높은 도핑 레벨을 갖는 반도체 디바이스에 있어서,
    상기 접속 영역 및 상기 플로팅 게이트는 정렬 상태(in alignment)에 있으며, 상기 표면상에서 봤을 때, 상기 플로팅 게이트와 나란히 위치된 상기 n-웰의 적어도 일부는 완전히 n-타입이 되는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 접속 영역은 상기 플로팅 게이트의 두개의 대향 측면상으로 연장하는, 즉 상기 표면상에서 보았을 때, 상기 웰의 상기 플로팅 게이트에 나란한 두 서브-영역을 포함하는 반도체 디바이스.
  3. 제 1 또는 제 2 항에 있어서,
    상기 플로팅 게이트 및 상기 웰사이의 상기 유전층의 두께는 동일하거나, 또는 적어도 상기 트랜지스터의 상기 채널 영역위의 상기 유전층의 두께와 실질적으로 동일한 반도체 디바이스.
  4. 제 3 항에 있어서,
    상기 웰은 비교적 큰 두께를 가지는 상기 유전층의 일부에 의해 피복되는 주변 장치부(a peripheral portion) 및 비교적 작은 두께를 가지는 상기 유전층의 일부에 의해 피복되는 중앙부(a central portion)를 포함하며, 상기 플로팅 게이트 및 상기 플로팅 게이트의 양측상에 위치된 상기 접속 영역의 상기 서브-영역은 상기 웰의 상기 중앙부의 전체 폭을 교차하여 연장하는 반도체 디바이스.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6965142B2 (en) 1995-03-07 2005-11-15 Impinj, Inc. Floating-gate semiconductor structures
US6664909B1 (en) 2001-08-13 2003-12-16 Impinj, Inc. Method and apparatus for trimming high-resolution digital-to-analog converter
DE10154392A1 (de) 2001-11-06 2003-05-15 Philips Corp Intellectual Pty Ladungsdetektor-Halbleiterbauelement, System aus einem Ladungsdetektor-Halbleiterbauelement und einem Referenz-Halbleiterbauelement, Wafer, Verwendung eines Wafers und Verfahren zur qualitativen und quantitativen Messung einer Aufladung eines Wafers
FR2838563B1 (fr) * 2002-04-15 2004-07-09 St Microelectronics Sa Dispositif semiconducteur de memoire, non volatile, programmable et effacable electriquement, a une seule couche de materiau de grille
FR2838554B1 (fr) * 2002-04-15 2004-07-09 St Microelectronics Sa Dispositif semiconducteur de memoire, non volatile, programmable et effacable electriquement, a une seule couche de materiau de grille, et plan memoire correspondant
JP4881552B2 (ja) * 2004-09-09 2012-02-22 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0357280A (ja) * 1989-07-25 1991-03-12 Mitsubishi Electric Corp 不揮発性半導体記憶装置
DE69032937T2 (de) * 1990-07-24 1999-06-17 St Microelectronics Srl Verfahren zur Herstellung einer N-Kanal-EPROM-Zelle mit einer einzigen Polysiliziumschicht
JPH04155959A (ja) * 1990-10-19 1992-05-28 Nec Corp 半導体記憶装置
JP2596695B2 (ja) * 1993-05-07 1997-04-02 インターナショナル・ビジネス・マシーンズ・コーポレイション Ｅｅｐｒｏｍ
EP0658938B1 (en) * 1993-12-15 2001-08-08 STMicroelectronics S.r.l. An integrated circuit comprising an EEPROM cell and a MOS transistor
JPH08330549A (ja) * 1995-06-01 1996-12-13 Toshiba Microelectron Corp 半導体装置の製造方法
DE69624107T2 (de) * 1996-07-18 2003-06-05 St Microelectronics Srl Flash-EEPROM-Zelle mit einziger Polysiliziumschicht und Verfahren zur Herstellung

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