JPH0357280A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH0357280A JPH0357280A JP1193541A JP19354189A JPH0357280A JP H0357280 A JPH0357280 A JP H0357280A JP 1193541 A JP1193541 A JP 1193541A JP 19354189 A JP19354189 A JP 19354189A JP H0357280 A JPH0357280 A JP H0357280A
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 6
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Classifications
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ＣＰＵ等の通常の論理装置の製造プロセス
で製造可能な不揮発性半導体記憶装置に関するものであ
る。
で製造可能な不揮発性半導体記憶装置に関するものであ
る。
第２図は従来のフラッシュ（一括消去型）ＥＥＰＲＯＭ
におけるメモリトランジスタを示す断面図である。同図
において、１はＰ型半導体基板であり、２はＮ型のドレ
イン拡散領域、３はＮ！Ｉ！のソース拡散領域である。
におけるメモリトランジスタを示す断面図である。同図
において、１はＰ型半導体基板であり、２はＮ型のドレ
イン拡散領域、３はＮ！Ｉ！のソース拡散領域である。
これらドレイン拡散領域２，ソース拡散領域３間のＰ型
半導体基板１の表面部がチャネル領域つとして規定され
る。また、４はフローティングゲートであり、ドレイン
拡散閉域２の一部からソース拡散頷域３の一部にかけて
、ゲート酸化膜５を介して形成されている。さらにコン
トロールゲート６がゲート酸化膜７を介してフローティ
ングゲート４上に形成されている。
半導体基板１の表面部がチャネル領域つとして規定され
る。また、４はフローティングゲートであり、ドレイン
拡散閉域２の一部からソース拡散頷域３の一部にかけて
、ゲート酸化膜５を介して形成されている。さらにコン
トロールゲート６がゲート酸化膜７を介してフローティ
ングゲート４上に形成されている。
また、ビット線８がドレイン拡散領域２に電気的に接続
して形成されている。
して形成されている。
このような構戒において、メモリトランジスタの不揮発
な書込みは以下のようにして行われる。
な書込みは以下のようにして行われる。
まず、コントロールゲート６及びドレイン拡散領域２に
高電圧を印加し、ソース拡散賄域３を接地レベルに設定
する。
高電圧を印加し、ソース拡散賄域３を接地レベルに設定
する。
このように設定すると、メモリトランジスタのチャネル
領域９を流れる電子がトレイン拡散領域２近傍のビンチ
オフ領域においてドレインーソース間の電圧で加速され
、ホットエレクトロンとなりコントロールゲート６によ
る電界によりゲート酸化膜５のエネルギーギャップを越
えてフローティングゲート４に注入されることにより、
メモリトランジスタの閾値が高くなる（７Ｖ以上）。
領域９を流れる電子がトレイン拡散領域２近傍のビンチ
オフ領域においてドレインーソース間の電圧で加速され
、ホットエレクトロンとなりコントロールゲート６によ
る電界によりゲート酸化膜５のエネルギーギャップを越
えてフローティングゲート４に注入されることにより、
メモリトランジスタの閾値が高くなる（７Ｖ以上）。
一方、消去はソース拡散賄域３に高電圧を印加し、コン
トロールゲート６を接地レベルに設定することにより行
われる（ドレインｎＲ ｈＡ２はフローティングでよい
）。このように設定すると、書込みと逆の原理でフロー
ティングゲート４に蓄積されていた電子がソース拡散領
域３に引抜かれることにより、メモリトランジスタの閾
値が低くなる（ １． Ｖ程度）。
トロールゲート６を接地レベルに設定することにより行
われる（ドレインｎＲ ｈＡ２はフローティングでよい
）。このように設定すると、書込みと逆の原理でフロー
ティングゲート４に蓄積されていた電子がソース拡散領
域３に引抜かれることにより、メモリトランジスタの閾
値が低くなる（ １． Ｖ程度）。
このように、書込み動作を行うとメモリトランジスタの
閾値は７■以上になり、消去動作を行うとメモリトラン
ジスタの閾値はＩＶ程度となる。
閾値は７■以上になり、消去動作を行うとメモリトラン
ジスタの閾値はＩＶ程度となる。
一方、読出しは、コン１・ロールゲート６に電源電圧■
。ｏ（５Ｖ）程度の電圧を印加した時に、メモリｌ・ラ
ンジスタがオンしてビット線８からソース拡散領域３に
かけて電流か流れるか、あるいはメモリトランジスタは
オフ状態のままで電流が流れないかをセンスアンプで検
出することにより行われる。
。ｏ（５Ｖ）程度の電圧を印加した時に、メモリｌ・ラ
ンジスタがオンしてビット線８からソース拡散領域３に
かけて電流か流れるか、あるいはメモリトランジスタは
オフ状態のままで電流が流れないかをセンスアンプで検
出することにより行われる。
従来のフラッシュＥＥＰＲＯＭのような不揮発性記憶装
置は以上のように構戊されており、２層ゲート構造（フ
ローティングゲート４，コントロールゲート６）となっ
ており、必ずその製造工程中にポリシリコン層等の、ゲ
ート電極層の形或を２度に渡って行う必要があった。
置は以上のように構戊されており、２層ゲート構造（フ
ローティングゲート４，コントロールゲート６）となっ
ており、必ずその製造工程中にポリシリコン層等の、ゲ
ート電極層の形或を２度に渡って行う必要があった。
一方、ＣＰＵ等の論理装置は１層のゲート構造から成る
のが一般的である。また、Ａ／Ｄコンバータの一種に、
２層のゲート構造から或る論理装置も存在するが、その
製造プロセス条件は不揮発性半導体記憶装置とは、かな
り異なっている。特に、２層のゲート間の絶縁膜は５ｖ
程度の耐圧の膜厚で形成されているため、ＩＯＶ以上の
耐圧を必要とする、ＥＥＰＲＯＭのコントロールゲート
，フローティングゲート間の膜厚に比べかなり薄くなっ
ている。
のが一般的である。また、Ａ／Ｄコンバータの一種に、
２層のゲート構造から或る論理装置も存在するが、その
製造プロセス条件は不揮発性半導体記憶装置とは、かな
り異なっている。特に、２層のゲート間の絶縁膜は５ｖ
程度の耐圧の膜厚で形成されているため、ＩＯＶ以上の
耐圧を必要とする、ＥＥＰＲＯＭのコントロールゲート
，フローティングゲート間の膜厚に比べかなり薄くなっ
ている。
上記した理由から、従来の不揮発性半導体記憶装置は、
通常の論理装置の製造プロセスでは製造することができ
ないという問題点があった。また、２層ゲート構造から
成る論理装置であっても、その論理装置の製造プロセス
を変更せずに不揮発性１′導体記憶装置を形成した場合
、製造プロセス条件の違いにより、フローティングゲ−
１・，コントロールゲート間の絶縁膜の膜厚が充分厚く
形或できないため、フローティングゲートとコントロー
ルゲート間の十分な耐圧が維持できず所望のデータ保持
特性を得ることができない等の支障が生じてしまい、不
揮発性半導体記憶装置の性能を損ねてしまうという問題
点があった。
通常の論理装置の製造プロセスでは製造することができ
ないという問題点があった。また、２層ゲート構造から
成る論理装置であっても、その論理装置の製造プロセス
を変更せずに不揮発性１′導体記憶装置を形成した場合
、製造プロセス条件の違いにより、フローティングゲ−
１・，コントロールゲート間の絶縁膜の膜厚が充分厚く
形或できないため、フローティングゲートとコントロー
ルゲート間の十分な耐圧が維持できず所望のデータ保持
特性を得ることができない等の支障が生じてしまい、不
揮発性半導体記憶装置の性能を損ねてしまうという問題
点があった。
この発明は上記のような問題点を解決するためになされ
たもので、ＣＰＵ等の通常の論理装置の製造プロセスで
、性能を劣化させることなく製造可能な不揮発性半導体
装置を得ることを目的とする。
たもので、ＣＰＵ等の通常の論理装置の製造プロセスで
、性能を劣化させることなく製造可能な不揮発性半導体
装置を得ることを目的とする。
この発明にかかる不揮発性半導体記憶装置は、第１の導
？ＩＳ型の半導体基板と、前記半導体基板の表面に形成
された第２の導電型の第１，第２の半導体領域とを備え
、前記第１，第２の半導体領域に挟まれた前記半導体基
板の表面がチャネル賄域として規定され、前記半導体基
板の上層部に、前記第】，第２の半導体領域とは分離し
て形成された第３の半導体領域と、前記第１，第２の半
導体賄域及び前記第３の半導体領域を含んだ半導体基板
上に形成された絶縁膜と、前記絶縁膜上において、前記
第３の半導体項域上から前記チャネル領域上にかけて形
或された導電層とをさらに備えている。
？ＩＳ型の半導体基板と、前記半導体基板の表面に形成
された第２の導電型の第１，第２の半導体領域とを備え
、前記第１，第２の半導体領域に挟まれた前記半導体基
板の表面がチャネル賄域として規定され、前記半導体基
板の上層部に、前記第】，第２の半導体領域とは分離し
て形成された第３の半導体領域と、前記第１，第２の半
導体賄域及び前記第３の半導体領域を含んだ半導体基板
上に形成された絶縁膜と、前記絶縁膜上において、前記
第３の半導体項域上から前記チャネル領域上にかけて形
或された導電層とをさらに備えている。
（作用〕
この発明における導電層は、
絶縁膜上において、
第３の半導体領域上からチャネル厨域上にかけて１１ニ
威されているため、第３の半導体領域をコントロールゲ
ー１・とじて用いると、導電層はフローテｆングゲート
として機能させることができる。
威されているため、第３の半導体領域をコントロールゲ
ー１・とじて用いると、導電層はフローテｆングゲート
として機能させることができる。
第１Ａ図はこの発明の一実施間であるフラノシュＥＥＰ
ＲＯＭのメモリトランジスタを示す平面図、第ＩＢ図及
び第１Ｃ図はそれぞれ第ＩＡ図のＡ−Ａ断面図及びＢ−
Ｂ断面図である。
ＲＯＭのメモリトランジスタを示す平面図、第ＩＢ図及
び第１Ｃ図はそれぞれ第ＩＡ図のＡ−Ａ断面図及びＢ−
Ｂ断面図である。
これらの図に示すように、Ｐ型半導体基板１０の上層部
にＮ型のトレイン拡散領域１１，Ｎ型のソース拡散領域
１２，Ｎウェル領域１３がそれぞれ形成されており、ト
レイン拡散領域１１とソース拡散領域１２間の半導体征
板１０の表面部がチャネル領域１４として規定される。
にＮ型のトレイン拡散領域１１，Ｎ型のソース拡散領域
１２，Ｎウェル領域１３がそれぞれ形成されており、ト
レイン拡散領域１１とソース拡散領域１２間の半導体征
板１０の表面部がチャネル領域１４として規定される。
Ｎウエル領域１３は、ドレイン拡散領域１１とソース拡
散領域１２とは分離して形成されており、その表面部内
周には、外部との電気的接続を行う際に抵触抵抗を下げ
るために、高ａ度なＮ＋拡散領域１３ａを形戒している
。
散領域１２とは分離して形成されており、その表面部内
周には、外部との電気的接続を行う際に抵触抵抗を下げ
るために、高ａ度なＮ＋拡散領域１３ａを形戒している
。
１・レイン，ソース拡散項域１１．１２及びＮウ工ル厨
域１３を含む半導体基板１０上全面に、酸化膜１５が形
或されている。この酸化膜１５には、トレイン，ソース
拡散領域１１．１２及びＮウエル領域］３上の一部に、
コンタクトホール１６ａ，１， ６ ｂ及び１６ｃが設
けられている。
域１３を含む半導体基板１０上全面に、酸化膜１５が形
或されている。この酸化膜１５には、トレイン，ソース
拡散領域１１．１２及びＮウエル領域］３上の一部に、
コンタクトホール１６ａ，１， ６ ｂ及び１６ｃが設
けられている。
この酸化膜１５上において、ＮウＪル領域１３の中央部
語域に相当する位置から、ドレイン拡散領域１１，
ソース拡散領域１２間のチャネル領域１４に相当する位
置にかけてポリシリコン層１７が形成されている。
語域に相当する位置から、ドレイン拡散領域１１，
ソース拡散領域１２間のチャネル領域１４に相当する位
置にかけてポリシリコン層１７が形成されている。
一方、ＡＮ配線層１．８ａ，１８ｂがそれぞれコンタク
トホール１６ａ，１６ｂを介してドレイン，ソース拡散
領域１１，１．２と電気的接続して、酸化膜１５上に形
成されている。さらに、八ρ配線層１８ｃがコンタクト
ホール１６ｃを介してＮウエル領域１３のＮ＋拡散領域
１３ａと電気的接続して、酸化膜１５上に形成されてい
る。
トホール１６ａ，１６ｂを介してドレイン，ソース拡散
領域１１，１．２と電気的接続して、酸化膜１５上に形
成されている。さらに、八ρ配線層１８ｃがコンタクト
ホール１６ｃを介してＮウエル領域１３のＮ＋拡散領域
１３ａと電気的接続して、酸化膜１５上に形成されてい
る。
このように構成されたポリシリコン層１７はチャネル領
域１４上においては、チャネル領域１４上の酸化膜１．
５ ａをゲート酸化膜としたＮＭＯ Ｓトランジスタ
のゲートと等価な構造となっている。
域１４上においては、チャネル領域１４上の酸化膜１．
５ ａをゲート酸化膜としたＮＭＯ Ｓトランジスタ
のゲートと等価な構造となっている。
一方、Ｎウエル領域１３と、Ｎウェル領域１３上の酸化
膜１５ｂと、酸化膜１． ５ ｂ上のポリシリコン層１
７とによりキャパシタを形成している。
膜１５ｂと、酸化膜１． ５ ｂ上のポリシリコン層１
７とによりキャパシタを形成している。
したがって、Ａ２配線層１８ｃを介して制御電圧を与え
ることによりＮウエル領域１３をコントロールゲートと
して用いれば、ポリシリコン層１７をフローティングゲ
ートとして機能させることかできる。その結果、第ＩＡ
図〜第ｌｃ図に示した構成で、第２図で示したフラッシ
ュＥＥＰＲＯ〜１と等価な働きができる。すなわち、Ｎ
ウエル閘域１３及びドレイン拡散鎮域１１に高電圧を印
加し、ソース領域１２を接地レベルに設定すると、ポリ
シリコン層１７に電子が注入されることにより書込みが
行われ、ソース領域１２に高電圧を印加し、Ｎウエル領
域１３を接地レベルに設定すると、ポリシリコン層１７
に蓄積されていた電子が引抜かれることにより消去が行
われる。また、読出しらＮウエル領域１３に５Ｖ程度の
電圧を与えることにより、従来同様に行うことができる
。
ることによりＮウエル領域１３をコントロールゲートと
して用いれば、ポリシリコン層１７をフローティングゲ
ートとして機能させることかできる。その結果、第ＩＡ
図〜第ｌｃ図に示した構成で、第２図で示したフラッシ
ュＥＥＰＲＯ〜１と等価な働きができる。すなわち、Ｎ
ウエル閘域１３及びドレイン拡散鎮域１１に高電圧を印
加し、ソース領域１２を接地レベルに設定すると、ポリ
シリコン層１７に電子が注入されることにより書込みが
行われ、ソース領域１２に高電圧を印加し、Ｎウエル領
域１３を接地レベルに設定すると、ポリシリコン層１７
に蓄積されていた電子が引抜かれることにより消去が行
われる。また、読出しらＮウエル領域１３に５Ｖ程度の
電圧を与えることにより、従来同様に行うことができる
。
このように、Ｎウエル領域１３をコントロールゲートと
し、ポリシリコン層１７をフローティングゲートとした
フラッシュＥＥＰＲＯＭを構戊すれば、１層ゲート構造
でフラッシュＥＥＰＲＯＭが完或する。
し、ポリシリコン層１７をフローティングゲートとした
フラッシュＥＥＰＲＯＭを構戊すれば、１層ゲート構造
でフラッシュＥＥＰＲＯＭが完或する。
このため、この実施例のＥＥＰＲＯＭは、通常、１層ゲ
ート構造である論理装置の製造プロセスで製造すること
が可能となる。しかも、Ｎウェル領域１３上に形或され
る酸化膜１５ｂは、Ｐ型半導体基板１０上に形戊される
酸化膜であるため、酸化膜１５ｂのみを、充分な耐圧を
有し、データ・リークの起こらない程度の膜厚で形或す
ることは容易である。したがって論理装置の製造プロセ
スで製造しても、本実施例のフラッシュＥＥＰＲＯＭの
性能が劣化することはない。
ート構造である論理装置の製造プロセスで製造すること
が可能となる。しかも、Ｎウェル領域１３上に形或され
る酸化膜１５ｂは、Ｐ型半導体基板１０上に形戊される
酸化膜であるため、酸化膜１５ｂのみを、充分な耐圧を
有し、データ・リークの起こらない程度の膜厚で形或す
ることは容易である。したがって論理装置の製造プロセ
スで製造しても、本実施例のフラッシュＥＥＰＲＯＭの
性能が劣化することはない。
なお、この実施例では、コントロールゲートの役割を果
たすウエル領域として、Ｎウエル領域１３を形成したが
、Ｐ型半導体基板１ｏと電気的分離して形成できるので
あれば、Ｐ型のウエル領域を形成してもよい。
たすウエル領域として、Ｎウエル領域１３を形成したが
、Ｐ型半導体基板１ｏと電気的分離して形成できるので
あれば、Ｐ型のウエル領域を形成してもよい。
また、この実施例では、フラッシュＥＥＰＲＯＭについ
て説明したが、他のＥＥＰＲＯＭは勿論ＥＦＲＯＭにも
この発明を適用することができる。
て説明したが、他のＥＥＰＲＯＭは勿論ＥＦＲＯＭにも
この発明を適用することができる。
以上説明したように、この発明によれば、導電層は、絶
縁膜上において、第３の半導体領域上からチャネル領域
上にかけて形成されているため、第３の半導体領域をコ
ントロールゲートとして用いると、導電層をフローティ
ングゲートとして機能させることができる。
縁膜上において、第３の半導体領域上からチャネル領域
上にかけて形成されているため、第３の半導体領域をコ
ントロールゲートとして用いると、導電層をフローティ
ングゲートとして機能させることができる。
したがって、１層ゲート構造で不揮発な記憶が実現でき
るため、通営のＣＰＵ等の論理装置の製造プロセスで、
性能を劣化させることなく不揮発性半導体記憶装置を製
造することかできる効果がある。
るため、通営のＣＰＵ等の論理装置の製造プロセスで、
性能を劣化させることなく不揮発性半導体記憶装置を製
造することかできる効果がある。
第ＩＡ図はこの発明の一実施例であるフラッシュＥ Ｅ
Ｐ ＲＯＭを示す平面図、第ＩＢ図は第ＩＡ図のＡ−
Ａ断面図、第１Ｃ図は第１Ａ図のＢ−Ｂ断面図、第２図
は従来のフラッシュＥ Ｅ Ｐ Ｒ Ｏ Ｍを示ず断而
図である。 図において、１１はドレイン拡散領域、１２はソース拡
散領域、１３はＮウエル領域、１４はチャネル領域、１
５は酸化膜、１７はポリシリコン層である。 なお、各図中同一符号は同一または相当部分を示す。
Ｐ ＲＯＭを示す平面図、第ＩＢ図は第ＩＡ図のＡ−
Ａ断面図、第１Ｃ図は第１Ａ図のＢ−Ｂ断面図、第２図
は従来のフラッシュＥ Ｅ Ｐ Ｒ Ｏ Ｍを示ず断而
図である。 図において、１１はドレイン拡散領域、１２はソース拡
散領域、１３はＮウエル領域、１４はチャネル領域、１
５は酸化膜、１７はポリシリコン層である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- （１）第１の導電型の半導体基板と、 前記半導体基板の表面に形成された第２の導電型の第１
、第２の半導体領域とを備え、前記第１、第２の半導体
領域に挟まれた前記半導体基板の表面がチャネル領域と
して規定され、 前記半導体基板の上層部に、前記第１、第２の半導体領
域とは分離して形成された第３の半導体領域と、 前記第１、第２の半導体領域及び前記第３の半導体領域
を含んだ半導体基板上に形成された絶縁膜と、 前記絶縁膜上において、前記第３の半導体領域上から前
記チャネル領域上にかけて形成された導電層とをさらに
備えた不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1193541A JPH0357280A (ja) | 1989-07-25 | 1989-07-25 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1193541A JPH0357280A (ja) | 1989-07-25 | 1989-07-25 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0357280A true JPH0357280A (ja) | 1991-03-12 |
Family
ID=16309789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1193541A Pending JPH0357280A (ja) | 1989-07-25 | 1989-07-25 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0357280A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000060672A1 (en) * | 1999-03-31 | 2000-10-12 | Koninklijke Philips Electronics N.V. | Semiconductor device comprising a non-volatile memory cell |
| WO2007008344A1 (en) * | 2005-07-06 | 2007-01-18 | Sandisk 3D Llc | Integrated circuit embodying a non-volatile memory cell |
| WO2008024322A1 (en) * | 2006-08-21 | 2008-02-28 | Alexander Kalnitsky | Shielding floating gate tunneling element structure |
-
1989
- 1989-07-25 JP JP1193541A patent/JPH0357280A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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