KR910004505B1 - 불휘발성 반도체 메모리 - Google Patents

불휘발성 반도체 메모리 Download PDF

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KR910004505B1
KR910004505B1 KR1019880001682A KR880001682A KR910004505B1 KR 910004505 B1 KR910004505 B1 KR 910004505B1 KR 1019880001682 A KR1019880001682 A KR 1019880001682A KR 880001682 A KR880001682 A KR 880001682A KR 910004505 B1 KR910004505 B1 KR 910004505B1
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memory cell
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사다유키 요코야마
가오루 나카가와
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

불휘발성 반도체 메모리
제 1 도는 종래 E2P-ROM (ElectrⅠcally Erasable Programmable-ROM)의 회로도.
제 2 도는 제 1 도에 도시한 메모리를 집적회로로 실현시킨 경우 종래의 소자구조를 나타낸 패턴평면도.
제 3a 도 내지 제 3c 도는 제 2 도에 도시한 메모리의 -Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'선에 따른 종단면도.
제 4 도는 본 발명의 제 1 실시예에 따른 메모리의 패턴 평면도.
제 5a 도 내지 제 5c 도는 제 4 도에 도시한 메모리의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'선에 따른 종단면도.
제 6 도는 본 발명의 제 2 실시예에 따른 메모리의 패턴평면도.
제 7 도는 제 6 도에 도시한 메모리외 Ⅰ-Ⅰ'선에 따른 종단면도.
제 8 도는 본 발명의 제 1 실시예의 제 1 변형예에 따른 메모리의 패턴평면도.
제 9 도는 제 8 도에 도시한 메모리의 Ⅰ-Ⅰ'선에 따른 종단면도.
제 10 도는 본 발명의 제 1 실시예의 제 2 변형예에 따른 메모리의 패턴평면도,
제 11 도는 제 10 도에 도시한 메모리의 Ⅰ-Ⅰ'선에 따른 종단면도이다
* 도면의 주요부분에 대한 부호의 설명
10 : P형 반도체기판 11,12 : N형 확산영역
13,13a,13B : 게이트절연막 14,14A,14B : 챈널영역
15,16,19 : 다결정실리콘층 17,20 : 절연막
21 : 알루미늄배선 23 : 알루미늄배선(데이터선)
22,24 : 접촉구멍 30A-30D : 메모리셀
31A,31B : 데이터선 32 :제어게이트선
33 : 접지선 34 : 소거게이트선
D : 드레인 영역 S : 소오스영역
FG : 플로우팅게이트전극 EG : 소거게이트전극
CG : 제어게이트전극
[산업상의 이용분야]
본 발명은 전기적소거가 가능한 불휘발성 반도체메모리에 관한 것이다.
[종래의 기술 및 그 문제점]
EPROM (Erasable Programmable-ROM)은 제조후에 데이터의 기록 및 소거가 가능한 것으로, 크게 나누면 자외선 소거형과 전기적 소거형의 두가지로 분류할 수 있는 바, 그 중 자외선소거형은 하나의 메모리셀을 하나의 트랜지스터로 구성시킬 수 있기 때문에 고집적화가 가능하여 현재까지 32K비트 및 64K비트의 집적도를 가진 것이 개발되어 있다. 그러나 이러한 자외선소거형은 자외선을 투과시키는 창을 갖춘 패키지를 필요로 하게 되므로 제조가격이 높아지게 되는 문제가 있다.
한편, 전기적 소거형은 특히 E2P-ROM (ElectrⅠcally Erasable Programmable-ROM)이라 일컫는데 창이 없는 값싼 패키지를 사용해도 되기 때문에 제조가격을 낮출 수 있다고 하는 이점을 가지고 있다, 그러나 하나의 메모리셀을 구성시키기 위해서는 최소한 두개의 트랜지스터를 필요로 하기 때문에 고집적화할 수 없어 현재까지 16K비트의 집적도를 가진 것밖에 발표되지 않고 있다.
그러나 고집적도와 제조가격의 두가지 문제점을 모두 해결한 E2P- ROM도 최근 개발되어 있는 바, 이러한 ROM의 회로가 제 1 도에 도시되어 있다. 이와 같은 ROM에서는 다수개의 메모리셀이 도면중의 종방향및 횡방향의 매트릭스형태로 배치형성된 것이지만, 제 1 도에서는 그중 4 개의 메모리셀만이 도시되어 있는데, 이 4개의 메모리셀(30A-30D)은 각각 드레인영역(D)과 소오스영역(S), 플로우팅게이트전극(FC), 소거게이트전극(EG) 및 제어게이트전극(CG)을 갖춘 불휘발성 트랜지스터로 구성되어 있다.
즉, 횡방향으로 인접해 있는 윗쪽 두개의 메모리셀(30A, 30B)의 드레인영역(D)은 데이터선(31A)이, 아래쪽 2개의 메모리셀(30C, 30D)의 드레인영역(D)은 데이터선(31B)에 각각 접속되어 있고, 종방향으로 인접해 있는 왼쪽 두개의 메모리셀(30A, 30C)의 제어게이트전극(CG)은 제어게이트선(32A)에 오른쪽 두개의 메모리셀(30B,30D)의 제어게이트전극(CG)은 제어게이트선(32B)에 각각 공통으로 접속되어 있다. 또 이들 4개의 메모리셀(30A~30D)의 소오스영역(S)은 접지선(33)에 공통접속되고, 소거게이트전극(EG)은 소거게이트선(34)에 공통으로 접속되어 있다.
이와 같은 메모리에 있어서 데이터의 프로그램 및 소거동작은 다음과 같이 이루어지게 된다. 즉, 프로그램동작은 소거게이트선(34)을 접지전압으로 설정해주고, 예컨대 선택된 메모리셀(30A)이 접속된 데이터선(31A)과 제어게이트선(32A)을 높은 전압으로 설정함으로써 이루어지게 된다. 상기한 바와 같이 전압을 설정해 주면, 선택된 메모리셀(30A)에는 큰 챈널전류가 흐르게 되고, 드레인근처에서 열전자가 발생하게 되는데, 이 열전자는 높은 전압으로 설정된 제어게이트전극(CG)에 이끌리어 그 사이에 존재하고 있는 절연막의 장벽을 넘어 플로우팅게이트전극(FG)에 도달하게 된다. 이 결과 플로우팅게이트전극 아래챈널의 임계치전압(VTH)이 상숭해서 약 수 10V(양의 전압)로 된다. 이 때문에 데이터의 독출시에 제어게이트전극(CG)에 +5V의 전압을 인가해도 메모리셀(30A)은 오프상태 그대로 있게 되고, 이 상태를 프로그램 상태라 한다.
한편, 소거동작은 선택된 데이터선(31A)및 제어게이트선(32A)을 접지전압으로 설정해 주고, 소거게이트선(34)을 높은 전압으로 설정함으로써 이루어지게 되는 바, 이와 같은 전압을 설정해주면, 선택된 메모리셀의(30A)의 플로우팅게이트전극(FG)으로부터 소거게이트전극(EG)으로 전자가 방출된다. 이렇게 전자의 방출이 이루어진 메모리셀(30A)의 플로우팅게이트전극(FG)아래챈널의 임계치전압(VTH)은 낮아져서 약 수V로 된다. 이 결과 데이터의 독출시에 제어게이트전극(CG)에 +5V의 전압을 인가하게 되면, 데이터소거가 이루어진 메모리셀(30A)은 온상태로 되는데, 이 상태를 소거상태라 한다.
제 2 도는 제 1 도에 도시한 메모리셀을 집적회로로 실현시킨 경우의 종래 소자구조를 나타낸 패턴평면도이고, 제 3a 도 내지 제 3c 도는 제 2 도에 도시한 평면도의 Ⅰ-Ⅰ'선, Ⅱ-Ⅱ'선, Ⅲ- Ⅲ'선에 따른 각각의 종단평면도로서, 이 제 2 도와 제 3a 도 내지 제 3c 도를 참조해서 메모리셀(30A)을 예로들어 동작을 설명하면 다음과 같다.
제 3a 도 내지 제 3c 도에 있어서, 메모리(ROM)는 P형 반도체기판(10)과, 다른 메모리셀(30C)과 공통 소오스영역으로 되는 N형 확산영역(11),다른 메모리셀(30B)과 공통드레인영역으로 되는 N형 확산영역(12), 500Å 정도의 두께를 갖춘 게이트절연막(13a) 및 챈널영역(14A)을 갖추고 있다.
또, 제 1 층째인 다결정실리콘층(15)에는 메모리셀(30A)의 소거게이트전극(EG)과 소거게이트선(34)이 형성되고, 제 2 층째인 다결정설리콘층(16)에는 플로우팅게이트전극(FG)이 형성되며, 제 3 층째인 다결정실리콘층(19)에는 제어게이트전극(CG)과 제어게이트선(32A)이 형성된다. 또한, 알루미늄배선(21)으로 의해 메모리셀(30A)의 소오스영역으로 되는 N형 확산영역(11)으로 접지전압이 공급되는, 접촉구멍(22)은 이 알루미늄배선(21)과 N형 확산영역(11)을 접속시키기 위한 것이며, 알루미늄배선(23)은 메모리셀(30A)의 드레인 영역으로 되는 N형 확산영역(12)에 접속되어 데이터선(31A)으로 작용하게 된다. 또 접촉구멍(24)은 알루미늄배선(23)과 N형 확산영역(12)을 접속시키기 위한 것이고, 300Å 두께인, 절연막(17)은 제 1 층째인 다결정실리콘층(15)으로 구성된 소거게이트선과 제 2 층째인 다결정실리콘층(16)으로 구성된 플로우팅게이트전극(FG) 사이에 형성되어 있다.
상기한 바와 같은 구조를 갖춘 종래 메모리셀에서는 제 3c 도의 단면도에서 분명히 알 수 있는 바와 같이 소오스영역(S) 및 접지선(33)이 형성되는 N형 확산영역(11)과 소거게이트전극(EG) 및 소거게이트선(34)이 형성되는 제 1 층째인 다결정실리콘층(15)이 기판상에서 공간적으로 교차하고 있다. 상기한 바와 같이 제 1 층째인 다결정실리콘층(15 ; 소거게이트선(34))에는 데이터의 소거시에 높은 전압이 공급되므로 이 다결정실리콘층(15)과 N형 확산영역(11)이 공간적으로 교차하는 영역사이에 존재하고 있는 절연막의 두께를 1000Å-2000Å정도로 두껍게 해주지 않으면 절연파괴가 발생하게 된다.
따라서 미리 이 영역에만 1000Å-2000Å정도의 두께인 절연막을 형성시켜 주고, 그 다음에 1000Å보다 충분히 얇은 절연막을 형성시켜 주는 제조공정이 필요하게 되어 제조공정이 복잡하게 된다고 하는 문제가 있다. 더욱이 N형 확산영역과 다결정실리콘층(15)이 공간적으로 교차하고 있기 때문에, 이 교차영역에는 다결정실리콘층(15)을 형성시키기 전에 N형 확산영역을 부분적으로 형성시켜주고, 다결정실리콘층(15)의 형성후에 미리 형성시킨 N형 확산영역과 일체화되도록 N형 확산영역(11)을 형성시켜 줄 필요가 있게 되어 제조공정이 더욱 더 복합하게 된다고 하는 문제가 있었다.
또한, 종래에는 소오스영역용의 N형 확산영역(11)과 접지전압공급용의 알루미늄 배선(21)이 메모리셀 수비트마다에 설치한 접촉구멍(22)을 통해 접속되도록 되어 있었기 때문에 이 접촉구멍(22)에서 멀리 떨어진 메모리셀에서는 소오스영역의 값이 커지게 되어 독출시의 챈널전류가 적어지게 되므로 데이터를 독출하는 속도가 떨어진다고 하는 문제가 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 제조공정이 복잡하지 않으면서 데이터를 독출하는 속도가 낮아짐을 방지할 수 있는 불휘발성 반도체메모리를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 매트릭스상으로 형성되면서 제 1 도전형 반도체영역(10)을 포함하는 다수의 메모리셀과, 제 1 도전형과는 반대인 제 2 도전형이면서 상기 반도체영역(10)상에 형성됨과 더불어 접지전위에 접속된 소오스도전층(11), 제 1 도전형과는 반대인 제 2 도전형이면서 상기 소오스도전층(11)에 대해 제 1방향으로 상기 반도체영역(10)상에 형성된 드레인도전층(12), 상기 소오스도전층(11)과 같이 드레인도전층(12)사이에 형성된 챈널 영역(14), 상기 제 1 방향과 직교하는 제 2 방향으로 연장되고, 상기 챈널영역(14)을 덮도록 상기 반도체영역(10)상에 게이트절연막(13)을 사이에 두고 형성되면서 그 일부가 상기 드레인도전층(12)과 공간적으로 겹쳐지도록 상기 제어게이트도전층(19), 상기 챈널영역(14)상에서 상기 게이트절연막(13)중에 형성된 플로우팅게이트도전층(16), 이 플로우팅게이트도전층(16)의 일단과 공간적으로 겹쳐지도록 상기 게이트절연막(13)중에 형성되면서 상기 제 1 방향으로 연장된 소거게이트도전층(15) 및, 상기 드레인도전층(12)에 접촉구멍(24)을 통해 접속되면서 상기 메모리셀에 보존유지되어 있는 데이터를 독출하기 위한 데이터선(23)를 구비하여 구성되고, 상기 다수의 메모리셀중 제 1 및 제 2 메모리셀은 상기 제 2 방향에 평행하도록 배치되어 제 1 메모리셀쌍을 구성하면서 상기 제 1 및 제 2 메로리셀중 상기 소오스도전층(11)이 제 1 배선에 의해 상호 접속됨과 더불어 다른 메모리셀쌍의 상기 제 1 배선 상호는 상기 제 1 배선보다 저저항인 제 2 배선 (21)에 의해 상호 접속되도록 된 것을 특징으로 한다.
[작용]
상기와 같이 구성된 본 발명은, 횡방향으로 인접하는 메모리셀상의 소오스전극을 독립해서 구성시키고 있기 때문에 소거게이트전극과 접속되는 소거게이트선과 소오스전극이 교차하지 않게 된다.
더욱이 메모리셀상의 소오스전극마다 접지선을 접속시킴으로써 각 메모리셀의 소오스영역은 가장 짧은 거리로 접지배선에 접속된다.
[실시예]
이하, 예시도면을 참조해서 본 발명에 따른 실시예를 상세히 설명한다.
제 4 도는 본 발명의 제 1 실시예에 따른 불휘발성 반도체메모리의 패턴 평면도이고, 제 5a 도 내지 제 5c 도는 각각 제 4 도에 도시한 메모리의 Ⅰ-Ⅰ'선, Ⅱ-Ⅱ', Ⅲ-Ⅲ'선에 따른 종단면도로서, 제 1 실시예에 따른 불휘발성 반도체메모리는 P형 반도체기판상에 형성되는 바, 기판(10 : 제 1 도전형 반도체영역)에는 소오스 영역용의 N형 확산영역(11 : 소오스도전층)이 각각 도면중 왼쪽, 오른쪽방향(제 2 방향)으로 상호 인접하는 각 두개의 메모리셀마다 독립해서 형성되어 있다(제 5b 도, 제 5c 도). 여기서 상호 인접하는 각 두개의 메모리셀, 즉 제 1 메모리셀쌍을 구성하는 제 1 메모리셀과 제 2 메모리셀의 N형 확산영역(11 ; 소오스도전층)은 이 N형 확산영역(11)과 일체적으로 형성되는 확산배선(즉, 제 4 도에서는 N형 확산영역(11)과 동일하게 관찰됨)인 제 1배선에 의해 상호 접속되게 된다. 또, N형 확산영역 (12 ; 드레인도전층)은 각각 도면중 윗쪽과 아래쪽방향에서 상호 인접한 메모리셀 두개의 공통드레인영역으로 되고, 각 N형 확산영역(11)과 각 N형 확산영역(12)사이에는 두께가 500Å정도인 게이트절연막(13)이 형성되어 있으며 (제 5a 도, 5b 도), 이들 각 게이트절연막(13)아래의 기판표면은 각 메모리셀의 챈널영역(14)으로 된다(제 5b 도) 또한 제 1 층째인 다결정실리콘층(15 ; 소거게이트도전층)에는 각각 메모리셀의 소거게이트전극 및 소거게이트선이 형성되고, 각 N형 확산영역(11)사이에 공간적으로 배치되어 있음과 더불어 제 4 도중 위와 아래의 방향으로 연장시켜 형성되어 있다.
한편, 제 2 층째인 사결정실리콘층(16 : 플로우팅게이트도전층)은 각각 메모리셀의 플루우팅게이트전극을 형성하고, 각 메모리셀의 N형 확산영역(11,12)사이의 챈널영역(14)상에 게이트절연막(13)을 통해서 형성되어 있으며, 다결정실리콘층(16)의 일단은 다결정실리콘층(15)과 겹쳐져 있다. 또한 다결정실리콘층(15)상에는 절연막(17)이 형성되어 있고, 이 절연막(17)과 다결정실리콘층(15,16)이 겹쳐져 있는 영역의 중앙부에는 300Å 정도 두께의 박막부(18)가 형성되어 있으며, 이외의 절연막(17)부분의 두께는 500Å 정도로 되어 있다.
그리고 제 3 층째인 다결정실리콘층(19 ; 제어게이트도전층)을 제 4 도중 왼쪽과 오른쪽방향에서 서로 인접하는 다수메모리셀의 각 챈널영역(14)상에 연속적으로 형성시켜 각 메모리셀의 제어게이트전극 및 제어게이트선을 구성하게 된다. 또 다결정실리콘층(19)은 절연막(20)을 통해 제 2 층째인 다결정실리콘층(16)을 덮음과 더불어 그 일부는 상기 게이트절연막(13)을 통해서 챈널영역(14)위를 직접 덮고 있다. 또한 알루미늄배선(21 ; 제2배선)을 제 4 도중의 위아래방향(제 1방향)으로 연장되게 헝성시켜 각 N형 확산영역(11)에 접지전압을 공급하게 되고, 각 N형 확산영역(11)과 각 알루미늄배선(21)은 접촉구멍(22)을 통해 접속되어 있다. 또한, 데이터선으로 되는 알루미늄배선(23)은 제 4 도중의 위아래방향으로 연장되게 형성시켜 주며, N형 확산영역(12)과 이들 각 알루미늄배선(23)은 접촉구멍 (24)을 통해서 접속되어 있다. 상기한 바와 같은 구조로 이루어진 메모리의 등가회로는 제 1 도에 나타낸 회로와 동일하며, 다만 제 4 도에 있어서는 횡방향으로 3개, 종방향으로 2개의 메모리가 도시되어 있는 바, 각 메모리의 소오스영역(S)은 N형 확산영역(11)으로, 드레인영역(D)은 N형 확산영역(12)으로, 소거게이트전극(EG) 및 소거게이트선 (34)은 다결정실리콘층(15)으로 형성되어 있다. 또, 플로우팅게이트전극(FG)은 다결정실리콘층(16)에, 제어게이트전극(CG)및 제어게이트선(32)은 다결정실리콘층(16)에 각각 형성되어 있고, 접지선(33)은 알루미늄배선(21)으로, 데이터선(31)은 알루미늄배선(23)으로 각각 구성되어 있다.
이상과 같이 형성된 메모리에 있어서 데이터의 프로그램동작과 소거동작은 종래의 경우와 모두 같게 된다. 즉, 프로그램동작은 소거게이트선을 접지전압으로 설정해 놓은 상태에서 선택된 메모리셀이 접속된 데이터선과 제어게이트선을 높은 전압으로 설정함으로써 이루어지고, 소거동작은 선택된 메모리셀이 접속된 데이터선과 제어게이트선을 접지전압으로 설정해 놓고 소거게이트선을 높은 전압으로 설정함으로써 이루어지게 된다.
상기한 바와 같이 형성된 메모리에서는 제 5c 도의 단면도로부터 분명히 알 수 있는 바와 같이 메모리셀의 소오스영역(S)이 형성되는 N형 확산영역(11)과, 소거게이트전극(EG) 및 소거게이트선을 구성하는 제 1 층째의 다결정실리콘층(15)이 공간적을로 교차하고 있지 않고 있기 때문에 종래의 메모리에서 문제로 되었던 데이터소거시의 높은 전압인가시 다결정실리콘층(15)과 N형 확산영역 (11)사이의 내압문제가 해소되게 된다.
따라서 제 5c 도에 있어서는 다결정실리콘층(15)과 기판(10)사이에 존재하는 절연막의 두께가 다른 영역과 마찬가지로 1000Å보다도 충분히 얇아도 되고, 이들은 한번의 PEP프로세스에 의해 형성시킬 수 있기 때문에 종래 메모리에 비해 제조공정이 간단하게 된다.
더욱이 N형 확산영역(11)과 다결정실리콘층이 공간적으로 교차하고 있는 부분이 없기 때문에 이 N형 확산영역(11)의 확산공정도 한번의 PEP프로세스에 의해 형성시킬 수 있게 됨으로써 종래 메모리에 더욱 더 제조공정이 간단하게 된다.
또, 상기 실시예의 메모리에서는 각 두개의 메모리셀에 대해 형성시킨 공통소오스영역용의 N형 확산영역(11)마다 접지전압공급용의 알루미늄배선(21)을 각 접촉구멍(22)을 통해 접속시킴으로써 각 메모리셀의 소오스영역에서 알루미늄배선(21)까지의 거리가 동일하게 되면서 이것이 최단거리로 되어 각 메모리셀의 소오스저항값을 가장 적게 할 수가 있게 된다. 이 결과 메모리셀에서의 데이터독출시 챈널 전류가 크게 되어 데이터 독출속도가 낮아지게 되는 것을 방지할 수 있게 된다.
또한, 본 실시예의 메모리에서는 플로우팅게이트전극으로 되는 제 2층째의 다결정실리콘층(16)의 끝부분과, 소거게이트전극으로 되는 제 1 층째의 다결정실리콘층(15)의 겹쳐지는 부분에 있어서, 그 사이에 존재하는 절연막(17)의 일부만이 300Å 정도의 막두께인 박막부(18)로 형성되어 있는데 반해, 종래 메모리에서는 이 겹쳐지는 영역전체의 절연막(17)이 박막화되어 있어 박막부분의 면적이 넓게 되어 소거게이트전극(EG)과 플로우팅게이트전극(FG)사이에 발생하는 용량보다 플로우팅게이트전극(FG)과 제어게이트전극 사이에 발생하는 용량비의 값이 크게 되어 있다. 이 때문에 데이터의 프로그램시 제어게이트전극(CG)에 높은 전압을 인가해도 플로우팅게이트전극(FG)의 전압이 충분히 상승하지 않아 완전한 프로그램을 실행할 수가 없었다.
그러나 본 실시예의 메모리에서는 다결정실리콘층(16)과 다결정실리톤층(15)의 겹쳐지지 않는 부분사이에 존재하는 절연막(17)의 일부만이 박막부(18)로 되어 있어 박막부분의 면적이 종래 메모리에 비해 충분히 좁게 되어 있다. 따라서 소거게이트전극(EG)과 플로우팅게이트전극 (FG)에 발생하는 용량과, 플로우팅게이트전극(FG)과 제어게이트전극(CG)사이에 발생하는 용량비의 값이 적어지게 되어 데이터의 프로그램시 플로우팅게이트전극(FG)의 전압이 충분히 상숭하게 된다.
따라서 본 실시예의 메모리에서의 데이터프로그램시 완전한 프로그램을 할 수 있다는 효과도 있다.
제 6 도는 본 발명의 제 2 실시예에 따른 불휘발성 반도체 메모리의 구성을 나타낸 패턴평면도로서, 본 실시예의 메모리에서는 각 챈널영역(14)을 중심으로 해서 소오스영역으로 되는 N형 확산영역 (11)과 드레인 영역으로 되는 N형 확산영역(12)이 2 비트마다 교대로 배치되어 있다.
이 경우에도 소오스영역용의 N형 확산영역(11)은 두 개의 메모리셀마다 독립해서 헝성되어 각 N형 확산영역(11)에 대해 접촉구멍(22)을 통해 접지전압공급용의 알루미늄배선(21)이 접속되어 있다. 따라서 본 실시예에 따른 메모리의 경우에도 제 4 도에 도시한 실시예의 메모리와 동일한 동작 및 제조상의 효과를 얻을 수 있다. 더욱이 본 실시예에서는 제 4 도에 도시한 실시예에 비해 집적도를 향상시킬 수 있게 된다.
제 7 도는 제 6 도에 도시한 메모리의 Ⅰ-1'선에 따른 종단면도로서 상기 제 5b 도의 단면도에 대응하고 있는 바, 본 변형예의 메모리에서는 소거게이트전극(EG)및 소거게이트선이 제 2 층째의 다결정실리콘층(16)으로 형성되어 있는데, 본 변형예에 따른 메모리의 경우에는 다결정신리콘층(15, 16)의 상하관계가 다를 뿐이며, 제 4 도의 실시예 메모리와 동일한 효과를 얻을 수 있다.
제 8 도는 상기 제 4 도에 도시한 실시예의 제 1 변형예에 따른 불휘발성 반도체메모리의 구성을 도시한 패턴평면도이고, 제 9 도는 제 8 도에 도시한 메모리의 Ⅰ-Ⅰ'선에 따른 종단면도로서, 제 4 도의 실시예 메모리에서는 다결정실리콘층(15, 16)이 겹쳐져 있는 영역에 대해 절연막(17)의 각 중앙부에만 300Å정도의 막두께의 박막부(18)가 형성되어 있는 바, 이것에 의해 박막부(18)의 면적을 좁힐 수 있고, 플로우팅제어전극(FG)과 소거게이트전극(EG)사이의 용량을 적게 할 수 있었다.
이에 반해 본 변형예에 따른 메모리에서는 소거게이트용의 다결정실리콘층(15)을 공유하는 각 두개의 메모리셀마다 공통으로 박막부(18)를 형성시킨 것인데, 이 경우에도 각 메모리셀에 있어서의 박막부의 면적을 좁게 하기 위해 박막부(18)끝부분의 위치가 소거게이트전극으로 되는 다결정실리콘층(15)의 끝부분보다 안쪽에 형성되어 있다.
제 10 도는 제 4 도에 도시한 실시예의 제 2 변형예에 따른 불휘발성 반도체 메모리의 구성을 도시한 패턴평면도이고, 제 11 도는 제 10 도에 도시한 메모리의 Ⅰ- Ⅰ'선에 따른 종단면도로서, 본 변형예에 따른 메모리에서는 박막부(18)의 면적을 좁게 해서 플로우팅게이트전극(FG)자 소거게이트전극(EG)사이의 용량을 작게 하기 위해 박막부(18)가 각 메모리 셀마다 절연막(17)중앙부에 형성되어 있다. 더욱이 각 박막부(18)의 평면형상을 세로길이로 하여 제 10 도에 도시한 바와 같이 플로우팅게이트전극(FG)으로 되는 제 2 다결정실리콘층(16)의 폭방향으로 상기 다결정실리콘층(16)에서 뻗어 나오도록 형성시키고 있다. 상기한 바와 같은 구성에 의하면, 박막부(18)를 형성시킬 때에 마스크의 어긋남이 발생해도 각 메모리셀에 있어서의 박막부(18)의 면적은 일정하게 되며, 각 메모리셀에 있어서의 균일한 소거특성을 얻을 수 있게 된다.
그리고, 본 발명은 상기 각 실시예 및 변형예에 한정되는 것은 아니고 다양한 변형이 가능함은 말할 필요도 없다. 에컨대 상기 제 6 도와 제 8 도 및 제 10 도의 변형예 메모리에 있어서, 제 7 도의 변형예에 도시한 바와 같이 제 1 층째, 제 2 층째인 다결정실리콘층(15,16)을 교환해서 소거게이트전극과 플로우팅확산영역을 구성시켜도 된다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 제조공정이 복잡하지 않고, 데이터의 독출속도가 낮아지는 것을 방지할 수 있는 불휘발성 반도체메모리를 제공할 수 있다.

Claims (13)

  1. 매트릭스상으로 형성되면서 제 1 도전형 반도체영역(10)을 포함하는 다수의 메모리셀과, 제 1 도전형과는 반대인 제 2 도전형이면서 상기 반도체영역(10)상에 형성됨과 더불어 접지전위에 접속된 소오스도전층(11), 제 1 도전형과는 반대인 제 2 도전형이면서 상기 소오스도전층(11)에 대해 제 1 방향으로 상기 반도체영역(10)상에 형성된 드레인도전충(12),상기 소오스도전충(11)과 상기 드레인도전층(R)사이에 형성된 챈널영역(14),상기 제 1 방향과 직교하는 제 2 방항으로 연장되고, 상기 챈널영역(14)을 덮도록 상기 반도체영역(10)상에 게이트절연막(13)을 사이에 두고 형성되면서 그 일부가 상기 드레인도전층(12)과 공간적으로 겹쳐진 제어게이트도전충(19),상기 챈널영역(14)상에서 상기 게이트절연막(13)중에 형성된 플로우팅게이트도전층(16), 이 플로우팅게이트도전층(16)의 일단과 공간적으로 겹쳐지도록 상기 게이트절연막(13)중에 형성되면서 상기 제 1방향으로 연장된 소거게이트도전층(15) 및, 상기 드레인도전층(12)에 접촉구멍(24)을 통해 접속되면서 상기 메모리셀에 보존유지되어 있는 데이터를 독출하기 위한 데이터선(23)를 구비하여 구성되고, 상기 다수의 메모리셀중 제 1 및 제 2 메모리셀은 상기 제 2 방향에 평행하도록 배치되어 제 1 메모리셀쌍을 구성하면서 상기 제 1 및 제 2 메모리셀중 상기 소오스도전층(11)이 제 1 배선에 의해 상호 접속됨과 더불어 다른 메모리셀쌍의 상기 제 1 배선 상호는 상기 제 1 배선보다 저저항인 제 2 배선에 의해 상호 접속되도록 된 것을 특징으로 하는 불휘발성 반도체 메모리.
  2. 제 1 항에 있어서, 제 3 및 제 4 메모리셀로 이루어진 제 2 메모리셀쌍을 상기 제 1 메모리셀쌍에 대해 상기 제 1 방향으로 형성시켜 메모리셀쌍 열을 구성시킨 것을 특징으로 하는 불휘발성 반도체 메모리.
  3. 제 2 항에 있어서, 상기 제 2 메모리셀 쌍중 상기 제 3 및 제 4 메모리셀의 상기 소오스도전층(11)이 접촉구멍(22)을 통해 상기 제 1 및 제 2 메모리셀의 상기 소오스도전층(11)과 접속되도록 된 것을 특징으로 하는 불휘발성 반도체 메모리.
  4. 제 3 항에 있어서, 상기 제 1 과 제 2, 제 3 및 제 4 메모리셀의 각 제 1 과 제 2, 제 3 및 제 4 소오스도전층(11)과 상기 제 2 배선을 접촉시키는 접촉구멍(22)을 상기 각 챈널영역(14)으로부터 거리가 거의 동일한 점에 형성시킨 것을 특징으로 하는 불휘발성 반도체 메모리.
  5. 제 2 항에 있어서, 상기 제 2 메모리셀쌍의 상기 제 3 및 제 4 메모리셀의 드레인도전층(12)을 각각 상기 제 1 및 제 2 메모리셀의 상기 드레인도전충(12)에 접속시킨 것을 특징으로 하는 불휘발성 반도체 메모리.
  6. 제 2 항에 있어서, 상기 소거게이트도전층(15)을 사이에 두고 형성된 제 1 및 제 2 메모리셀 쌍열이 제 1 방향으로 서로 1메모리셀 정도 어긋나도록 형성된 것을 특징으로 하는 불휘발성 반도체 메모리.
  7. 제 1 항에 있어서, 상기 제 2 배선은 접지전위에 접속됨과 더불어 상기 제 1 배선과 제 2 배선의 접촉위치가 상기 제 1 및 제 2 메모리셀의 상기 챈널영역(14)으로부터 등거리인 것을 특징으로 하는 불휘발성 반도체 메모리 .
  8. 제 1 항에 있어서, 상기 플로우팅게이트도전층(16)과 상기 소거게이트도전층(15)은 그 일부분이 박막부(18)를 통해 공간적으로 겹쳐지도록 된 것을 특징으로 하는 불휘발성 반도체 메모리.
  9. 제 8 항에 있어서, 상기 플로우팅게이트도전층(16)은 상기 소거게이트도전층(15)보다 위에 형성된 것을 특징으로 하는 불휘발성 반도체 메모리.
  10. 제 8 항에 있어서, 상기 소거게이트도전층(15)은 상기 플로우팅게이트도전층(16)보다 위에 형성된 것을 특징으로 하는 불휘발성 반도체 메모리.
  11. 제 1 항에 있어서, 상기 제 1 메모리셀 쌍에 있어서 상기 제 1 및 제 2 메모리셀의 상기 소오스도전층(11)이 한번의 제조공정으로 형성될 수 있도록 된 것을 특징으로 하는 불휘발성 반도체 메모리.
  12. 제 1 항에 있어서, 상기 제 1 배선은 상기 소오스도전층(11)과 일체적으로 형성된 확산배선에 의해 실현되도록 된 것을 특징으로 하는 불휘발성 반도체 메모리.
  13. 제 1 항에 있어서, 상기 제 2 배선은 알루미늄배선(21)으로 이루어진 것을 특징으로 하는 불휘발성 반도체 메모리.
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