JP2597719B2 - 不揮発性半導体記憶装置およびその動作方法 - Google Patents
不揮発性半導体記憶装置およびその動作方法Info
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- 238000000034 method Methods 0.000 title claims description 32
- 239000004065 semiconductor Substances 0.000 title claims description 23
- 239000000758 substrate Substances 0.000 claims description 39
- 239000002800 charge carrier Substances 0.000 claims description 16
- 238000003860 storage Methods 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 239000000969 carrier Substances 0.000 claims 1
- 238000011017 operating method Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 81
- 238000009792 diffusion process Methods 0.000 description 47
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 39
- 229920002120 photoresistant polymer Polymers 0.000 description 21
- 239000012535 impurity Substances 0.000 description 17
- 239000011229 interlayer Substances 0.000 description 13
- XHXFXVLFKHQFAL-UHFFFAOYSA-N phosphoryl trichloride Chemical compound ClP(Cl)(Cl)=O XHXFXVLFKHQFAL-UHFFFAOYSA-N 0.000 description 12
- 238000005530 etching Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 238000000059 patterning Methods 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 8
- 239000011574 phosphorus Substances 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 7
- 230000005641 tunneling Effects 0.000 description 7
- 239000002784 hot electron Substances 0.000 description 6
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 6
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 6
- 239000012808 vapor phase Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 238000000605 extraction Methods 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000005086 pumping Methods 0.000 description 3
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 2
- 229910017855 NH 4 F Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000005245 sintering Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は不揮発性半導体記憶装置に係わり、特に電
気的に記憶情報の消去が可能であるE2PROMおよびその動
作方法に関する。
気的に記憶情報の消去が可能であるE2PROMおよびその動
作方法に関する。
（従来の技術） 不揮発性半導体記憶装置のひとつとして、E2PROMが良
く知られている。E2PROMは、電気的に記憶情報の書き込
み、および読み出しができ、最大の特徴として、電気的
に記憶情報の消去ができる点がある。
く知られている。E2PROMは、電気的に記憶情報の書き込
み、および読み出しができ、最大の特徴として、電気的
に記憶情報の消去ができる点がある。
この最大の特徴である電気的な記憶情報の消去の方法
は、E2PROM内部のメモリセル内に存在する浮遊ゲート電
極中に蓄積されている荷電キャリアを、薄い絶縁膜が持
つトンネル現象（このトンネル現象は、特にFowler Nor
dheimトンネル現象として知られている）を利用して外
部に引き抜く。従来の消去方法によれば、半導体基板中
に形成されているソースまたはドレイン拡散層に高電位
を印加して浮遊ゲート電極に対し、高い電界を与える。
この結果、浮遊ゲート電極中に蓄積されている荷電キャ
リア（この場合は電子）が、ゲート絶縁膜を通してソー
スまたはドレイン拡散層に引き抜かれる。しかしなが
ら、基板に形成されているソースまたはドレイン拡散層
に荷電キャリアを引き抜くために、ゲート絶縁膜と、ソ
ースまたはドレイン拡散層との界面にて電子−正孔対が
発生し、消去時に過大なソースまたはドレイン電流が流
れてしまうという問題があった。
は、E2PROM内部のメモリセル内に存在する浮遊ゲート電
極中に蓄積されている荷電キャリアを、薄い絶縁膜が持
つトンネル現象（このトンネル現象は、特にFowler Nor
dheimトンネル現象として知られている）を利用して外
部に引き抜く。従来の消去方法によれば、半導体基板中
に形成されているソースまたはドレイン拡散層に高電位
を印加して浮遊ゲート電極に対し、高い電界を与える。
この結果、浮遊ゲート電極中に蓄積されている荷電キャ
リア（この場合は電子）が、ゲート絶縁膜を通してソー
スまたはドレイン拡散層に引き抜かれる。しかしなが
ら、基板に形成されているソースまたはドレイン拡散層
に荷電キャリアを引き抜くために、ゲート絶縁膜と、ソ
ースまたはドレイン拡散層との界面にて電子−正孔対が
発生し、消去時に過大なソースまたはドレイン電流が流
れてしまうという問題があった。
以下、半導体基板をｐ型とし、ドレインおよびソース
拡散層をｎ型拡散層としたE2PROMメモリセルをモデルに
用いて、従来の記憶情報の消去時に流れる過大な電流の
問題について、図面を参照して説明する。
拡散層をｎ型拡散層としたE2PROMメモリセルをモデルに
用いて、従来の記憶情報の消去時に流れる過大な電流の
問題について、図面を参照して説明する。
過大電流の説明に先立ち、第７図に図示されているE2
PROMメモリセルの構造について述べておく。ｐ型半導体
基板内701内には、ｎ型ドレイン拡散層702、およびｎ型
ソース拡散層703が形成されている。これらのｎ型拡散
層702と、703との相互間に形成されるチャネル領域上に
は、第１ゲート絶縁膜704を介して、一部がドレイン領
域702上に延在している浮遊ゲート電極705が形成されて
いる。浮遊ゲート電極上には層間絶縁膜706を介して、
制御ゲート電極707が形成されている。また、これらに
よって構成された積層体の側壁には側部絶縁膜708が形
成され、これと一体化されている第２ゲート絶縁膜709
が上記チャネル領域上に形成されている。これらの第２
ゲート絶縁膜709、側部絶縁膜708上には、選択ゲート電
極710が形成されている。
PROMメモリセルの構造について述べておく。ｐ型半導体
基板内701内には、ｎ型ドレイン拡散層702、およびｎ型
ソース拡散層703が形成されている。これらのｎ型拡散
層702と、703との相互間に形成されるチャネル領域上に
は、第１ゲート絶縁膜704を介して、一部がドレイン領
域702上に延在している浮遊ゲート電極705が形成されて
いる。浮遊ゲート電極上には層間絶縁膜706を介して、
制御ゲート電極707が形成されている。また、これらに
よって構成された積層体の側壁には側部絶縁膜708が形
成され、これと一体化されている第２ゲート絶縁膜709
が上記チャネル領域上に形成されている。これらの第２
ゲート絶縁膜709、側部絶縁膜708上には、選択ゲート電
極710が形成されている。
第７図は、上記構造を持つE2PROMメモリセルに、消去
時の電圧が印加された状態を示している。すなわち、ｎ
型ドレイン拡散層702に対して、高い電圧が印加された
状態となっている。（図中の711は空乏層である）。こ
の結果、浮遊ゲート電極705中に蓄積されている電子
（荷電キャリア）712は、第１ゲート絶縁膜704を通し
て、基板701内に形成されたｎ型ドレイン拡散層702に引
き抜かれる。この時、第１ゲート絶縁膜704と、ｎ型ド
レイン拡散層702との界面にて電子−正孔対が発生し、
ドレイン電流の増加を招いている。すなわち過大なドレ
イン電流を引き起こしている。
時の電圧が印加された状態を示している。すなわち、ｎ
型ドレイン拡散層702に対して、高い電圧が印加された
状態となっている。（図中の711は空乏層である）。こ
の結果、浮遊ゲート電極705中に蓄積されている電子
（荷電キャリア）712は、第１ゲート絶縁膜704を通し
て、基板701内に形成されたｎ型ドレイン拡散層702に引
き抜かれる。この時、第１ゲート絶縁膜704と、ｎ型ド
レイン拡散層702との界面にて電子−正孔対が発生し、
ドレイン電流の増加を招いている。すなわち過大なドレ
イン電流を引き起こしている。
この電子−正孔対の発生を、第８図に示すエネルギー
バンド図を参照して、より詳細に説明する。
バンド図を参照して、より詳細に説明する。
図中に示す801の領域は、第７図に示す浮遊ゲート電
極705に対応する領域で、802は、第７図に示す第１ゲー
ト絶縁膜704に対応する領域で、803は、第７図に示すｎ
型ドレイン拡散層702に対応する領域である。また、図
中の804は、半導体（例えばシリコン）の伝導帯を表
し、805は価電子帯を表している。第８図は、ｎ型ドレ
イン拡散層702、すなわち図中の803の領域に高電圧が印
加されている状態を示している。ｎ型ドレイン拡散層70
2に高い電圧が印加されると、図中の803の領域に存在す
るバンドは曲げられ、特に第１ゲート絶縁膜704（例え
ば酸化シリコン）近傍に位置する禁止帯806の幅が狭く
なる。禁止帯806の幅が狭くなると、価電子帯805に存在
する電子715が伝導帯804へとトンネルで移動する、いわ
ゆるバンド間トンネリングが発生する。そして価電子帯
805には正孔714が残る。上記電子715は、ｎ型ドレイン
領域702、すなわち孔電位電源に対して流れ、正孔714
は、基板701、すなわち接地等の低電位電源に対して流
れてドレイン電流の増加を引き起こしている。
極705に対応する領域で、802は、第７図に示す第１ゲー
ト絶縁膜704に対応する領域で、803は、第７図に示すｎ
型ドレイン拡散層702に対応する領域である。また、図
中の804は、半導体（例えばシリコン）の伝導帯を表
し、805は価電子帯を表している。第８図は、ｎ型ドレ
イン拡散層702、すなわち図中の803の領域に高電圧が印
加されている状態を示している。ｎ型ドレイン拡散層70
2に高い電圧が印加されると、図中の803の領域に存在す
るバンドは曲げられ、特に第１ゲート絶縁膜704（例え
ば酸化シリコン）近傍に位置する禁止帯806の幅が狭く
なる。禁止帯806の幅が狭くなると、価電子帯805に存在
する電子715が伝導帯804へとトンネルで移動する、いわ
ゆるバンド間トンネリングが発生する。そして価電子帯
805には正孔714が残る。上記電子715は、ｎ型ドレイン
領域702、すなわち孔電位電源に対して流れ、正孔714
は、基板701、すなわち接地等の低電位電源に対して流
れてドレイン電流の増加を引き起こしている。
つまり、浮遊ゲート705中に蓄積されている荷電キャ
リアを、低電位電源に接続されている基板701内に形成
されている拡散層（例えばｎ型ドレイン拡散層702）に
高電位を印加して、これに対して引き抜くという、従来
の消去方法であると、上記バンド間トンネリングによる
過大電流発生の問題は避けられなものとなる。このよう
に、消去時に過大電流が発生すると、例えばチャージポ
ンピング法のような内部昇圧手段では電位の供給が間に
合わず、電圧の降下を招いて、消去時間の遅延、あるい
は荷電キャリアの引き抜き不足等の問題が発生する。す
なわち、従来のE2PROMでは、内部昇圧による消去動作が
困難なものとなっている。
リアを、低電位電源に接続されている基板701内に形成
されている拡散層（例えばｎ型ドレイン拡散層702）に
高電位を印加して、これに対して引き抜くという、従来
の消去方法であると、上記バンド間トンネリングによる
過大電流発生の問題は避けられなものとなる。このよう
に、消去時に過大電流が発生すると、例えばチャージポ
ンピング法のような内部昇圧手段では電位の供給が間に
合わず、電圧の降下を招いて、消去時間の遅延、あるい
は荷電キャリアの引き抜き不足等の問題が発生する。す
なわち、従来のE2PROMでは、内部昇圧による消去動作が
困難なものとなっている。
（発明が解決しようとする課題） この発明は上記のような点に鑑みて為されたもので、
消去時に過大な電流が流れることなく記憶情報の消去が
可能となる不揮発性半導体記憶装置およびその動作方法
を提供することを目的とする。
消去時に過大な電流が流れることなく記憶情報の消去が
可能となる不揮発性半導体記憶装置およびその動作方法
を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明では、第１導電
型の半導体基板と、この基板内に、互いに離隔して形成
された第２導電型のソース領域および第２導電型のドレ
イン領域と、前記ソース領域と前記ドレイン領域との間
に規定されたチャネル領域上のうち、前記ドレイン領域
上からこのドレイン領域と前記ソース領域との間の部分
までの上に形成された第１ゲート絶縁膜、この第１ゲー
ト絶縁膜上に形成された浮遊ゲート電極、この浮遊ゲー
ト電極上に形成された第２ゲート絶縁膜、およびこの第
２のゲート絶縁膜上に形成された制御ゲート電極とを含
む積層体と、前記チャネル領域の残りの部分上から前記
積層体の一方の側壁上にかけて、第３の絶縁膜を介して
形成された、前記チャネル領域の残りの部分と容量結合
する選択ゲート電極と、前記ドレイン領域上から前記積
層体の他方の側壁上にかけて、第４の絶縁膜を介して形
成された、前記浮遊ゲート電極と容量結合する消去ゲー
ト電極とを含む、前記基板に設けられたメモリセルと、
前記制御ゲート電極、前記選択ゲート電極、前記消去ゲ
ート電極および前記ドレイン領域各々に、同一極性の電
位を印加し、前記浮遊ゲート電極中に荷電キャリアを注
入し、前記メモリセルに記憶情報を書き込む手段と、前
記選択ゲート電極に書き込み時よりも高い電位を、前記
制御ゲート電極、前記消去ゲート電極および前記ドレイ
ン領域各々に、書き込み時よりも低い電位をそれぞれ印
加し、前記浮遊ゲート電極の帯電状態に応じた、前記浮
遊ゲート電極下のチャネル形成の有無を調べ、前記メモ
リセルから記憶情報を読み出す手段と、前記消去ゲート
電極に書き込み時よりも高い電位を印加し、前記浮遊ゲ
ート電極中の荷電キャリアを前記消去ゲート電極に向け
て引き抜き、前記メモリセルの記憶情報を消去する手段
とを具備することを特徴としている。
型の半導体基板と、この基板内に、互いに離隔して形成
された第２導電型のソース領域および第２導電型のドレ
イン領域と、前記ソース領域と前記ドレイン領域との間
に規定されたチャネル領域上のうち、前記ドレイン領域
上からこのドレイン領域と前記ソース領域との間の部分
までの上に形成された第１ゲート絶縁膜、この第１ゲー
ト絶縁膜上に形成された浮遊ゲート電極、この浮遊ゲー
ト電極上に形成された第２ゲート絶縁膜、およびこの第
２のゲート絶縁膜上に形成された制御ゲート電極とを含
む積層体と、前記チャネル領域の残りの部分上から前記
積層体の一方の側壁上にかけて、第３の絶縁膜を介して
形成された、前記チャネル領域の残りの部分と容量結合
する選択ゲート電極と、前記ドレイン領域上から前記積
層体の他方の側壁上にかけて、第４の絶縁膜を介して形
成された、前記浮遊ゲート電極と容量結合する消去ゲー
ト電極とを含む、前記基板に設けられたメモリセルと、
前記制御ゲート電極、前記選択ゲート電極、前記消去ゲ
ート電極および前記ドレイン領域各々に、同一極性の電
位を印加し、前記浮遊ゲート電極中に荷電キャリアを注
入し、前記メモリセルに記憶情報を書き込む手段と、前
記選択ゲート電極に書き込み時よりも高い電位を、前記
制御ゲート電極、前記消去ゲート電極および前記ドレイ
ン領域各々に、書き込み時よりも低い電位をそれぞれ印
加し、前記浮遊ゲート電極の帯電状態に応じた、前記浮
遊ゲート電極下のチャネル形成の有無を調べ、前記メモ
リセルから記憶情報を読み出す手段と、前記消去ゲート
電極に書き込み時よりも高い電位を印加し、前記浮遊ゲ
ート電極中の荷電キャリアを前記消去ゲート電極に向け
て引き抜き、前記メモリセルの記憶情報を消去する手段
とを具備することを特徴としている。
（作用） 上記構成を有する不揮発性半導体記憶装置であると、
メモリセルの記憶情報を消去するときに、消去ゲート電
極に書き込み時よりも高い電位を印加して、浮遊ゲート
電極中の荷電キャリアを、浮遊ゲート電極などを含む積
層体の側壁に形成された消去ゲート電極に向けて引き抜
くため、バンド間トンネリングによる過大なドレイン電
流が発生しなくなる。したがって、過大なドレイン電流
を発生させることなく、メモリセルの記憶情報を消去で
きる。
メモリセルの記憶情報を消去するときに、消去ゲート電
極に書き込み時よりも高い電位を印加して、浮遊ゲート
電極中の荷電キャリアを、浮遊ゲート電極などを含む積
層体の側壁に形成された消去ゲート電極に向けて引き抜
くため、バンド間トンネリングによる過大なドレイン電
流が発生しなくなる。したがって、過大なドレイン電流
を発生させることなく、メモリセルの記憶情報を消去で
きる。
さらに、メモリセルに記憶情報を書き込むとき、制御
ゲート電極、選択ゲート電極だけでなく、消去ゲート電
極にも同一極性の電位を印加するために、前記浮遊ゲー
ト電極の電位が、より充分に引き上げられるようにな
る。このため、書き込み速度を向上でき、あるいは制御
ゲート電極に印加する電位を同じと仮定して、上記の消
去ゲート電極を持たない装置と比較すると、書き込み動
作一回当たり、浮遊ゲート電極が帯電しているときの電
位と、していないときの電位との差を、より大きくする
ことができる。
ゲート電極、選択ゲート電極だけでなく、消去ゲート電
極にも同一極性の電位を印加するために、前記浮遊ゲー
ト電極の電位が、より充分に引き上げられるようにな
る。このため、書き込み速度を向上でき、あるいは制御
ゲート電極に印加する電位を同じと仮定して、上記の消
去ゲート電極を持たない装置と比較すると、書き込み動
作一回当たり、浮遊ゲート電極が帯電しているときの電
位と、していないときの電位との差を、より大きくする
ことができる。
これらの点から、上記構成を有する不揮発性半導体記
憶装置では、書き込み速度の高速化、および信頼性の向
上を図ることも可能となる。
憶装置では、書き込み速度の高速化、および信頼性の向
上を図ることも可能となる。
（実施例） 以下、図面を参照してこの発明の実施例に係わる不揮
発性半導体記憶装置と、その製造方法と、その動作方法
について説明する。
発性半導体記憶装置と、その製造方法と、その動作方法
について説明する。
まず、第１図および第２図を参照して、この発明の第
１の実施例に係わる不揮発性半導体記憶装置（E2PROM）
と、その動作方法について説明する。
１の実施例に係わる不揮発性半導体記憶装置（E2PROM）
と、その動作方法について説明する。
第１図は、第１の実施例にかかるE2PROMの平面図で、
特にメモリセル部に着目して示したものである。第２図
は、第１図のＡ−Ａ′線に沿う断面図である。
特にメモリセル部に着目して示したものである。第２図
は、第１図のＡ−Ａ′線に沿う断面図である。
第１図および第２図に示すように、例えばｐ型半導体
基板内101内には、ｎ型ドレイン拡散層102、およびｎ型
ソース拡散層103が形成されている。これらのｎ型拡散
層102と、103との相互間に形成されるチャネル領域104
上には、第１ゲート絶縁膜105を介して、一部がドレイ
ン領域102上に延在している浮遊ゲート電極106が形成さ
れている。浮遊ゲート電極106上には層間絶縁膜107を介
して、制御ゲート電極108が形成されている。また、こ
れらによって構成された積層体の側壁には側部絶縁膜10
9が形成され、これと一体化されている第２ゲート絶縁
膜110が上記チャネル領域上に形成されている。これら
の第２ゲート絶縁膜110、側部絶縁膜109上には、選択ゲ
ート電極111が形成されている。また、ｎ型ドレイン拡
散層102には、第１の端子112が第１図に図示されるコン
タクト孔112′を通じて接続され、同様に、ｎ型ソース
拡散層103には、第２の端子113がコンタクト孔113′を
通じて接続されている。制御ゲート電極108には、第３
の端子114がコンタクト孔114′を通じて接続され、選択
ゲート電極111には第４の端子115がコンタクト孔115′
を通じて接続されている。上記端子112〜115は、それぞ
れに配線が接続されている。この配線とは、例えば以下
に説明する第１の実施例にかかる装置の動作を可能とす
る手段のことである。
基板内101内には、ｎ型ドレイン拡散層102、およびｎ型
ソース拡散層103が形成されている。これらのｎ型拡散
層102と、103との相互間に形成されるチャネル領域104
上には、第１ゲート絶縁膜105を介して、一部がドレイ
ン領域102上に延在している浮遊ゲート電極106が形成さ
れている。浮遊ゲート電極106上には層間絶縁膜107を介
して、制御ゲート電極108が形成されている。また、こ
れらによって構成された積層体の側壁には側部絶縁膜10
9が形成され、これと一体化されている第２ゲート絶縁
膜110が上記チャネル領域上に形成されている。これら
の第２ゲート絶縁膜110、側部絶縁膜109上には、選択ゲ
ート電極111が形成されている。また、ｎ型ドレイン拡
散層102には、第１の端子112が第１図に図示されるコン
タクト孔112′を通じて接続され、同様に、ｎ型ソース
拡散層103には、第２の端子113がコンタクト孔113′を
通じて接続されている。制御ゲート電極108には、第３
の端子114がコンタクト孔114′を通じて接続され、選択
ゲート電極111には第４の端子115がコンタクト孔115′
を通じて接続されている。上記端子112〜115は、それぞ
れに配線が接続されている。この配線とは、例えば以下
に説明する第１の実施例にかかる装置の動作を可能とす
る手段のことである。
次に、上記第１の実施例にかかる装置の動作方法につ
いて説明する。
いて説明する。
上記第１の実施例にかかる装置の基本動作としては、
書き込み動作、読み出し動作、および消去動作の３つが
ある。
書き込み動作、読み出し動作、および消去動作の３つが
ある。
以下、これら３つの基本動作について、それぞれ説明
する。
する。
（１） 書き込み動作 情報の書き込み時には、基板101、およびソース103は
接地され、制御ゲート108、選択ゲート111、およびドレ
イン102には、正の電位を印加する。これにより、浮遊
ゲート106中に、第１ゲート絶縁膜105を通して、チャネ
ルホットエレクトロン（電子）が注入され、情報の書き
込みができる。
接地され、制御ゲート108、選択ゲート111、およびドレ
イン102には、正の電位を印加する。これにより、浮遊
ゲート106中に、第１ゲート絶縁膜105を通して、チャネ
ルホットエレクトロン（電子）が注入され、情報の書き
込みができる。
書き込み時に印加される具体的な電圧の一例として
は、 基板101、およびソース103は0V、制御ゲート108は12.
5V、選択ゲート111は1.5V、ドレイン102は5Vである。
は、 基板101、およびソース103は0V、制御ゲート108は12.
5V、選択ゲート111は1.5V、ドレイン102は5Vである。
また、チャネルホットエレクトロン注入時、上記第１
の実施例にかかる装置には、その構造上、以下に説明す
る特徴がある。
の実施例にかかる装置には、その構造上、以下に説明す
る特徴がある。
その特徴とは、チャネルホットエレクトロンの多く
が、第２ゲート絶縁膜110と、第１ゲート絶縁膜105との
界面近傍、なかでも、特に浮遊ゲート106側に存在する
第１ゲート絶縁膜105を介して、浮遊ゲート106中に注入
される点である。すなわち、上記第１の実施例にかかる
装置の構造では、選択ゲート111と、制御ゲート108とが
互いに電気的に分離されている。したがって、書き込み
時、選択ゲート111と、制御ゲート108とにそれぞれ異な
った電位の供給が可能である。例えば上述した一例で
は、制御ゲート108には12.5Vが印加され、選択ゲート11
1には1.5Vが印加されている。この結果、最も電界の高
い領域は、第２ゲート絶縁膜110と、第１ゲート絶縁膜1
05との界面近傍、なかでも、特に浮遊ゲート106側に存
在する第１ゲート絶縁膜105付近となり、チャネルホッ
トエレクトロンの多くがこの付近にて発生し、浮遊ゲー
ト106中に注入されるようになる。
が、第２ゲート絶縁膜110と、第１ゲート絶縁膜105との
界面近傍、なかでも、特に浮遊ゲート106側に存在する
第１ゲート絶縁膜105を介して、浮遊ゲート106中に注入
される点である。すなわち、上記第１の実施例にかかる
装置の構造では、選択ゲート111と、制御ゲート108とが
互いに電気的に分離されている。したがって、書き込み
時、選択ゲート111と、制御ゲート108とにそれぞれ異な
った電位の供給が可能である。例えば上述した一例で
は、制御ゲート108には12.5Vが印加され、選択ゲート11
1には1.5Vが印加されている。この結果、最も電界の高
い領域は、第２ゲート絶縁膜110と、第１ゲート絶縁膜1
05との界面近傍、なかでも、特に浮遊ゲート106側に存
在する第１ゲート絶縁膜105付近となり、チャネルホッ
トエレクトロンの多くがこの付近にて発生し、浮遊ゲー
ト106中に注入されるようになる。
（２） 読み出し動作 記憶情報の読み出し時には、基板101、およびソース1
03は接地され、制御ゲート108には、接地あるいは正の
電圧を（これは、浮遊ゲート106から、メモリセル設計
時に決定される消去時に引き抜かれる電荷量に依存す
る）、選択ゲート111には、書き込み時よりも高い正の
電圧を、ドレイン102には、書き込み時よりも低い正の
電圧をそれぞれ印加する。このとき、もし浮遊ゲート10
6内に電子が注入されていて、負に帯電していれば、浮
遊ゲート106下のチャネル領域104にはチャネルが形成さ
れず、セルのチャネル電流は流れない。逆に、もし浮遊
ゲート106内の電子が排出されていて、正に帯電してい
れば、浮遊ゲート506下のチャネル領域104にチャネルが
形成され、セルのチャネル電流が流れる。このようにし
て、セルのチャネル形成の有無を調べることにより、浮
遊ゲート106内の帯電状態、すなわち記憶情報を読み出
すことができる。
03は接地され、制御ゲート108には、接地あるいは正の
電圧を（これは、浮遊ゲート106から、メモリセル設計
時に決定される消去時に引き抜かれる電荷量に依存す
る）、選択ゲート111には、書き込み時よりも高い正の
電圧を、ドレイン102には、書き込み時よりも低い正の
電圧をそれぞれ印加する。このとき、もし浮遊ゲート10
6内に電子が注入されていて、負に帯電していれば、浮
遊ゲート106下のチャネル領域104にはチャネルが形成さ
れず、セルのチャネル電流は流れない。逆に、もし浮遊
ゲート106内の電子が排出されていて、正に帯電してい
れば、浮遊ゲート506下のチャネル領域104にチャネルが
形成され、セルのチャネル電流が流れる。このようにし
て、セルのチャネル形成の有無を調べることにより、浮
遊ゲート106内の帯電状態、すなわち記憶情報を読み出
すことができる。
読み出し時に印加される具体的な電圧の一例として
は、 基板101、およびソース103は0V、制御ゲート108は０
ないし5V、選択ゲート111は5V、ドレイン102は1.2Vであ
る。
は、 基板101、およびソース103は0V、制御ゲート108は０
ないし5V、選択ゲート111は5V、ドレイン102は1.2Vであ
る。
（３） 消去動作 記憶情報の消去時には、基板101、ソース103、制御ゲ
ート108、およびドレイン102は接地され、選択ゲート11
1には、高い正の電圧を印加する。これにより、浮遊ゲ
ート106内に蓄積されている電子119が側部絶縁膜109を
通して、選択ゲート111内へと引き抜かれ、記憶情報の
消去ができる。
ート108、およびドレイン102は接地され、選択ゲート11
1には、高い正の電圧を印加する。これにより、浮遊ゲ
ート106内に蓄積されている電子119が側部絶縁膜109を
通して、選択ゲート111内へと引き抜かれ、記憶情報の
消去ができる。
消去時に印加される具体的な電圧の一例としては、 選択ゲート111は20V、これ以外の基板101、ドレイン1
02、ソース103、制御ゲート108は0Vである。
02、ソース103、制御ゲート108は0Vである。
また、本消去動作は、従来の消去動作のように、低電
位電源に接続されている基板101内に形成されているド
レイン拡散層102に高電位を印加するのではなく、高電
位電源にのみ接続されている選択ゲート111に対して高
電位を印加するので、電子−正孔対の発生による過大電
流の発生はない。したがって、選択ゲート111に高い正
の電圧を印加することが可能となる。選択ゲートに高い
正の電位が印加されると、瞬間的に電流が流れて浮遊ゲ
ート106中に蓄積されている荷電キャリア（電子119）が
引き抜かれる。荷電キャリアが引き抜かれると、高電圧
が印加されている選択ゲート111との電界が弱くなるの
で、それ以上電流は流れなくなる。このため、消去動作
で過大なドレイン電流が流れることはなく、内部昇圧に
よる消去動作を可能とする。従来では、消去時に、過大
なドレイン電流が流れるために、内部昇圧手段、例えば
チャージポンピング法等の昇圧手段では、高い電位の供
給が間に合わず、電圧降下が発生していた。つまり、従
来のE2PROMでは、消去時には、高い電位を持つ外部電源
からの電位の供給を必要としており、この結果、複数の
外部電源から電位の供給が行なわれていた。ところが本
発明にかかるE2PROMでは、選択ゲート111から荷電キャ
リアを引き抜くために、過大な電流が流れることはな
く、内部昇圧手段、例えばチャージポンピング法等の昇
圧手段の使用が可能となる。つまり、複数の外部電源を
必要とすることはなく、単一電源、例えば5V電源ひとつ
のみで、E2PROMの書き込み、読み出し、および消去の動
作が可能となる。
位電源に接続されている基板101内に形成されているド
レイン拡散層102に高電位を印加するのではなく、高電
位電源にのみ接続されている選択ゲート111に対して高
電位を印加するので、電子−正孔対の発生による過大電
流の発生はない。したがって、選択ゲート111に高い正
の電圧を印加することが可能となる。選択ゲートに高い
正の電位が印加されると、瞬間的に電流が流れて浮遊ゲ
ート106中に蓄積されている荷電キャリア（電子119）が
引き抜かれる。荷電キャリアが引き抜かれると、高電圧
が印加されている選択ゲート111との電界が弱くなるの
で、それ以上電流は流れなくなる。このため、消去動作
で過大なドレイン電流が流れることはなく、内部昇圧に
よる消去動作を可能とする。従来では、消去時に、過大
なドレイン電流が流れるために、内部昇圧手段、例えば
チャージポンピング法等の昇圧手段では、高い電位の供
給が間に合わず、電圧降下が発生していた。つまり、従
来のE2PROMでは、消去時には、高い電位を持つ外部電源
からの電位の供給を必要としており、この結果、複数の
外部電源から電位の供給が行なわれていた。ところが本
発明にかかるE2PROMでは、選択ゲート111から荷電キャ
リアを引き抜くために、過大な電流が流れることはな
く、内部昇圧手段、例えばチャージポンピング法等の昇
圧手段の使用が可能となる。つまり、複数の外部電源を
必要とすることはなく、単一電源、例えば5V電源ひとつ
のみで、E2PROMの書き込み、読み出し、および消去の動
作が可能となる。
また、本発明にかかるE2PROMによれば、高い電圧の印
加が可能であり、例えば従来の消去時のドレイン電位1
2.5Vよりも高い20Vが選択ゲートに印加されるので、瞬
時に電子が引き抜かれるようになる。したがって、記憶
情報の消去に要する時間は、非常に短いものとなる。
加が可能であり、例えば従来の消去時のドレイン電位1
2.5Vよりも高い20Vが選択ゲートに印加されるので、瞬
時に電子が引き抜かれるようになる。したがって、記憶
情報の消去に要する時間は、非常に短いものとなる。
さらに、電子の引き抜きは、側部絶縁膜109を介し
て、一方、電子の注入は、第１ゲート絶縁膜105を介し
て行なう。つまり、消去動作と、書き込み動作とで、ト
ンネル現象を起こす絶縁膜が異なっている。このよう
に、書き込み／消去とで、トンネル現象が起こる絶縁膜
を、それぞれ変えることにより、特に第１のゲート絶縁
膜105の膜寿命を延ばすことが可能となる。この結果、
上記第１の実施例にかかる装置の寿命は長いものとな
る。
て、一方、電子の注入は、第１ゲート絶縁膜105を介し
て行なう。つまり、消去動作と、書き込み動作とで、ト
ンネル現象を起こす絶縁膜が異なっている。このよう
に、書き込み／消去とで、トンネル現象が起こる絶縁膜
を、それぞれ変えることにより、特に第１のゲート絶縁
膜105の膜寿命を延ばすことが可能となる。この結果、
上記第１の実施例にかかる装置の寿命は長いものとな
る。
次に、第３図（ａ）ないし第３図（ｆ）を参照して、
上記第１の実施例にかかるE2PROMの製造方法について説
明する。
上記第１の実施例にかかるE2PROMの製造方法について説
明する。
第３図（ａ）ないし第３図（ｆ）は、上記第１の実施
例にかかるE2PROMを、特にメモリセル部に着目して製造
工程順に示した断面図である。第３図（ａ）ないし第３
図（ｆ）において、各参照する符号は第１図および第２
図と対応するものとする。
例にかかるE2PROMを、特にメモリセル部に着目して製造
工程順に示した断面図である。第３図（ａ）ないし第３
図（ｆ）において、各参照する符号は第１図および第２
図と対応するものとする。
まず、第３図（ａ）に示すように、例えば比抵抗約10
Ω・cmで、（100）面方位のｐ型シリコン基板101上に、
通常のLOCOS法によってフィールド酸化膜（図示せず）
を形成する。このフィールド酸化膜に囲まれた領域が素
子領域となる。次に、シリコン基板101上に、例えば熱
酸化法により、犠牲酸化膜116を、約100Åの厚さに形成
する。続いて、この犠牲酸化膜116を通して、セルトラ
ンジスタのチャネル形成予定領域に対して、しきい値制
御用の所定不純物のイオン注入を行なう。図中の117
は、しきい値制御用の所定不純物がイオン注入された領
域を示す。
Ω・cmで、（100）面方位のｐ型シリコン基板101上に、
通常のLOCOS法によってフィールド酸化膜（図示せず）
を形成する。このフィールド酸化膜に囲まれた領域が素
子領域となる。次に、シリコン基板101上に、例えば熱
酸化法により、犠牲酸化膜116を、約100Åの厚さに形成
する。続いて、この犠牲酸化膜116を通して、セルトラ
ンジスタのチャネル形成予定領域に対して、しきい値制
御用の所定不純物のイオン注入を行なう。図中の117
は、しきい値制御用の所定不純物がイオン注入された領
域を示す。
次に、第３図（ｂ）に示すように、犠牲酸化膜116
を、例えばフッ化アンモニウム（NH4F）液によりエッチ
ング除去した後、例えば熱酸化法により、第１ゲート酸
化膜105を、約100Åの厚さに形成する。この後、例えば
LPCVD法により、第１多結晶シリコン層106を、約1000Å
の厚さに堆積形成する。続いて、この第１多結晶シリコ
ン層106に対して、例えば塩化ホスホリル（POCl3）によ
る気相拡散によって、リンを導入し、導体化（ｎ型化）
する。この後、ホトレジストのパターニングと、それを
マスクとして第１多結晶シリコン層106をエッチングし
て、各メモリセル相互間の浮遊ゲートを分離するセルス
リット（図示せず）を形成する。この後、第１多結晶シ
リコン層106を熱酸化して、シリコン酸化膜を約100Å形
成し、続いて、例えばLPCVD法により、シリコン窒化膜
を約150Åの堆積し、さらに続いてシリコン窒化膜を熱
酸化して約60Åのシリコン酸化膜を形成する。これらの
積層構造膜が、層間絶縁膜107となる。この後、例えばL
PCVD法により、第２多結晶シリコン層108を、約4000Å
の厚さに堆積形成する。続いて、この第２多結晶シリコ
ン層108に対して、例えば塩化ホスホリル（POCl3）によ
る気相拡散によって、リンを導入し、導体化（ｎ型化）
する。
を、例えばフッ化アンモニウム（NH4F）液によりエッチ
ング除去した後、例えば熱酸化法により、第１ゲート酸
化膜105を、約100Åの厚さに形成する。この後、例えば
LPCVD法により、第１多結晶シリコン層106を、約1000Å
の厚さに堆積形成する。続いて、この第１多結晶シリコ
ン層106に対して、例えば塩化ホスホリル（POCl3）によ
る気相拡散によって、リンを導入し、導体化（ｎ型化）
する。この後、ホトレジストのパターニングと、それを
マスクとして第１多結晶シリコン層106をエッチングし
て、各メモリセル相互間の浮遊ゲートを分離するセルス
リット（図示せず）を形成する。この後、第１多結晶シ
リコン層106を熱酸化して、シリコン酸化膜を約100Å形
成し、続いて、例えばLPCVD法により、シリコン窒化膜
を約150Åの堆積し、さらに続いてシリコン窒化膜を熱
酸化して約60Åのシリコン酸化膜を形成する。これらの
積層構造膜が、層間絶縁膜107となる。この後、例えばL
PCVD法により、第２多結晶シリコン層108を、約4000Å
の厚さに堆積形成する。続いて、この第２多結晶シリコ
ン層108に対して、例えば塩化ホスホリル（POCl3）によ
る気相拡散によって、リンを導入し、導体化（ｎ型化）
する。
次に、第３図（ｃ）に示すように、ホトレジストのパ
ターニングと、それをマスクとした異方性エッチング
（例えばRIE法）によって、第２多結晶シリコン層108、
層間絶縁膜107、第１多結晶シリコン層106をエッチング
し、積層体を形成する。これで、第１多結晶シリコン層
106は、浮遊ゲート電極の形状となり、第２多結晶シリ
コン層108は、制御ゲート電極の形状となる。次に、素
子領域に残っている第１ゲート酸化膜105をエッチング
除去した後、例えば熱酸化を行なって、基板101上に
は、第２ゲート酸化膜110を、約400Åの厚みに、上記積
層体の側壁には、側部絶縁膜109を、約800Åの厚みに形
成する。この後、例えばLPCVD法により、第３多結晶シ
リコン層111を、約5000Åの厚さに堆積形成する。続い
て、この第２多結晶シリコン層108に対して、例えば塩
化ホスホリル（POCl3）による気相拡散によって、リン
を導入し、導体化（ｎ型化）する。
ターニングと、それをマスクとした異方性エッチング
（例えばRIE法）によって、第２多結晶シリコン層108、
層間絶縁膜107、第１多結晶シリコン層106をエッチング
し、積層体を形成する。これで、第１多結晶シリコン層
106は、浮遊ゲート電極の形状となり、第２多結晶シリ
コン層108は、制御ゲート電極の形状となる。次に、素
子領域に残っている第１ゲート酸化膜105をエッチング
除去した後、例えば熱酸化を行なって、基板101上に
は、第２ゲート酸化膜110を、約400Åの厚みに、上記積
層体の側壁には、側部絶縁膜109を、約800Åの厚みに形
成する。この後、例えばLPCVD法により、第３多結晶シ
リコン層111を、約5000Åの厚さに堆積形成する。続い
て、この第２多結晶シリコン層108に対して、例えば塩
化ホスホリル（POCl3）による気相拡散によって、リン
を導入し、導体化（ｎ型化）する。
次に、第３図（ｄ）に示すように、第３多結晶シリコ
ン層111と、装置内部配線とを接続する領域にホトレジ
ストが残るようにパターニングした後、それをマスクと
した異方性エッチング（例えばRIE法）によって、上記
積層体の側面に第３多結晶シリコン層111が、側壁状に
残留するようにエッチングする。
ン層111と、装置内部配線とを接続する領域にホトレジ
ストが残るようにパターニングした後、それをマスクと
した異方性エッチング（例えばRIE法）によって、上記
積層体の側面に第３多結晶シリコン層111が、側壁状に
残留するようにエッチングする。
次に、第３図（ｅ）に示すように、ホトレジストのパ
ターニングと、等方性エッチングである、例えばCDE法
によって、片側の第３多結晶シリコン層111をエッチン
グ除去し、積層体の一方の側面に第３多結晶シリコン層
111を残す。これで、第３多結晶シリコン層111は、選択
ゲート電極の形状となる。次に、ホトレジストのパター
ニングを行なって、選択ゲート電極111側を、ホトレジ
ストで覆い、これの反対側に、例えばｎ型不純物である
ヒ素を、例えばドーズ量１×1015cm-2でイオン注入して
第１の不純物拡散層102aを形成し、続いて、例えばｎ型
不純物であるリンを、例えばドーズ量１×1014cm-2でイ
オン注入して第２の不純物拡散層102bを形成する。これ
ら２つの不純物拡散層102a、および102bによって、ｎ型
ドレイン拡散層102が形成される。次に、ホトレジスト
のパターニングを行なって、選択ゲート電極111の反対
側をホトレジストで覆い、選択ゲート電極111側に、例
えばｎ型不純物であるヒ素を、例えばドーズ量５×1015
cm-2でイオン注入して、ｎ型ソース拡散層103を形成す
る。
ターニングと、等方性エッチングである、例えばCDE法
によって、片側の第３多結晶シリコン層111をエッチン
グ除去し、積層体の一方の側面に第３多結晶シリコン層
111を残す。これで、第３多結晶シリコン層111は、選択
ゲート電極の形状となる。次に、ホトレジストのパター
ニングを行なって、選択ゲート電極111側を、ホトレジ
ストで覆い、これの反対側に、例えばｎ型不純物である
ヒ素を、例えばドーズ量１×1015cm-2でイオン注入して
第１の不純物拡散層102aを形成し、続いて、例えばｎ型
不純物であるリンを、例えばドーズ量１×1014cm-2でイ
オン注入して第２の不純物拡散層102bを形成する。これ
ら２つの不純物拡散層102a、および102bによって、ｎ型
ドレイン拡散層102が形成される。次に、ホトレジスト
のパターニングを行なって、選択ゲート電極111の反対
側をホトレジストで覆い、選択ゲート電極111側に、例
えばｎ型不純物であるヒ素を、例えばドーズ量５×1015
cm-2でイオン注入して、ｎ型ソース拡散層103を形成す
る。
次に、第３図（ｆ）に示すように、全面に、第２の層
間絶縁膜118を堆積形成し、この第２の層間絶縁膜118
を、例えば温度900℃でリフローさせ、平坦化した後、
コンタクト孔112′、113′、114′（図示せず）、115′
（図示せず）等を開孔する。続いて、例えばアルミニウ
ムからなる電極配線材料を堆積し、パターニングして、
ドレイン102、ソース103、制御ゲート108、および選択
ゲート111に接続される配線を形成する。図中では、ド
レイン102に接続される配線112、およびソース103に接
続される配線113のみ図示されている。次に、配線等の
特性を安定化させるシンタ処理を行ない、この後、パッ
シベーション膜（図示せず）を堆積形成して、これに対
して、所定のコンタクト孔を開孔する。
間絶縁膜118を堆積形成し、この第２の層間絶縁膜118
を、例えば温度900℃でリフローさせ、平坦化した後、
コンタクト孔112′、113′、114′（図示せず）、115′
（図示せず）等を開孔する。続いて、例えばアルミニウ
ムからなる電極配線材料を堆積し、パターニングして、
ドレイン102、ソース103、制御ゲート108、および選択
ゲート111に接続される配線を形成する。図中では、ド
レイン102に接続される配線112、およびソース103に接
続される配線113のみ図示されている。次に、配線等の
特性を安定化させるシンタ処理を行ない、この後、パッ
シベーション膜（図示せず）を堆積形成して、これに対
して、所定のコンタクト孔を開孔する。
以上のような製造方法により、第１の実施例にかかる
E2PROMが製造される。
E2PROMが製造される。
次に、第４図および第５図を参照して、この発明の第
２の実施例に係わる不揮発性半導体記憶装置（E2PROM）
と、その動作方法について説明する。
２の実施例に係わる不揮発性半導体記憶装置（E2PROM）
と、その動作方法について説明する。
第４図は、第２の実施例にかかるE2PROMの平面図で、
特にメモリセル部に着目して示したものである。第５図
は、第４図のＢ−Ｂ′線に沿う断面図である。第４図お
よび第５図において、各参照する符号は第１図および第
２図と対応するものとする。
特にメモリセル部に着目して示したものである。第５図
は、第４図のＢ−Ｂ′線に沿う断面図である。第４図お
よび第５図において、各参照する符号は第１図および第
２図と対応するものとする。
第４図および第５図に示すように、例えばｐ型半導体
基板内101内には、ｎ型ドレイン拡散層102、およびｎ型
ソース拡散層103が形成されている。これらのｎ型拡散
層102と、103との相互間に形成されるチャネル領域104
上には、第１ゲート絶縁膜105を介して、一部がドレイ
ン領域102上に延在している浮遊ゲート電極106が形成さ
れている。浮遊ゲート電極106上には層間絶縁膜108を介
して、制御ゲート電極108が形成されている。また、こ
れらによって構成された積層体の側壁には第１の側部絶
縁膜109a、および第２の側部絶縁膜109bが形成されてい
る。第１の側部絶縁膜109aには、これと一体化されてい
る第１の第２ゲート絶縁膜110aが上記チャネル領域上に
形成されている。一方、第２の側部絶縁膜109bには、こ
れと一体化されている第２の第２ゲート絶縁膜110bが上
記ｎ型ドレイン拡散層102上に形成されている。第１の
第２ゲート絶縁膜110a、および第１の側部絶縁膜109a上
には、選択ゲート電極111aが形成されている。また、第
２の第２ゲート絶縁膜110b、および第２の側部絶縁膜10
9b上には、消去ゲート電極111bが形成されている。ｎ型
ドレイン拡散層102には、第１の端子112が第４図に図示
されるコンタクト孔112′を通じて接続され、同様に、
ｎ型ソース拡散層103には、第２の端子113がコンタクト
孔113′を通じて接続されている。制御ゲート電極108に
は、第３の端子114がコンタクト孔114′を通じて接続さ
れ、選択ゲート電極111aには第４の端子115がコンタク
ト孔115′を通じて接続されている。消去ゲート電極111
bには第５の端子120がコンタクト孔120′を通じて接続
されている。上記端子112〜115、および120には、それ
ぞれに配線が接続されている。この配線とは、例えば以
下に説明する第２の実施例にかかる装置の動作を可能と
する手段のことである。
基板内101内には、ｎ型ドレイン拡散層102、およびｎ型
ソース拡散層103が形成されている。これらのｎ型拡散
層102と、103との相互間に形成されるチャネル領域104
上には、第１ゲート絶縁膜105を介して、一部がドレイ
ン領域102上に延在している浮遊ゲート電極106が形成さ
れている。浮遊ゲート電極106上には層間絶縁膜108を介
して、制御ゲート電極108が形成されている。また、こ
れらによって構成された積層体の側壁には第１の側部絶
縁膜109a、および第２の側部絶縁膜109bが形成されてい
る。第１の側部絶縁膜109aには、これと一体化されてい
る第１の第２ゲート絶縁膜110aが上記チャネル領域上に
形成されている。一方、第２の側部絶縁膜109bには、こ
れと一体化されている第２の第２ゲート絶縁膜110bが上
記ｎ型ドレイン拡散層102上に形成されている。第１の
第２ゲート絶縁膜110a、および第１の側部絶縁膜109a上
には、選択ゲート電極111aが形成されている。また、第
２の第２ゲート絶縁膜110b、および第２の側部絶縁膜10
9b上には、消去ゲート電極111bが形成されている。ｎ型
ドレイン拡散層102には、第１の端子112が第４図に図示
されるコンタクト孔112′を通じて接続され、同様に、
ｎ型ソース拡散層103には、第２の端子113がコンタクト
孔113′を通じて接続されている。制御ゲート電極108に
は、第３の端子114がコンタクト孔114′を通じて接続さ
れ、選択ゲート電極111aには第４の端子115がコンタク
ト孔115′を通じて接続されている。消去ゲート電極111
bには第５の端子120がコンタクト孔120′を通じて接続
されている。上記端子112〜115、および120には、それ
ぞれに配線が接続されている。この配線とは、例えば以
下に説明する第２の実施例にかかる装置の動作を可能と
する手段のことである。
次に、上記第２の実施例にかかる装置の動作方法につ
いて説明する。
いて説明する。
上記第２の実施例にかかる装置の基本動作としては、
書き込み動作、読み出し動作、および消去動作の３つが
ある。
書き込み動作、読み出し動作、および消去動作の３つが
ある。
以下、これら３つの基本動作について、それぞれ説明
する。
する。
（１） 書き込み動作 情報の書き込み時には、基板101、およびソース103は
接地され、制御ゲート108、選択ゲート111a、消去ゲー
ト111b、およびドレイン102には、正の電圧を印加す
る。これにより、浮遊ゲート106中に、第１ゲート絶縁
膜105を通して、チャネルホットエレクトロン（電子）
が注入され、情報の書き込みができる。
接地され、制御ゲート108、選択ゲート111a、消去ゲー
ト111b、およびドレイン102には、正の電圧を印加す
る。これにより、浮遊ゲート106中に、第１ゲート絶縁
膜105を通して、チャネルホットエレクトロン（電子）
が注入され、情報の書き込みができる。
書き込み時に印加される具体的な電圧の一例として
は、 基板101、およびソース103は0V、制御ゲート108は12.
5V、選択ゲート111aは1.5V、消去ゲート111bは12.5V、
ドレイン102は5Vである。
は、 基板101、およびソース103は0V、制御ゲート108は12.
5V、選択ゲート111aは1.5V、消去ゲート111bは12.5V、
ドレイン102は5Vである。
また、この第２の実施例にかかる装置でも、第１の実
施例同様、チャネルホットエレクトロンの多くが、第２
ゲート絶縁膜110と、第１ゲート絶縁膜105との界面近
傍、なかでも、特に浮遊ゲート106側に存在する第１ゲ
ート絶縁膜105を介して、浮遊ゲート106中に注入される
という特徴を持つことは勿論である。
施例同様、チャネルホットエレクトロンの多くが、第２
ゲート絶縁膜110と、第１ゲート絶縁膜105との界面近
傍、なかでも、特に浮遊ゲート106側に存在する第１ゲ
ート絶縁膜105を介して、浮遊ゲート106中に注入される
という特徴を持つことは勿論である。
（２） 読み出し動作 記憶情報の読み出し時には、基板101、およびソース1
03は接地され、制御ゲート108、および消去ゲート111b
には、接地あるいは正の電圧を（これは、メモリセル設
計時に決定される、消去時の浮遊ゲート106から引き抜
かれる電荷量に依存する）、選択ゲート111aには、書き
込み時よりも高い正の電圧を、ドレイン102には、書き
込み時よりも低い正の電圧をそれぞれ印加する。このと
き、もし浮遊ゲート106内に電子が注入されていて、負
に帯電していれば、浮遊ゲート106下のチャネル領域104
にはチャネルが形成されず、セルのチャネル電流は流れ
ない。逆に、もし浮遊ゲート106内の電子が排出されて
いて、正に帯電していれば、浮遊ゲート506下のチャネ
ル領域104にチャネルが形成され、セルのチャネル電流
が流れる。このようにして、セルのチャネル形成の有無
を調べることにより、浮遊ゲート106内の帯電状態、す
なわち記憶情報を読み出すことができる。
03は接地され、制御ゲート108、および消去ゲート111b
には、接地あるいは正の電圧を（これは、メモリセル設
計時に決定される、消去時の浮遊ゲート106から引き抜
かれる電荷量に依存する）、選択ゲート111aには、書き
込み時よりも高い正の電圧を、ドレイン102には、書き
込み時よりも低い正の電圧をそれぞれ印加する。このと
き、もし浮遊ゲート106内に電子が注入されていて、負
に帯電していれば、浮遊ゲート106下のチャネル領域104
にはチャネルが形成されず、セルのチャネル電流は流れ
ない。逆に、もし浮遊ゲート106内の電子が排出されて
いて、正に帯電していれば、浮遊ゲート506下のチャネ
ル領域104にチャネルが形成され、セルのチャネル電流
が流れる。このようにして、セルのチャネル形成の有無
を調べることにより、浮遊ゲート106内の帯電状態、す
なわち記憶情報を読み出すことができる。
読み出し時に印加される具体的な電圧の一例として
は、 基板101、およびソース103は0V、制御ゲート108、お
よび消去ゲート111bは０ないし5V、選択ゲート111aは5
V、ドレイン102は1.2Vである。
は、 基板101、およびソース103は0V、制御ゲート108、お
よび消去ゲート111bは０ないし5V、選択ゲート111aは5
V、ドレイン102は1.2Vである。
（３） 消去動作 記憶情報の消去時には、基板101、ソース103、制御ゲ
ート108、ドレイン102、および選択ゲート111aは接地さ
れ、消去ゲート111bには、非常に高い正の電圧を印加す
る。これにより、浮遊ゲート106内に蓄積されている電
子119が第２の側部絶縁膜109bを通して、消去ゲート111
b内へと引き抜かれ、記憶情報の消去ができる。
ート108、ドレイン102、および選択ゲート111aは接地さ
れ、消去ゲート111bには、非常に高い正の電圧を印加す
る。これにより、浮遊ゲート106内に蓄積されている電
子119が第２の側部絶縁膜109bを通して、消去ゲート111
b内へと引き抜かれ、記憶情報の消去ができる。
消去時に印加される具体的な電圧の一例としては、 消去ゲート111bは20V、これ以外の基板101、ドレイン
102、ソース103、制御ゲート108、選択ゲート111aは0V
である。
102、ソース103、制御ゲート108、選択ゲート111aは0V
である。
このように、消去ゲート111bに高電圧が印加される
と、第１の実施例にかかる装置と同様の理由から、瞬間
的に電流が流れて浮遊ゲート106中に蓄積されている荷
電キャリア（電子119）が引き抜かれる。荷電キャリア
が引き抜かれると、高電圧が印加されている消去ゲート
111bとの電界が弱くなるので、それ以上電流は流れなく
なる。このため、第１の実施例同様、消去動作で過大な
ドレイン電流が流れることはなく、したがって、第１の
実施例同様、内部昇圧による消去動作を可能とする。
と、第１の実施例にかかる装置と同様の理由から、瞬間
的に電流が流れて浮遊ゲート106中に蓄積されている荷
電キャリア（電子119）が引き抜かれる。荷電キャリア
が引き抜かれると、高電圧が印加されている消去ゲート
111bとの電界が弱くなるので、それ以上電流は流れなく
なる。このため、第１の実施例同様、消去動作で過大な
ドレイン電流が流れることはなく、したがって、第１の
実施例同様、内部昇圧による消去動作を可能とする。
また、記憶情報の消去に要する時間も、第１の実施例
同様、非常に短いものとなることは言うまでもない。
同様、非常に短いものとなることは言うまでもない。
さらに、電子の引き抜きは、第２の側部絶縁膜109bを
介して、一方、電子の注入は、第１ゲート絶縁膜105を
介してと、互いに異なる絶縁膜を介して行なうことか
ら、第１の実施例同様、上記第２の実施例にかかる装置
でも、その寿命は長いものとなる。
介して、一方、電子の注入は、第１ゲート絶縁膜105を
介してと、互いに異なる絶縁膜を介して行なうことか
ら、第１の実施例同様、上記第２の実施例にかかる装置
でも、その寿命は長いものとなる。
次に、第６図（ａ）ないし第６図（ｆ）を参照して、
上記第２の実施例にかかるE2PROMの製造方法について説
明する。
上記第２の実施例にかかるE2PROMの製造方法について説
明する。
第６図（ａ）ないし第６図（ｆ）は、上記第２の実施
例にかかるE2PROMを、特にメモリセル部に着目して製造
工程順に示した断面図である。第６図（ａ）ないし第６
図（ｆ）において、各参照する符号は第４図および第５
図と対応するものとする。
例にかかるE2PROMを、特にメモリセル部に着目して製造
工程順に示した断面図である。第６図（ａ）ないし第６
図（ｆ）において、各参照する符号は第４図および第５
図と対応するものとする。
まず、第６図（ａ）に示すように、例えば比抵抗約10
Ω・cmで、（100）面方位のｐ型シリコン基板101上に、
通常のLOCOS法によってフィールド酸化膜（図示せず）
を形成する。このフィールド酸化膜に囲まれた領域が素
子領域となる。次に、シリコン基板101上に、例えば熱
酸化法により、犠牲酸化膜116を、約100Åの厚さに形成
する。続いて、この犠牲酸化膜116を通して、セルトラ
ンジスタのチャネル形成予定領域に対して、しきい値制
御用の所定不純物のイオン注入を行なう。図中の117
は、しきい値制御用の所定不純物がイオン注入された領
域を示す。
Ω・cmで、（100）面方位のｐ型シリコン基板101上に、
通常のLOCOS法によってフィールド酸化膜（図示せず）
を形成する。このフィールド酸化膜に囲まれた領域が素
子領域となる。次に、シリコン基板101上に、例えば熱
酸化法により、犠牲酸化膜116を、約100Åの厚さに形成
する。続いて、この犠牲酸化膜116を通して、セルトラ
ンジスタのチャネル形成予定領域に対して、しきい値制
御用の所定不純物のイオン注入を行なう。図中の117
は、しきい値制御用の所定不純物がイオン注入された領
域を示す。
次に、第６図（ｂ）に示すように、犠牲酸化膜116
を、例えばフッ化アンモニウム（NH4F）液によりエッチ
ング除去した後、例えば熱酸化法により、第１ゲート酸
化膜105を、約100Åの厚さに形成する。この後、例えば
LPCVD法により、第１多結晶シリコン層106を、約1000Å
の厚さに堆積形成する。続いて、この第１多結晶シリコ
ン層106に対して、例えば塩化ホスホリル（POCl3）によ
る気相拡散によって、リンを導入し、導体化（ｎ型化）
する。この後、ホトレジストのパターニングと、それを
マスクとして第１多結晶シリコン層106をエッチングし
て、各メモリセル相互間の浮遊ゲートを分離するセルス
リット（図示せず）を形成する。この後、第１多結晶シ
リコン層106を熱酸化して、シリコン酸化膜を約100Å形
成し、続いて、例えばLPCVD法により、シリコン窒化膜
を約150Åの堆積し、さらに続いてシリコン窒化膜を熱
酸化して約60Åのシリコン酸化膜を形成する。これらの
積層構造膜が、層間絶縁膜107となる。この後、例えばL
PCVD法により、第２多結晶シリコン層108を、約4000Å
の厚さに堆積形成する。続いて、この第２多結晶シリコ
ン層108に対して、例えば塩化ホスホリル（POCl3）によ
る気相拡散によって、リンを導入し、導体化（ｎ型化）
する。
を、例えばフッ化アンモニウム（NH4F）液によりエッチ
ング除去した後、例えば熱酸化法により、第１ゲート酸
化膜105を、約100Åの厚さに形成する。この後、例えば
LPCVD法により、第１多結晶シリコン層106を、約1000Å
の厚さに堆積形成する。続いて、この第１多結晶シリコ
ン層106に対して、例えば塩化ホスホリル（POCl3）によ
る気相拡散によって、リンを導入し、導体化（ｎ型化）
する。この後、ホトレジストのパターニングと、それを
マスクとして第１多結晶シリコン層106をエッチングし
て、各メモリセル相互間の浮遊ゲートを分離するセルス
リット（図示せず）を形成する。この後、第１多結晶シ
リコン層106を熱酸化して、シリコン酸化膜を約100Å形
成し、続いて、例えばLPCVD法により、シリコン窒化膜
を約150Åの堆積し、さらに続いてシリコン窒化膜を熱
酸化して約60Åのシリコン酸化膜を形成する。これらの
積層構造膜が、層間絶縁膜107となる。この後、例えばL
PCVD法により、第２多結晶シリコン層108を、約4000Å
の厚さに堆積形成する。続いて、この第２多結晶シリコ
ン層108に対して、例えば塩化ホスホリル（POCl3）によ
る気相拡散によって、リンを導入し、導体化（ｎ型化）
する。
次に、第６図（ｃ）に示すように、ホトレジストのパ
ターニングと、それをマスクとした異方性エッチング
（例えばPIE法）によって、第２多結晶シリコン層108、
層間絶縁膜107、第１多結晶シリコン層106をエッチング
し、積層体を形成する。これで、第１多結晶シリコン層
106は、浮遊ゲート電極の形状となり、第２多結晶シリ
コン層108は、制御ゲート電極の形状となる。次に、ホ
トレジストのパターニングを行なって、積層体の片側一
方をホトレジストで覆い、これの反対側に、例えばｎ型
不純物であるヒ素を、例えばドーズ量１×1015cm-2でイ
オン注入して第１の不純物拡散層120aを形成し、続い
て、例えばｎ型不純物であるリンを、例えばドーズ量１
×1014cm-2でイオン注入して第２の不純物拡散層102bを
形成する。これら２つの不純物拡散層102a、および102b
によって、ｎ型ドレイン拡散層102が形成される。次
に、素子領域に残っている第１ゲート酸化膜105をエッ
チング除去した後、例えば熱酸化を行なって、基板101
上には、第１の第２ゲート酸化膜110aおよび第２の第２
ゲート絶縁膜10bを、それぞれ約400Åの厚みに形成し、
上記積層体の側壁には、第１の側部絶縁膜109aおよび第
２の側部絶縁膜を、それぞれ800Åの厚みに形成する。
この後、例えばLPCVD法により、第３多結晶シリコン層1
11を、約5000Åの厚さに堆積形成する。続いて、この第
２多結晶シリコン層108に対して、例えば塩化ホスホリ
ル（POCl3）による気相拡散によって、リンを導入し、
導体化（ｎ型化）する。
ターニングと、それをマスクとした異方性エッチング
（例えばPIE法）によって、第２多結晶シリコン層108、
層間絶縁膜107、第１多結晶シリコン層106をエッチング
し、積層体を形成する。これで、第１多結晶シリコン層
106は、浮遊ゲート電極の形状となり、第２多結晶シリ
コン層108は、制御ゲート電極の形状となる。次に、ホ
トレジストのパターニングを行なって、積層体の片側一
方をホトレジストで覆い、これの反対側に、例えばｎ型
不純物であるヒ素を、例えばドーズ量１×1015cm-2でイ
オン注入して第１の不純物拡散層120aを形成し、続い
て、例えばｎ型不純物であるリンを、例えばドーズ量１
×1014cm-2でイオン注入して第２の不純物拡散層102bを
形成する。これら２つの不純物拡散層102a、および102b
によって、ｎ型ドレイン拡散層102が形成される。次
に、素子領域に残っている第１ゲート酸化膜105をエッ
チング除去した後、例えば熱酸化を行なって、基板101
上には、第１の第２ゲート酸化膜110aおよび第２の第２
ゲート絶縁膜10bを、それぞれ約400Åの厚みに形成し、
上記積層体の側壁には、第１の側部絶縁膜109aおよび第
２の側部絶縁膜を、それぞれ800Åの厚みに形成する。
この後、例えばLPCVD法により、第３多結晶シリコン層1
11を、約5000Åの厚さに堆積形成する。続いて、この第
２多結晶シリコン層108に対して、例えば塩化ホスホリ
ル（POCl3）による気相拡散によって、リンを導入し、
導体化（ｎ型化）する。
次に、第６図（ｄ）に示すように、第３多結晶シリコ
ン層111と、装置内部配線とを接続する領域にホトレジ
ストが残るようにパターニングした後、それをマスクと
した異方性エッチング（例えばRIE法）によって、上記
積層体の側面に第３多結晶シリコン層111が、側壁状（1
11aおよび111b）に残留するようにエッチングする。
ン層111と、装置内部配線とを接続する領域にホトレジ
ストが残るようにパターニングした後、それをマスクと
した異方性エッチング（例えばRIE法）によって、上記
積層体の側面に第３多結晶シリコン層111が、側壁状（1
11aおよび111b）に残留するようにエッチングする。
次に、第６図（ｅ）に示すように、ホトレジストのパ
ターニングと、等方性エッチングであるCDE法によっ
て、第３多結晶シリコン層111aと、111bとがそれぞれ分
離される。これで、第３多結晶シリコン層111aは、選択
ゲート電極の形状となり、111bは、消去ゲート電極の形
状となる。すなわち、積層体の一方の側部に、選択ゲー
ト電極111aが形成され、他方の側部に、消去ゲート111b
が形成された形状となる。次に、レジストパターニング
を行なって、消去ゲート電極111b側を、ホトレジストで
覆い、これの反対側、すなわち選択ゲート電極111a側
に、例えばｎ型不純物であるヒ素を、例えばドーズ量５
×1015cm-2でイオン注入して、ｎ型ソース拡散層103を
形成する。
ターニングと、等方性エッチングであるCDE法によっ
て、第３多結晶シリコン層111aと、111bとがそれぞれ分
離される。これで、第３多結晶シリコン層111aは、選択
ゲート電極の形状となり、111bは、消去ゲート電極の形
状となる。すなわち、積層体の一方の側部に、選択ゲー
ト電極111aが形成され、他方の側部に、消去ゲート111b
が形成された形状となる。次に、レジストパターニング
を行なって、消去ゲート電極111b側を、ホトレジストで
覆い、これの反対側、すなわち選択ゲート電極111a側
に、例えばｎ型不純物であるヒ素を、例えばドーズ量５
×1015cm-2でイオン注入して、ｎ型ソース拡散層103を
形成する。
次に、第６図（ｆ）に示すように、全面に、第２の層
間絶縁膜118を堆積形成し、この第２の層間絶縁膜118
を、例えば温度900℃でリフローさせ、平坦化した後、
コンタクト孔112′、113′、114′（図示せず）、115′
（図示せず）、120′（図示せず）等を開孔する。続い
て、例えばアルミニウムからなる電極配線材料を堆積
し、パターニングして、ドレイン102、ソース103、制御
ゲート108、選択ゲート111a、および消去ゲート111bに
接続される配線を形成する。図中では、ドレイン102に
接続される配線112、およびソース103に接続される配線
113のみ図示されている。次に、配線等の特性を安定化
させるシンタ処理を行ない、この後、パッシベーション
膜（図示せず）を堆積形成して、これに対して、所定の
コンタクト孔を開孔する。
間絶縁膜118を堆積形成し、この第２の層間絶縁膜118
を、例えば温度900℃でリフローさせ、平坦化した後、
コンタクト孔112′、113′、114′（図示せず）、115′
（図示せず）、120′（図示せず）等を開孔する。続い
て、例えばアルミニウムからなる電極配線材料を堆積
し、パターニングして、ドレイン102、ソース103、制御
ゲート108、選択ゲート111a、および消去ゲート111bに
接続される配線を形成する。図中では、ドレイン102に
接続される配線112、およびソース103に接続される配線
113のみ図示されている。次に、配線等の特性を安定化
させるシンタ処理を行ない、この後、パッシベーション
膜（図示せず）を堆積形成して、これに対して、所定の
コンタクト孔を開孔する。
以上のような製造方法により、第２の実施例にかかる
E2PROMが製造される。
E2PROMが製造される。
［発明の効果］ 以上説明したようにこの発明によれば、消去時に過大
な電流が流れることなく記憶情報の消去が可能となる不
揮発性半導体記憶装置およびその動作方法が提供され
る。
な電流が流れることなく記憶情報の消去が可能となる不
揮発性半導体記憶装置およびその動作方法が提供され
る。
第１図はこの発明の第１の実施例にかかるE2PROMの平面
図、第２図は第１図に示すＡ−Ａ′線に沿う断面図、第
３図（ａ）ないし第３図（ｆ）は、第１の実施例にかか
る装置を製造工程順に示した断面図、第４図はこの発明
の第２の実施例にかかるE2PROMの平面図、第５図は第１
図に示すＢ−Ｂ′線に沿う断面図、第６図（ａ）ないし
第６図（ｆ）は、第２の実施例にかかる装置を製造工程
順に示した断面図、第７図は従来の蓄積電荷の引き抜き
状態を説明するための図、第８図は従来の問題点を説明
するエネルギーバンド図である。 101……ｐ型半導体基板、102……ｎ型ドレイン拡散層、
103……ｎ型ソース拡散層、104……チャネル領域、105
……第１ゲート絶縁膜、106……浮遊ゲート電極、107…
…層間絶縁膜、108……制御ゲート電極、109……側部絶
縁膜、109a……第１の側部絶縁膜、109b……第２の側部
絶縁膜、110……第２ゲート絶縁膜、110a……第１の第
２ゲート絶縁膜、110b……第２の第２ゲート絶縁膜、11
1,111a……選択ゲート電極、111b……消去ゲート電極、
112〜115,120……端子、112′〜115′,120′……コンタ
クト孔、116……犠牲酸化膜、117……しきい値制御用不
純物注入領域、118……第２の層間絶縁膜。
図、第２図は第１図に示すＡ−Ａ′線に沿う断面図、第
３図（ａ）ないし第３図（ｆ）は、第１の実施例にかか
る装置を製造工程順に示した断面図、第４図はこの発明
の第２の実施例にかかるE2PROMの平面図、第５図は第１
図に示すＢ−Ｂ′線に沿う断面図、第６図（ａ）ないし
第６図（ｆ）は、第２の実施例にかかる装置を製造工程
順に示した断面図、第７図は従来の蓄積電荷の引き抜き
状態を説明するための図、第８図は従来の問題点を説明
するエネルギーバンド図である。 101……ｐ型半導体基板、102……ｎ型ドレイン拡散層、
103……ｎ型ソース拡散層、104……チャネル領域、105
……第１ゲート絶縁膜、106……浮遊ゲート電極、107…
…層間絶縁膜、108……制御ゲート電極、109……側部絶
縁膜、109a……第１の側部絶縁膜、109b……第２の側部
絶縁膜、110……第２ゲート絶縁膜、110a……第１の第
２ゲート絶縁膜、110b……第２の第２ゲート絶縁膜、11
1,111a……選択ゲート電極、111b……消去ゲート電極、
112〜115,120……端子、112′〜115′,120′……コンタ
クト孔、116……犠牲酸化膜、117……しきい値制御用不
純物注入領域、118……第２の層間絶縁膜。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (3)
- 【請求項１】第１導電型の半導体基板と、 前記基板内に、互いに離隔して形成された第２導電型の
ソース領域および第２導電型のドレイン領域と、前記ソ
ース領域と前記ドレイン領域との間に規定されたチャネ
ル領域上のうち、前記ドレイン領域上からこのドレイン
領域と前記ソース領域との間の部分までの上に形成され
た第１ゲート絶縁膜、この第１ゲート絶縁膜上に形成さ
れた浮遊ゲート電極、この浮遊ゲート電極上に形成され
た第２ゲート絶縁膜、およびこの第２のゲート絶縁膜上
に形成された制御ゲート電極とを含む積層体と、前記チ
ャネル領域の残りの部分上から前記積層体の一方の側壁
上にかけて、第３の絶縁膜を介して形成された、前記チ
ャネル領域の残りの部分と容量結合する選択ゲート電極
と、前記ドレイン領域上から前記積層体の他方の側壁上
にかけて、第４の絶縁膜を介して形成された、前記浮遊
ゲート電極と容量結合する消去ゲート電極とを含む、前
記基板に設けられたメモリセルと、 前記制御ゲート電極、前記選択ゲート電極、前記消去ゲ
ート電極および前記ドレイン領域各々に、同一極性の電
位を印加し、前記浮遊ゲート電極中に荷電キャリアを注
入し、前記メモリセルに記憶情報を書き込む手段と、 前記選択ゲート電極に書き込み時よりも高い電位を、前
記制御ゲート電極、前記消去ゲート電極および前記ドレ
イン領域各々に、書き込み時よりも低い電位をそれぞれ
印加し、前記浮遊ゲート電極の帯電状態に応じた、前記
浮遊ゲート電極下のチャネル形成の有無を調べ、前記メ
モリセルから記憶情報を読み出す手段と、 前記消去ゲート電極に書き込み時よりも高い電位を印加
し、前記浮遊ゲート電極中の荷電キャリアを前記消去ゲ
ート電極に向けて引き抜き、前記メモリセルの記憶情報
を消去する手段と を具備することを特徴とする不揮発性半導体記憶装置。 - 【請求項２】前記メモリセルに記憶情報を書き込む手
段、前記メモリセルから記憶情報を読み出す手段および
前記メモリセルの記憶情報を消去する手段にはそれぞ
れ、同一の外部電源から電位が供給されていることを特
徴とする請求項（１）に記載の不揮発性半導体記憶装
置。 - 【請求項３】第１導電型の半導体基板と、 前記基板内に、互いに離隔して形成された第２導電型の
ソース領域および第２導電型のドレイン領域と、前記ソ
ース領域と前記ドレイン領域との間に規定されたチャネ
ル領域上のうち、前記ドレイン領域上からこのドレイン
領域と前記ソース領域との間の部分までの上に形成され
た第１ゲート絶縁膜、この第１ゲート絶縁膜上に形成さ
れた浮遊ゲート電極、この浮遊ゲート電極上に形成され
た第２ゲート絶縁膜、およびこの第２のゲート絶縁膜上
に形成された制御ゲート電極とを含む積層体と、前記チ
ャネル領域の残りの部分上から前記積層体の一方の側壁
上にかけて、第３の絶縁膜を介して形成された、前記チ
ャネル領域の残りの部分と容量結合する選択ゲート電極
と、前記ドレイン領域上から前記積層体の他方の側壁上
にかけて、第４の絶縁膜を介して形成された、前記浮遊
ゲート電極と容量結合する消去ゲート電極とを含む、前
記基板に設けられたメモリセルと、を具備する不揮発性
半導体記憶装置の動作方法であって、 前記制御ゲート電極、前記選択ゲート電極、前記消去ゲ
ート電極および前記ドレイン領域各々に、同一極性の電
位を印加し、前記浮遊ゲート電極中に荷電キャリアを注
入し、前記メモリセルに記憶情報を書き込み、 前記選択ゲート電極に書き込み時よりも高い電位を、前
記制御ゲート電極、前記消去ゲート電極および前記ドレ
イン領域各々に、書き込み時よりも低い電位をそれぞれ
印加し、前記浮遊ゲート電極の帯電状態に応じた、前記
浮遊ゲート電極下のチャネル形成の有無を調べ、前記メ
モリセルから記憶情報を読み出し、 前記消去ゲート電極に書き込み時よりも高い電位を印加
し、前記浮遊ゲート電極中の荷電キャリアを前記消去ゲ
ート電極に向けて引き抜き、前記メモリセルの記憶情報
を消去することを特徴とする不揮発性半導体記憶装置の
動作方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19683689A JP2597719B2 (ja) | 1989-07-31 | 1989-07-31 | 不揮発性半導体記憶装置およびその動作方法 |
| US07/559,608 US5091882A (en) | 1989-07-31 | 1990-07-30 | Nonvolatile semiconductor memory device and method of operating the same |
| KR1019900011717A KR910003818A (ko) | 1989-07-31 | 1990-07-31 | 불휘발성 반도체기억장치 및 그 동작방법 |
| EP19900114695 EP0411573A3 (en) | 1989-07-31 | 1990-07-31 | Nonvolatile semiconductor memory device and method of operating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19683689A JP2597719B2 (ja) | 1989-07-31 | 1989-07-31 | 不揮発性半導体記憶装置およびその動作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0362574A JPH0362574A (ja) | 1991-03-18 |
| JP2597719B2 true JP2597719B2 (ja) | 1997-04-09 |
Family
ID=16364474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19683689A Expired - Lifetime JP2597719B2 (ja) | 1989-07-31 | 1989-07-31 | 不揮発性半導体記憶装置およびその動作方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5091882A (ja) |
| EP (1) | EP0411573A3 (ja) |
| JP (1) | JP2597719B2 (ja) |
| KR (1) | KR910003818A (ja) |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5583810A (en) * | 1991-01-31 | 1996-12-10 | Interuniversitair Micro-Elektronica Centrum Vzw | Method for programming a semiconductor memory device |
| DE69219669T2 (de) * | 1991-06-07 | 1997-11-13 | Sharp Kk | Nichtflüchtiger Speicher |
| US5268585A (en) * | 1991-07-01 | 1993-12-07 | Sharp Kabushiki Kaisha | Non-volatile memory and method of manufacturing the same |
| TW232092B (ja) * | 1991-07-01 | 1994-10-11 | Sharp Kk | |
| US5284784A (en) * | 1991-10-02 | 1994-02-08 | National Semiconductor Corporation | Buried bit-line source-side injection flash memory cell |
| US5293328A (en) * | 1992-01-15 | 1994-03-08 | National Semiconductor Corporation | Electrically reprogrammable EPROM cell with merged transistor and optiumum area |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5854668A (ja) * | 1981-09-29 | 1983-03-31 | Fujitsu Ltd | 電気的消去型読出し専用メモリおよびその製造方法 |
| JPS60182776A (ja) * | 1984-02-29 | 1985-09-18 | Agency Of Ind Science & Technol | 不揮発性半導体メモリ |
| JPH0715973B2 (ja) * | 1984-11-29 | 1995-02-22 | 新技術事業団 | 半導体不揮発性メモリ |
| JPS62249487A (ja) * | 1986-04-23 | 1987-10-30 | Hitachi Ltd | 不揮発性半導体記憶装置 |
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| US4794565A (en) * | 1986-09-15 | 1988-12-27 | The Regents Of The University Of California | Electrically programmable memory device employing source side injection |
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| JPS63310179A (ja) * | 1987-06-12 | 1988-12-19 | Seiko Instr & Electronics Ltd | 半導体不揮発性メモリ− |
| JPH01248670A (ja) * | 1988-03-30 | 1989-10-04 | Toshiba Corp | 不揮発性半導体記憶装置ならびにその動作方法および製造方法 |
-
1989
- 1989-07-31 JP JP19683689A patent/JP2597719B2/ja not_active Expired - Lifetime
-
1990
- 1990-07-30 US US07/559,608 patent/US5091882A/en not_active Expired - Lifetime
- 1990-07-31 EP EP19900114695 patent/EP0411573A3/en not_active Withdrawn
- 1990-07-31 KR KR1019900011717A patent/KR910003818A/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR910003818A (ko) | 1991-02-28 |
| US5091882A (en) | 1992-02-25 |
| JPH0362574A (ja) | 1991-03-18 |
| EP0411573A3 (en) | 1991-04-03 |
| EP0411573A2 (en) | 1991-02-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080109 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| EXPY | Cancellation because of completion of term | ||
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