JPH10223784A - フラッシュメモリセル - Google Patents
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- JPH10223784A JPH10223784A JP9370259A JP37025997A JPH10223784A JP H10223784 A JPH10223784 A JP H10223784A JP 9370259 A JP9370259 A JP 9370259A JP 37025997 A JP37025997 A JP 37025997A JP H10223784 A JPH10223784 A JP H10223784A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】 （修正有）
【課題】素子の動作速度を増加させ消費電力を減少させ
ることができるフラッシュメモリセルを提供する。 【解決手段】ＳＯＩ構造を有する基板１１のシリコン層
１１Ｂに第１及び第２トランジスタのチャンネル領域１
３Ａ，１３Ｂ及び接合領域を各々形成し各チャンネル領
域にゲート電極１５Ａ，１５Ｂを形成する。
ることができるフラッシュメモリセルを提供する。 【解決手段】ＳＯＩ構造を有する基板１１のシリコン層
１１Ｂに第１及び第２トランジスタのチャンネル領域１
３Ａ，１３Ｂ及び接合領域を各々形成し各チャンネル領
域にゲート電極１５Ａ，１５Ｂを形成する。
Description
【０００１】
【発明の属する技術分野】本発明はフラッシュメモリセ
ルに関し、特に動作速度を増加することができ、且つ消
費電力を減少することができるフラッシュメモリセルに
関するものである。
ルに関し、特に動作速度を増加することができ、且つ消
費電力を減少することができるフラッシュメモリセルに
関するものである。
【０００２】
【従来の技術】一般にフラッシュ（Ｆｌａｓｈ）イイピ
ロム（ＥＥＰＲＯＭ；Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒ
ａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍａｂｌｅ Ｒｅ
ａｄＯｎｌｙ Ｍｅｍｏｒｙ）のようなメモリ素子は電
気的なプログラム（Ｐｒｏｇｒａｍ）及び消去（Ｅｒａ
ｓｅ）機能を有する。更にフラッシュメモリ素子はメモ
リセルが有するゲート電極の形態によって積層ゲート型
（Ｓｔａｃｋ−ｇａｔｅ ｔｙｐｅ）とスプリットーゲ
ート型（Ｓｐｌｉｔ−ｇａｔｅ ｔｙｐｅ）に分けられ
る。 従来の積層ゲート型フラッシュメモリセルの構造
及び動作を説明すると次の通りである。
ロム（ＥＥＰＲＯＭ；Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒ
ａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍａｂｌｅ Ｒｅ
ａｄＯｎｌｙ Ｍｅｍｏｒｙ）のようなメモリ素子は電
気的なプログラム（Ｐｒｏｇｒａｍ）及び消去（Ｅｒａ
ｓｅ）機能を有する。更にフラッシュメモリ素子はメモ
リセルが有するゲート電極の形態によって積層ゲート型
（Ｓｔａｃｋ−ｇａｔｅ ｔｙｐｅ）とスプリットーゲ
ート型（Ｓｐｌｉｔ−ｇａｔｅ ｔｙｐｅ）に分けられ
る。 従来の積層ゲート型フラッシュメモリセルの構造
及び動作を説明すると次の通りである。
【０００３】従来の積層ゲート型フラッシュメモリセル
は図１に図示されたようにシリコン基板（１）上にトン
ネル酸化膜（２）、フローテイングゲート（３）、誘電
体膜（４）及びコントロールゲート（５）が順次に積層
されたゲート電極（Ｇ）が形成され、ゲート電極（Ｇ）
両側部のシリコン基板（１）にドレーン領域（６）及び
ソース領域（７）が各々形成される。このようなフラッ
シュメモリセルのプログラム及び消去動作は次の通りで
ある。
は図１に図示されたようにシリコン基板（１）上にトン
ネル酸化膜（２）、フローテイングゲート（３）、誘電
体膜（４）及びコントロールゲート（５）が順次に積層
されたゲート電極（Ｇ）が形成され、ゲート電極（Ｇ）
両側部のシリコン基板（１）にドレーン領域（６）及び
ソース領域（７）が各々形成される。このようなフラッ
シュメモリセルのプログラム及び消去動作は次の通りで
ある。
【０００４】上記フラッシュメモリセルに情報をプログ
ラム即ち、上記フローテイングゲート（３）に電荷を貯
蔵（ｃｈａｒｇｅ）するためにはコントロールゲート
（５）に陽電位の高電圧（例えば＋１２Ｖ）を、ドレー
ン領域（６）には電源電圧（例えば＋５Ｖ）を、またソ
ース領域（７）及びシリコン基板（１）に接地電圧を各
々印加する。そうすると，コントロールゲート（５）に
印加された高電圧によってフローテイングゲート（３）
下部のシリコン基板（１）にはチャンネル（ｃｈａｎｎ
ｅｌ）が形成されドレーン領域（６）に印加された電圧
によってドレーン領域（６）側部のシリコン基板（１）
には高電界領域が形成される。この時チャンネルに存在
する電子のうち一部が高電界領域からエネルギーをうけ
てホットエレクトロン（Ｈｏｔ Ｅｌｅｃｔｒｏｎ）に
なり、このホットエレクトロンの一部がコントロールゲ
ート（５）に印加された高電位電圧によって垂直方向に
形成される電界（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）によ
ってトンネル酸化膜（２）を介してフローテイングゲー
ト（３）に注入（Ｉｎｊｅｃｔｉｏｎ）される。したが
って、このようなホットエレクトロンの注入によってフ
ラッシュメモリセルの閾値電圧（Ｔｈｒｅｓｈｏｌｄ
Ｖｏｌｔａｇｅ；ＶＴ）が上昇する。
ラム即ち、上記フローテイングゲート（３）に電荷を貯
蔵（ｃｈａｒｇｅ）するためにはコントロールゲート
（５）に陽電位の高電圧（例えば＋１２Ｖ）を、ドレー
ン領域（６）には電源電圧（例えば＋５Ｖ）を、またソ
ース領域（７）及びシリコン基板（１）に接地電圧を各
々印加する。そうすると，コントロールゲート（５）に
印加された高電圧によってフローテイングゲート（３）
下部のシリコン基板（１）にはチャンネル（ｃｈａｎｎ
ｅｌ）が形成されドレーン領域（６）に印加された電圧
によってドレーン領域（６）側部のシリコン基板（１）
には高電界領域が形成される。この時チャンネルに存在
する電子のうち一部が高電界領域からエネルギーをうけ
てホットエレクトロン（Ｈｏｔ Ｅｌｅｃｔｒｏｎ）に
なり、このホットエレクトロンの一部がコントロールゲ
ート（５）に印加された高電位電圧によって垂直方向に
形成される電界（ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ）によ
ってトンネル酸化膜（２）を介してフローテイングゲー
ト（３）に注入（Ｉｎｊｅｃｔｉｏｎ）される。したが
って、このようなホットエレクトロンの注入によってフ
ラッシュメモリセルの閾値電圧（Ｔｈｒｅｓｈｏｌｄ
Ｖｏｌｔａｇｅ；ＶＴ）が上昇する。
【０００５】フラッシュメモリセルにプログラムされた
情報を消去即ち、フローテイングゲート（３）に貯蔵さ
れた電荷を放電（ｄｉｓｃｈａｒｇｅ）させるためには
コントロールゲート（５）及びシリコン基板（１）に接
地電圧を各々印加し、ソース領域（７）に高電圧（例え
ば＋１２Ｖ）を印加し、ドレーン領域（６）がフローテ
イング（ｆｌｏａｔｉｎｇ）されるようにする。これに
よってフローテイングゲート（３）に注入された電子は
Ｆ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ
Ｔｕｎｎｅｌｉｎｇ）現象によってソース領域（７）
に移動し、このためメモリセルの閾値電圧（ＶＴ）が降
下する。
情報を消去即ち、フローテイングゲート（３）に貯蔵さ
れた電荷を放電（ｄｉｓｃｈａｒｇｅ）させるためには
コントロールゲート（５）及びシリコン基板（１）に接
地電圧を各々印加し、ソース領域（７）に高電圧（例え
ば＋１２Ｖ）を印加し、ドレーン領域（６）がフローテ
イング（ｆｌｏａｔｉｎｇ）されるようにする。これに
よってフローテイングゲート（３）に注入された電子は
Ｆ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ
Ｔｕｎｎｅｌｉｎｇ）現象によってソース領域（７）
に移動し、このためメモリセルの閾値電圧（ＶＴ）が降
下する。
【０００６】上述のように従来のフラッシュメモリセル
はポリシリコン層からなる２個のゲート（フローテイン
グゲート及びコントロールゲート）を有する。したがっ
て、シリコン基板（１）とフローテイングゲート
（３）、更にフローテイングゲート（３）とコントロー
ルゲート（５）を各々電気的に分離させるための２個の
絶縁膜（トンネル酸化膜と誘電体膜）が必要である。し
かし絶縁膜は製造工程中その特性を正確に調節すること
が非常に難しいため信頼度が高い絶縁膜を製造するには
多くの困難が伴う。又、メモリセルを駆動させるために
は素子内にネガテイブチャージポンプ回路（Ｎｅｇａｔ
ｉｖｅ Ｃｈａｒｇｅ Ｐｕｍｐ Ｃｉｒｃｕｉｔ）を
包含させなければならないため素子の高集積化が難し
く、なお接合漏洩（Ｊｕｎｃｔｉｏｎ Ｌｅａｋａｇ
ｅ）による電力の消耗も大きくなる。
はポリシリコン層からなる２個のゲート（フローテイン
グゲート及びコントロールゲート）を有する。したがっ
て、シリコン基板（１）とフローテイングゲート
（３）、更にフローテイングゲート（３）とコントロー
ルゲート（５）を各々電気的に分離させるための２個の
絶縁膜（トンネル酸化膜と誘電体膜）が必要である。し
かし絶縁膜は製造工程中その特性を正確に調節すること
が非常に難しいため信頼度が高い絶縁膜を製造するには
多くの困難が伴う。又、メモリセルを駆動させるために
は素子内にネガテイブチャージポンプ回路（Ｎｅｇａｔ
ｉｖｅ Ｃｈａｒｇｅ Ｐｕｍｐ Ｃｉｒｃｕｉｔ）を
包含させなければならないため素子の高集積化が難し
く、なお接合漏洩（Ｊｕｎｃｔｉｏｎ Ｌｅａｋａｇ
ｅ）による電力の消耗も大きくなる。
【０００７】
【発明が解決しようとする課題】したがって本発明は基
板のシリコン層に第１及び第２トランジスタのチャンネ
ル領域及び接合領域を各々形成し上記シリコン層に誘電
体膜によって電気的に分離される２個のゲート電極を形
成することにより上述した短所を解決することができる
フラッシュメモリセルを提供することにその目的があ
る。
板のシリコン層に第１及び第２トランジスタのチャンネ
ル領域及び接合領域を各々形成し上記シリコン層に誘電
体膜によって電気的に分離される２個のゲート電極を形
成することにより上述した短所を解決することができる
フラッシュメモリセルを提供することにその目的があ
る。
【０００８】
【課題を解決するための手段】本発明によるフラッシュ
メモリセルは第１及び第２チャンネル領域が形成され上
記各チャンネルの両側部にはドレーン及びソース領域が
各々形成されているシリコン層と絶縁膜からなるシリコ
ン基板と、上記第１及び第２チャンネル領域上に各々形
成され絶縁膜によって上記シリコン層と電気的に分離さ
れる一対のゲート電極からなる。上記第１及び第２チャ
ンネル領域には互いに反対型の不純物イオンが注入さ
れ、各ドレーン及びソース領域には同一型の不純物イオ
ンが注入される。
メモリセルは第１及び第２チャンネル領域が形成され上
記各チャンネルの両側部にはドレーン及びソース領域が
各々形成されているシリコン層と絶縁膜からなるシリコ
ン基板と、上記第１及び第２チャンネル領域上に各々形
成され絶縁膜によって上記シリコン層と電気的に分離さ
れる一対のゲート電極からなる。上記第１及び第２チャ
ンネル領域には互いに反対型の不純物イオンが注入さ
れ、各ドレーン及びソース領域には同一型の不純物イオ
ンが注入される。
【０００９】
【発明の実施の形態】以下に、添付した図面を参照して
本発明を詳細に説明する。
本発明を詳細に説明する。
【００１０】図２ａび図２ｂは本発明によるフラッシュ
メモリセルを説明するための素子の断面図であり、絶縁
膜（１１Ａ）上にシリコン層（１１Ｂ）が形成されてい
るＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）構造を有する基板（１１）のシリコン層（１１Ｂ）
に例えば、Ｎ−型の不純物イオンが注入された第１チャ
ンネル領域（１３Ａ）とＰ−型の不純物イオンが注入さ
れた第２チャンネル領域（１３Ｂ）が各々形成される。
第１チャンネル領域（１３Ａ）の両側部には例えばＮ＋
型の不純物イオンが注入されたドレーン及びソース領域
（１２Ａ及び１２Ｃ）が各々形成され第２チャンネル領
域（１３Ｂ）の両側部には例えばＮ＋型の不純物イオン
が注入されたドレーン及びソース領域（１２Ｂ及び１２
Ｄ）が各々形成される。更に第１及び第２チャンネル領
域（１３Ａ及び１３Ｂ）を包含するシリコン層（１１
Ｂ）上には誘電体膜（１４）及びポリシリコン層が順次
に形成され、そのあと誘電体膜（１４）とポリシリコン
層がパターニングされ第１及び第２チャンネル領域（１
３Ａ及び１３Ｂ）上に第１及び第２ゲート電極（１５Ａ
及び１５Ｂ）が各々形成される。
メモリセルを説明するための素子の断面図であり、絶縁
膜（１１Ａ）上にシリコン層（１１Ｂ）が形成されてい
るＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏ
ｒ）構造を有する基板（１１）のシリコン層（１１Ｂ）
に例えば、Ｎ−型の不純物イオンが注入された第１チャ
ンネル領域（１３Ａ）とＰ−型の不純物イオンが注入さ
れた第２チャンネル領域（１３Ｂ）が各々形成される。
第１チャンネル領域（１３Ａ）の両側部には例えばＮ＋
型の不純物イオンが注入されたドレーン及びソース領域
（１２Ａ及び１２Ｃ）が各々形成され第２チャンネル領
域（１３Ｂ）の両側部には例えばＮ＋型の不純物イオン
が注入されたドレーン及びソース領域（１２Ｂ及び１２
Ｄ）が各々形成される。更に第１及び第２チャンネル領
域（１３Ａ及び１３Ｂ）を包含するシリコン層（１１
Ｂ）上には誘電体膜（１４）及びポリシリコン層が順次
に形成され、そのあと誘電体膜（１４）とポリシリコン
層がパターニングされ第１及び第２チャンネル領域（１
３Ａ及び１３Ｂ）上に第１及び第２ゲート電極（１５Ａ
及び１５Ｂ）が各々形成される。
【００１１】図２ｂに図示されたように、第１及び第２
ゲート電極（１５Ａ及び１５Ｂ）を包含する全体構造上
部に層間絶縁膜（１６）が形成され、そのあと層間絶縁
膜（１６）をパターニングしてゲート電極（１５Ａ及び
１５Ｂ）の一部を各々露出させる第１及び第２コンタク
トホール（１７Ａ及び１７Ｂ）を形成する。第１及び第
２コンタクトホール（１７Ａ及び１７Ｂ）を包含する層
間絶縁膜（１６）上部に導伝層（１８）を形成する。
ゲート電極（１５Ａ及び１５Ｂ）を包含する全体構造上
部に層間絶縁膜（１６）が形成され、そのあと層間絶縁
膜（１６）をパターニングしてゲート電極（１５Ａ及び
１５Ｂ）の一部を各々露出させる第１及び第２コンタク
トホール（１７Ａ及び１７Ｂ）を形成する。第１及び第
２コンタクトホール（１７Ａ及び１７Ｂ）を包含する層
間絶縁膜（１６）上部に導伝層（１８）を形成する。
【００１２】本発明によるフラッシュメモリセルは上記
第１ゲート電極（１５Ａ）、第１チャンネル領域（１３
Ａ）の両側に形成されたドレーン及びソース領域（１２
Ａ及び１２Ｃ）からなる第１トランジスタ（Ｔ１）及び
第２ゲート電極（１５Ｂ）と第２チャンネル領域（１３
Ｂ）の両側に形成されたドレーン及びソース領域（１２
Ｂ及び１２Ｄ）からなる第２トランジスタ（Ｔ２）から
なる。図２ｂに図示されたようにフラッシュメモリセル
のプログラム、消去及び読み出し動作を図３ａ乃至図３
ｄを通じて説明すると次の通りである。
第１ゲート電極（１５Ａ）、第１チャンネル領域（１３
Ａ）の両側に形成されたドレーン及びソース領域（１２
Ａ及び１２Ｃ）からなる第１トランジスタ（Ｔ１）及び
第２ゲート電極（１５Ｂ）と第２チャンネル領域（１３
Ｂ）の両側に形成されたドレーン及びソース領域（１２
Ｂ及び１２Ｄ）からなる第２トランジスタ（Ｔ２）から
なる。図２ｂに図示されたようにフラッシュメモリセル
のプログラム、消去及び読み出し動作を図３ａ乃至図３
ｄを通じて説明すると次の通りである。
【００１３】フラッシュメモリセルに情報をプログラム
即ち、各ゲート電極（１５Ａ乃至１５Ｂ）に電荷を貯蔵
するためには、先ず、図３ａに図示されたように第１ト
ランジスタ（Ｔ１）のドレーン及びソース領域（１２Ａ
及び１２Ｃ）に高電位電圧（ＶＰ）を印加するとキャパ
シタンスカプリング（Ｃａｐａｃｉｔａｎｃｅ Ｃｏｕ
ｐｌｉｎｇ）によって第１トランジスタ（Ｔ１）のゲー
ト電極（１５Ａ）には電圧が誘起される。このとき第２
トランジスタ（Ｔ２）のドレーン領域（１２Ｂ）には電
源電圧（ＶＤ）が印加され、ソース領域（１２Ｄ）は接
地された状態であるため第２トランジスタ（Ｔ２）のチ
ャンネル領域（１３Ｂ）に存在する電子中の一部が高電
界領域からエネルギーを受けてホットエレクトロンにな
り、このホットエレクトロン中一部が第２トランジスタ
（Ｔ２）のゲート電極（１５Ｂ）に誘起された電圧によ
って垂直方向に形成される電界によって誘電体膜（１
４）を通じて各ゲート電極（１５Ａ及び１５Ｂ）に注入
される。したがって、このようなホットエレクトロンの
注入によってフラッシュメモリセルの閾値電圧（ＶＴ）
が上昇する。
即ち、各ゲート電極（１５Ａ乃至１５Ｂ）に電荷を貯蔵
するためには、先ず、図３ａに図示されたように第１ト
ランジスタ（Ｔ１）のドレーン及びソース領域（１２Ａ
及び１２Ｃ）に高電位電圧（ＶＰ）を印加するとキャパ
シタンスカプリング（Ｃａｐａｃｉｔａｎｃｅ Ｃｏｕ
ｐｌｉｎｇ）によって第１トランジスタ（Ｔ１）のゲー
ト電極（１５Ａ）には電圧が誘起される。このとき第２
トランジスタ（Ｔ２）のドレーン領域（１２Ｂ）には電
源電圧（ＶＤ）が印加され、ソース領域（１２Ｄ）は接
地された状態であるため第２トランジスタ（Ｔ２）のチ
ャンネル領域（１３Ｂ）に存在する電子中の一部が高電
界領域からエネルギーを受けてホットエレクトロンにな
り、このホットエレクトロン中一部が第２トランジスタ
（Ｔ２）のゲート電極（１５Ｂ）に誘起された電圧によ
って垂直方向に形成される電界によって誘電体膜（１
４）を通じて各ゲート電極（１５Ａ及び１５Ｂ）に注入
される。したがって、このようなホットエレクトロンの
注入によってフラッシュメモリセルの閾値電圧（ＶＴ）
が上昇する。
【００１４】フラッシュメモリセルにプログラムされた
情報を消去、即ち各ゲート電極（１５Ａ及び１５Ｂ）に
貯蔵された電荷を放電させるためには図３ｂに図示され
たように第１トランジスタ（Ｔ１）のドレーン及びソー
ス領域（１２Ａ及び１２Ｃ）に消去用高電圧（ＶＥ）を
各々印加し第２トランジスタ（Ｔ２）のドレーン及びソ
ース領域（１２Ｂ及び１２Ｄ）を接地するか、或いは図
３ｃに図示したように第２トランジスタ（Ｔ２）のドレ
ーン及びソース領域（１２Ｂ及び１２Ｄ）に消去用高電
圧（ＶＥ）を各々印加し第１トランジスタ（Ｔ１）のド
レーン及びソース領域（１２Ａ及び１２Ｃ）を接地す
る。したがって、ゲート電極（１５Ａ、１５Ｂ）に注入
された電子はＦ−Ｎトンネリング現象によって誘電体膜
（１４）を通過して第１トランジスタ（Ｔ１）の第１チ
ャンネル領域（１３Ａ）又は第２トランジスタ（Ｔ２）
のドレーン及びソース領域（１２Ｂ及び１２Ｄ）に移動
し、その結果メモリセルの閾値電圧（ＶＴ）が降下す
る。
情報を消去、即ち各ゲート電極（１５Ａ及び１５Ｂ）に
貯蔵された電荷を放電させるためには図３ｂに図示され
たように第１トランジスタ（Ｔ１）のドレーン及びソー
ス領域（１２Ａ及び１２Ｃ）に消去用高電圧（ＶＥ）を
各々印加し第２トランジスタ（Ｔ２）のドレーン及びソ
ース領域（１２Ｂ及び１２Ｄ）を接地するか、或いは図
３ｃに図示したように第２トランジスタ（Ｔ２）のドレ
ーン及びソース領域（１２Ｂ及び１２Ｄ）に消去用高電
圧（ＶＥ）を各々印加し第１トランジスタ（Ｔ１）のド
レーン及びソース領域（１２Ａ及び１２Ｃ）を接地す
る。したがって、ゲート電極（１５Ａ、１５Ｂ）に注入
された電子はＦ−Ｎトンネリング現象によって誘電体膜
（１４）を通過して第１トランジスタ（Ｔ１）の第１チ
ャンネル領域（１３Ａ）又は第２トランジスタ（Ｔ２）
のドレーン及びソース領域（１２Ｂ及び１２Ｄ）に移動
し、その結果メモリセルの閾値電圧（ＶＴ）が降下す
る。
【００１５】フラッシュメモリセルにプログラムされた
情報を読み出すためには図３ｄに図示されたように第１
トランジスタ（Ｔ１）のドレーン及びソース領域（１２
Ａ及び１２Ｃ）に読み出し用高電圧（ＶＲ）を各々印加
する。そのあと第２トランジスタ（Ｔ２）のソース領域
（１２Ｄ）を接地し、ドレーン領域（１２Ｂ）はビット
ライン（Ｂｉｔ Ｌｉｎｅ）と接続されるようにする。
そのあとビットラインを通じて流れる電流の有無を検出
することになり、このときゲート電極（１５Ａ及び１５
Ｂ）の電子注入の有無にしたがって流れる電流の量が異
なるように現れる。
情報を読み出すためには図３ｄに図示されたように第１
トランジスタ（Ｔ１）のドレーン及びソース領域（１２
Ａ及び１２Ｃ）に読み出し用高電圧（ＶＲ）を各々印加
する。そのあと第２トランジスタ（Ｔ２）のソース領域
（１２Ｄ）を接地し、ドレーン領域（１２Ｂ）はビット
ライン（Ｂｉｔ Ｌｉｎｅ）と接続されるようにする。
そのあとビットラインを通じて流れる電流の有無を検出
することになり、このときゲート電極（１５Ａ及び１５
Ｂ）の電子注入の有無にしたがって流れる電流の量が異
なるように現れる。
【００１６】本発明によるフラッシュメモリセルはＳＯ
Ｉ構造を有する基板のシリコン層上に誘電体膜とポリシ
リコン層が積層された構造に形成されているためその製
造工程が単純になる。更に、動作時ネガテイブ電圧の供
給が必要な従来のメモリセルとは異なり本発明によるメ
モリセルは動作時ネガテイブ電圧が必要でない。このた
め、素子内にネガテイブチャージポンプ回路を形成する
必要がなく、したがって素子の高集積化が容易になる。
また、上記フラッシュメモリセルはセル構造の特性によ
って接合漏洩が完全に防止されるため消耗電力が減少
し、素子の動作速度が増加する。
Ｉ構造を有する基板のシリコン層上に誘電体膜とポリシ
リコン層が積層された構造に形成されているためその製
造工程が単純になる。更に、動作時ネガテイブ電圧の供
給が必要な従来のメモリセルとは異なり本発明によるメ
モリセルは動作時ネガテイブ電圧が必要でない。このた
め、素子内にネガテイブチャージポンプ回路を形成する
必要がなく、したがって素子の高集積化が容易になる。
また、上記フラッシュメモリセルはセル構造の特性によ
って接合漏洩が完全に防止されるため消耗電力が減少
し、素子の動作速度が増加する。
【００１７】
【発明の効果】上述したように本発明によればＳＯＩ構
造を有する基板のシリコン層に第１及び第２トランジス
タ用チャンネル領域及び接合領域を各々形成し各チャン
ネル領域上にシリコン層とは誘電体膜によって電気的に
分離されるゲート電極を各々形成することによりネガテ
イブ電圧が必要でなく、低電力及び高速で動作するフラ
ッシュメモリセルの具現を可能にする。
造を有する基板のシリコン層に第１及び第２トランジス
タ用チャンネル領域及び接合領域を各々形成し各チャン
ネル領域上にシリコン層とは誘電体膜によって電気的に
分離されるゲート電極を各々形成することによりネガテ
イブ電圧が必要でなく、低電力及び高速で動作するフラ
ッシュメモリセルの具現を可能にする。
【図１】従来のフラッシュメモリセルを説明するための
素子の断面図。
素子の断面図。
【図２】（ａ）及び（ｂ）は本発明によるフラッシュメ
モリセルを説明するための素子の断面図。
モリセルを説明するための素子の断面図。
【図３】（ａ）乃至（ｄ）は本発明によるフラッシュメ
モリセルのプログラム、消去及び読み出し動作を説明す
るための状態図。
モリセルのプログラム、消去及び読み出し動作を説明す
るための状態図。
１：シリコン基板 ２：トンネル酸化膜 ３：フローテイングゲート ４：誘電体膜 ５：コントロールゲート ６，１２Ａ及び１２
Ｂ：ドレーン領域 ７，１２Ｃ及び１２Ｄ：ソース領域 １１：基板 １３Ａ：第１チャン
ネル領域 １３Ｂ：第２チャンネル領域 １４：誘電体膜 １５Ａ及び１５Ｂ：ゲート電極 １８：導伝層
Ｂ：ドレーン領域 ７，１２Ｃ及び１２Ｄ：ソース領域 １１：基板 １３Ａ：第１チャン
ネル領域 １３Ｂ：第２チャンネル領域 １４：誘電体膜 １５Ａ及び１５Ｂ：ゲート電極 １８：導伝層
Claims (3)
- 【請求項１】フラッシュメモリセルにおいて、第１及び
第２チャンネル領域が形成され上記各チャンネル領域の
両側にはドレーン及びソース領域が各々形成されている
シリコン層及びシリコン層下部に形成された絶縁膜から
なるシリコン基板と、上記第１及び第２チャンネル領域
上部に各々形成され絶縁膜によって上記シリコン層と電
気的に絶縁された一対のゲート電極と、上記ゲート電極
を包含する全体構造上部に形成された絶縁膜と、上記絶
縁膜上に形成され上記絶縁膜上に形成されたコンタクト
ホールを介して上記ゲート電極を相互連結する導電層か
らなることを特徴とするフラッシュメモリセル。 - 【請求項２】第１項において、上記第１及び第２チャン
ネル領域は互いに反対型の不純物イオンが注入されるこ
とを特徴とするフラッシュメモリセル。 - 【請求項３】第１項において、上記各ドレーン及びソー
ス領域には同一型の不純物イオンが注入されることを特
徴とするフラッシュメモリセル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR96-74944 | 1996-12-28 | ||
| KR1019960074944A KR100241524B1 (ko) | 1996-12-28 | 1996-12-28 | 플래쉬 메모리 셀 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10223784A true JPH10223784A (ja) | 1998-08-21 |
Family
ID=19491695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9370259A Pending JPH10223784A (ja) | 1996-12-28 | 1997-12-26 | フラッシュメモリセル |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5998830A (ja) |
| JP (1) | JPH10223784A (ja) |
| KR (1) | KR100241524B1 (ja) |
| GB (1) | GB2320807B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4824780B2 (ja) * | 2006-02-23 | 2011-11-30 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | プリントヘッド用のゲート結合ｅｐｒｏｍセル |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6259133B1 (en) * | 1999-02-11 | 2001-07-10 | Advanced Micro Devices, Inc. | Method for forming an integrated circuit memory cell and product thereof |
| JP2005236062A (ja) * | 2004-02-20 | 2005-09-02 | Nec Electronics Corp | 不揮発性半導体記憶装置の製造方法 |
| TWI257703B (en) * | 2005-04-22 | 2006-07-01 | Au Optronics Corp | EEPROM and method of manufacturing the same |
| JP4849517B2 (ja) * | 2005-11-28 | 2012-01-11 | ルネサスエレクトロニクス株式会社 | 不揮発性メモリセル及びｅｅｐｒｏｍ |
| US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
| KR102185079B1 (ko) * | 2014-04-21 | 2020-12-01 | 에스케이하이닉스 주식회사 | 불휘발성 메모리소자 및 그 동작방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3755721A (en) * | 1970-06-15 | 1973-08-28 | Intel Corp | Floating gate solid state storage device and method for charging and discharging same |
| JPS542679A (en) * | 1977-06-08 | 1979-01-10 | Mitsubishi Electric Corp | Nonvoltile semiconductor memory device |
| SE7907193L (sv) * | 1978-09-28 | 1980-03-29 | Rca Corp | Bestendigt minne |
| US4429326A (en) * | 1978-11-29 | 1984-01-31 | Hitachi, Ltd. | I2 L Memory with nonvolatile storage |
| JP3321899B2 (ja) * | 1992-12-04 | 2002-09-09 | 株式会社デンソー | 半導体装置 |
| JP2596695B2 (ja) * | 1993-05-07 | 1997-04-02 | インターナショナル・ビジネス・マシーンズ・コーポレイション | Ｅｅｐｒｏｍ |
| US5504706A (en) * | 1993-10-12 | 1996-04-02 | Texas Instruments Incorporated | Low voltage Fowler-Nordheim flash EEPROM memory array utilizing single level poly cells |
| US5440158A (en) * | 1994-07-05 | 1995-08-08 | Taiwan Semiconductor Manufacturing Company Ltd. | Electrically programmable memory device with improved dual floating gates |
| KR0172270B1 (ko) * | 1995-03-28 | 1999-02-01 | 김주용 | 플래쉬 이이피롬 셀 및 그 제조방법 |
-
1996
- 1996-12-28 KR KR1019960074944A patent/KR100241524B1/ko not_active IP Right Cessation
-
1997
- 1997-12-23 GB GB9727069A patent/GB2320807B/en not_active Expired - Fee Related
- 1997-12-26 JP JP9370259A patent/JPH10223784A/ja active Pending
- 1997-12-29 US US08/999,349 patent/US5998830A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4824780B2 (ja) * | 2006-02-23 | 2011-11-30 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | プリントヘッド用のゲート結合ｅｐｒｏｍセル |
| KR101313389B1 (ko) * | 2006-02-23 | 2013-10-01 | 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. | Ｅｐｒｏｍ 셀 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB9727069D0 (en) | 1998-02-18 |
| GB2320807A8 (en) | 1998-08-03 |
| GB2320807A (en) | 1998-07-01 |
| KR19980055708A (ko) | 1998-09-25 |
| GB2320807B (en) | 2001-09-19 |
| KR100241524B1 (ko) | 2000-02-01 |
| US5998830A (en) | 1999-12-07 |
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