KR101313389B1 - Ｅｐｒｏｍ 셀 - Google Patents

Ｅｐｒｏｍ 셀 Download PDF

Info

Publication number
KR101313389B1
KR101313389B1 KR1020087020543A KR20087020543A KR101313389B1 KR 101313389 B1 KR101313389 B1 KR 101313389B1 KR 1020087020543 A KR1020087020543 A KR 1020087020543A KR 20087020543 A KR20087020543 A KR 20087020543A KR 101313389 B1 KR101313389 B1 KR 101313389B1
Authority
KR
South Korea
Prior art keywords
eprom
transistor
control
cell
floating gate
Prior art date
Application number
KR1020087020543A
Other languages
English (en)
Other versions
KR20080106909A (ko
Inventor
트루디 엘 벤자민
Original Assignee
휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. filed Critical 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피.
Publication of KR20080106909A publication Critical patent/KR20080106909A/ko
Application granted granted Critical
Publication of KR101313389B1 publication Critical patent/KR101313389B1/ko

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
    • B41J2/01—Ink jet
    • B41J2/015—Ink jet characterised by the jet generation process
    • B41J2/04—Ink jet characterised by the jet generation process generating single droplets or particles on demand
    • B41J2/045—Ink jet characterised by the jet generation process generating single droplets or particles on demand by pressure, e.g. electromechanical transducers
    • B41J2/04501—Control methods or devices therefor, e.g. driver circuits, control circuits
    • B41J2/0458—Control methods or devices therefor, e.g. driver circuits, control circuits controlling heads based on heating elements forming bubbles
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
    • B41J2/01—Ink jet
    • B41J2/015—Ink jet characterised by the jet generation process
    • B41J2/04—Ink jet characterised by the jet generation process generating single droplets or particles on demand
    • B41J2/045—Ink jet characterised by the jet generation process generating single droplets or particles on demand by pressure, e.g. electromechanical transducers
    • B41J2/04501—Control methods or devices therefor, e.g. driver circuits, control circuits
    • B41J2/04541—Specific driving circuit
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
    • B41J2/01—Ink jet
    • B41J2/015—Ink jet characterised by the jet generation process
    • B41J2/04—Ink jet characterised by the jet generation process generating single droplets or particles on demand
    • B41J2/045—Ink jet characterised by the jet generation process generating single droplets or particles on demand by pressure, e.g. electromechanical transducers
    • B41J2/04501—Control methods or devices therefor, e.g. driver circuits, control circuits
    • B41J2/04543—Block driving
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
    • B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
    • B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
    • B41J2/005—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by bringing liquid or particles selectively into contact with a printing material
    • B41J2/01—Ink jet
    • B41J2/015—Ink jet characterised by the jet generation process
    • B41J2/04—Ink jet characterised by the jet generation process generating single droplets or particles on demand
    • B41J2/045—Ink jet characterised by the jet generation process generating single droplets or particles on demand by pressure, e.g. electromechanical transducers
    • B41J2/04501—Control methods or devices therefor, e.g. driver circuits, control circuits
    • B41J2/0455—Details of switching sections of circuit, e.g. transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02—Structural aspects of erasable programmable read-only memories
    • G11C2216/10—Floating gate memory cells with a single polysilicon layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Particle Formation And Scattering Control In Inkjet Printers (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

정확히 하나의 폴리실리콘 층(256)과, 이 폴리실리콘 층 위에 배치된 도전성 층(260)을 포함하는 잉크젯 프린터용 프린트헤드 제어 회로의 EPROM 셀(270)은 제어 트랜지스터(272) 및 EPROM 트랜지스터(274)를 포함한다. 제어 및 EPROM 트랜지스터는 각각 폴리실리콘 층(256)의 일부분을 포함하는 플로팅 게이트(280,282)를 구비하며, 도전성 층(260)의 일부분을 포함하는 전기적 상호접속부는 제어 트랜지스터(272)의 플로팅 게이트(280)와 EPROM 트랜지스터(274)의 플로팅 게이트(282)를 상호연결한다.

Description

ＥＰＲＯＭ 셀{GATE-COUPLED EPROM CELL FOR PRINTHEAD}
잉크젯 프린팅 시스템은 유체 분사 장치의 일 유형이며, 프린트헤드, 잉크 공급부, 및 프린트헤드를 제어하는 전자 제어기를 포함한다. 프린트헤드는 증발 챔버내에 위치한 작은 분량의 잉크를 급속도로 가열함으로써 다이에 배치된 오리피스(orifices) 또는 노즐 어레이를 통해 액체 잉크를 분사한다. 잉크는 박막 저항 또는 점화 저항(firing resistor)과 같은 작은 전기 가열기에 의해 가열된다. 잉크를 가열하게 되면 액체 잉크의 일부분은 증발하게 되고 그에 따라 단일 방울이 노즐을 통해 종이 시트와 같은 인쇄 매체 시트쪽으로 분사되어 이미지를 인쇄한다. 잉크 노즐은 전형적으로 프린트헤드 다이에서 하나 이상의 어레이로 배열되고, 프린트헤드가 인쇄 매체 양단을 스캐닝하는 경우 노즐로부터 적절한 순차가 부여된 분사를 통해 문자 또는 다른 이미지가 프린트된다.
잉크의 각 방울을 분사하기 위해, 프린트헤드를 제어하는 전자 제어기는 프린트헤드의 외부에 위치한 전원으로부터 전류를 활성화한다. 이 전류는 선택된 점화 저항을 통과하여 대응하는 선택된 증발 챔버 내에서 잉크를 가열하게 되고 대응하는 노즐을 통해 잉크를 분사하게 된다. 알려진 방울 생성기는 점화 저항, 대응하는 증발 챔버 및 대응하는 노즐을 포함한다.
잉크젯 프린팅 시스템에서, 각 프린트 카트리지의 몇몇 특성이 제어기에 의해 용이하게 식별될 수 있도록 하는 것이 바람직하고, 그러한 식별 정보가 프린트 카트리지에 의해 직접 공급되도록 하는 것이 바람직하다. 이 "식별 정보"는 프린터의 동작을 조정하고 정확한 동작을 보장하기 위한 정보를 제어기에 제공할 수 있다. 또한, 유체 분사 장치의 상이한 유형 및 그들의 동작 파라미터들이 증가하는 경우, 보다 많은 양의 식별 정보를 제공하기 위해 플렉스 탭 회로(flex tab circuit)에 추가의 상호접속부를 부가하거나 또는 다이의 크기를 증가시키는 일 없이 그러한 식별 정보를 제공할 필요가 있다.
이들 및 다른 이유로, 펜 식별 셀(pen identification cell)이 개발되었고 잉크젯 프린트헤드 다이의 회로와 함께 집적되었다. 일 구성에서, 프린트헤드 회로는 네거티브-채널 금속 산화물 반도체(NMOS) 회로이고, 식별 셀은 개별적으로 어드레스되도록 구성된다. 각각의 식별 셀은 정보의 일 비트를 저장하는 식별 비트를 포함한다.
식별 셀의 식별 비트는 전형적으로 퓨즈를 채용하고, 비록 이들이 표준 프로그램가능 판독 전용 메모리(PROM) 칩과는 다르다 할 지라도, 이들 비트는 기본적으로 동일한 방식으로 프로그램 및 사용된다. 칩을 프로그램하기 위해, 소정의 퓨즈에 비교적 높은 전류를 선택적으로 라우팅하여 이들 퓨즈가 단선되도록 한다. 회로의 이진 로직에서 퓨즈가 유지되는 비트는 1의 값을 갖는 한편, 퓨즈가 단선된 비트는 0의 값을 제공한다.
이런 방식으로 ROM 칩을 프로그래밍 및 사용하는 것은 몇 가지 단점을 가지 고 있다. 칩이 초기에 부적절하게 프로그램되는 경우, 이것을 교정할 방법은 없으며, 칩은 폐기되어야 한다. 부가적으로, 퓨즈는 비교적 크고 신뢰할 수 없다. 잉크젯 프린트헤드 회로에서, 예를 들어, 퓨즈는 프로그래밍 동안 잉크젯 오리피스 층을 손상시킬 수 있고, 퓨즈가 단선된 이후, 퓨즈로부터의 금속 파편은 잉크내로 유입될 수 있어 펜 내에 방해물을 야기할 수 있고 또는 저조한 품질의 프린팅을 야기할 수 있다.
최근에, 전자적으로 프로그램가능한 판독-전용 메모리(EPROM) 장치가 또한 개발되었다. PROM 칩과는 달리, EPROM 칩은 퓨즈를 포함하지 않는다. 전형적인 ROM 칩과 같이, EPROM은 행 및 열로 구성된 도전성 그리드를 포함한다. 각 교차점에서의 셀은 유전체로서 동작하는 얇은 산화물 층에 의해 서로 분리되는 두 개의 게이트를 구비한다. 게이트들 중 하나의 게이트는 플로팅 게이트로 지칭되고 다른 게이트는 제어 게이트 또는 입력 게이트로 지칭된다. 열(row)로의 플로팅 게이트의 전용 링크는 제어 게이트를 지나간다. 블랭크 EPROM은 모든 게이트를 개방된 상태로 두며, 그에 따라 각 셀에 1의 값을 부여한다. 즉, 플로팅 게이트는 초기에 충전되어 있지 않으며, 그에 따라 임계 전압은 낮게 된다.
비트의 값을 0으로 변경하기 위해, 프로그래밍 전압(예를 들어, 10 내지 16)이 제어 게이트 및 드레인에 인가된다. 이 프로그래밍 전압은 여기된 전자를 플로팅 게이트로 유도하여 임계 전압을 증가시킨다. 여기된 전자는 얇은 산화물 층의 다른 측면 상으로 밀려지고(pushed through) 그 측면 상에 가두어져, 네거티브 전하를 제공한다. 이들 네거티브 충전된 전자는 제어 게이트와 플로팅 게이트 사이 에서 장벽으로서 동작한다. EPROM 셀의 사용동안, 셀 센서가 셀의 임계 전압을 모니터링한다. 임계 전압이 낮은 경우(임계 레벨 아래인 경우), 셀은 1의 값을 갖는다. 임계 전압이 높은 경우(임계 레벨 위인 경우), 셀은 0의 값을 갖는다.
EPROM 셀은 각 교차점에서 두 개의 게이트를 가지기 때문에, EPROM 칩은 잉크젯 프린트헤드 회로에 자주 사용되는 다수의 칩을 포함한 표준 NMOS 또는 PROM 칩에 비해 부가적인 층을 필요로 한다. 따라서, NMOS 회로의 퓨즈의 단점들 중 일부가 EPROM 회로의 애플리케이션에 의해 제거될 수 있는 반면, 전형적인 EPROM 셀의 사용은 칩의 비용 및 복잡성을 증가시키는 부가적인 층을 칩에 제공할 것을 요구하거나, 또는 별도의 ERPOM 칩이 제공될 것을 요구한다.
본 발명의 다양한 특징 및 장점은 첨부한 도면과 연계하여 본 발명의 특징을 예시하는 후속하는 상세한 설명으로부터 분명해질 것이다.
도 1은 잉크젯 프린팅 시스템의 일 실시예에 대한 블록도,
도 2는 프린트헤드 다이의 일 실시예의 일 부분을 나타내는 도면,
도 3은 잉크젯 프린트헤드 점화 셀 어레이의 일 실시예를 나타내는 개략도,
도 4는 프린트헤드 다이의 일 실시예에서 식별 셀의 일 실시예를 나타내는 개략도,
도 5는 전형적인 EPROM 트랜지스터의 개략도,
도 6은 전형적인 EPROM 칩에서의 회로 층들을 나타내는 단면도,
도 7은 도 3에 도시된 회로를 제공하는 잉크젯 프린트헤드 다이의 일 실시예에서의 층들을 나타내는 단면도,
도 8은 도 4의 프린트헤드 회로에서 식별 비트로서 사용될 수 있는 게이트-결합 EPROM 셀의 일 실시예의 개략도,
도 9는 게이트-결합 EPROM 식별 비트를 갖는 식별 셀의 일 실시예에 대한 개략도,
도 10은 프린트헤드 회로에 대한 게이트-결합 EPROM 셀의 어레이에 대한 개략도.
도면에 예시되어 있는 예시적인 실시예를 참조할 것이며, 본 명세서에서는 그 실시예를 설명하기 위해 특정 용어가 사용될 것이다. 그러나, 본 발명의 범주를 제한하려는 의도는 아님을 이해될 것이다. 본 명세서를 읽은 당업자가 수행할 수 있는, 본 명세서에서 설명하고 있는 본 발명의 특징에 대한 변형 및 또 다른 수정과, 본 명세서에서 설명하고 있는 본 발명의 원리의 추가적인 애플리케이션은 본 발명의 범주 내에 속하는 것으로 해석되어야 한다.
도 1에는 잉크젯 프린팅 시스템(20)의 일 실시예에 대한 블록도가 도시되어 있다. 잉크젯 프린팅 시스템은 일반적으로 잉크젯 프린트헤드 어셈블리(22)와, 유체 공급 어셈블리, 예를 들어 잉크 공급 어셈블리(24)를 포함한다. 잉크젯 프린팅 시스템은 또한 장착 어셈블리(26), 매체 운송 어셈블리(28) 및 전자 제어기(30)를 포함한다. 전원 공급부(32)는 시스템의 다양한 전기적 부품에 전력을 제공한다.
도 1에 도시된 실시예에서, 잉크젯 프린트헤드 어셈블리(22)는 잉크 방울을 오리피스 또는 노즐(34)을 통과하여 인쇄 매체(36)쪽으로 분사하여, 인쇄 매체 상에 인쇄하는 적어도 하나의 프린트헤드 또는 프린트헤드 다이(40)를 포함한다. 인쇄 매체는 종이, 카드 스톡(card stock), 투명지, Mylar®, 섬유 등과 같은 임의의 유형의 적절한 시트 물질일 수 있다. 전형적으로, 노즐(34)은 하나 이상의 행 또는 어레이로 정렬되며, 잉크젯 프린트헤드 어셈블리와 인쇄 매체가 서로에 대해 이동하는 경우 노즐로부터 적절한 순차가 부연된 잉크 분사를 통해 문자, 심볼 및/또는 다른 그래픽 또는 이미지가 인쇄 매체 상에 인쇄된다. 프린트헤드(40)는 유체 분사 장치의 일 실시예이다. 후속하는 설명에서는 프린트헤드 어셈블리(22)로부터의 잉크 분사를 참조할 것이지만, 다른 액체, 유체 또는 투명한 유체를 포함한 유동가능 물질이 프린트헤드 어셈블리로부터 분사될 수 있다.
잉크 공급 어셈블리(24)는 유체 공급 어셈블리의 일 실시예이고 프린트헤드 어셈블리(22)에 잉크를 제공한다. 잉크 공급 어셈블리는 잉크를 저장하는 저장소(38)를 포함하며, 상기 잉크는 저장소로부터 잉크젯 프린트헤드 어셈블리로 흐른다. 잉크 공급 어셈블리 및 잉크젯 프린트헤드 어셈블리는 일 방향 잉크 전달 시스템 또는 순환 잉크 전달 시스템을 형성할 수 있다. 일 방향 잉크 전달 시스템에서, 잉크젯 프린트헤드 어셈블리로 제공되는 거의 모든 잉크는 프린팅 동안 소모된다. 순환 잉크 전달 시스템에서, 프린트헤드 어셈블리로 제공되는 잉크 중 일부만 이 프린팅 동안 소모된다. 이러한 시스템에서, 프린팅 동안 소모되지 않는 잉크는 잉크 공급 어셈블리로 다시 복귀된다.
잉크젯 프린팅 시스템의 일 실시예에서, 잉크젯 프린트헤드 어셈블리(22) 및 잉크 공급 어셈블리(24)는 잉크젯 카트리지 또는 펜 내에 함께 실장된다. 이와 달리, 잉크 공급 어셈블리는 잉크젯 프린트헤드 어셈블리로부터 분리될 수 있고, 공급 튜브(미도시)와 같은 인터페이스 접속부를 통해 잉크를 잉크젯 프린트헤드 어셈블리로 제공한다. 일 실시예에서, 저장소(38)는 제거, 교체 및/또는 재충진될 수 있다.
장착 어셈블리(26)는 잉크젯 프린트헤드 어셈블리에 대해 인쇄 매체(36)를 위치시키는 매체 운송 어셈블리(29)에 대해 잉크젯 프린트헤드 어셈블리(22)를 위치시킨다. 따라서, 인쇄 구역(37)은 잉크젯 프린트헤드 어셈블리와 인쇄 매체 사이의 영역에서 노즐(34)에 인접하여 정의된다. 잉크젯 프린트헤드 어셈블리는 스캐닝식 프린트헤드 어셈블리일 수 있고, 장착 어셈블리는 인쇄 매체를 스캐닝하기 위해 매체 운송 어셈블리에 대해 잉크젯 프린트헤드 어셈블리를 이동시키는 카트리지(미도시)를 포함한다. 이와 달리, 잉크젯 프린트헤드 어셈블리는 비-스캐닝식 프린트헤드 어셈블리일 수 있고, 장착 어셈블리는 매체 운송 어셈블리(28)에 대해 미리 정해진 위치에 잉크젯 프린트헤드 어셈블리를 고정시킨다.
전자 제어기 또는 프린터 제어기(30)는 전형적으로 프로세서, 펌웨어 및 다른 전자소자, 또는 이들의 임의의 조합을 포함하여 잉크젯 프린트헤드 어셈블리(22), 장착 어셈블리(26) 및 매체 운송 어셈블리(28)와 통신하여 이들을 제어한 다. 전자 제어기는 컴퓨터와 같은 호스트 시스템으로부터 데이터(39)를 수신하고, 통상적으로 데이터를 일시적으로 저장하는 메모리(미도시)를 포함한다. 전형적으로, 데이터는 전자식, 적외선, 광학 또는 다른 정보 전달 경로를 따라 잉크젯 프린팅 시스템(20)에 전송된다. 데이터는 예를 들어 인쇄될 문서를 나타내고, 하나 이상의 인쇄 작업 명령 및/또는 명령 파라미터를 포함하여, 잉크젯 프린팅 시스템에 대한 인쇄 작업을 형성한다. 분사되는 잉크 방울의 패턴은 인쇄 작업 명령 및/또는 명령 파라미터에 의해 결정된다.
잉크젯 프린트헤드 어셈블리(22)는 하나의 프린트헤드(40)를 포함할 수 있고, 또는 광폭 어레이 또는 멀티-헤드 프린트헤드 어셈블리일 수 있다. 잉크젯 프린트헤드 어셈블리는 캐리어를 포함할 수 있는데, 이 캐리는 프린트헤드 다이를 운반하고, 프린트헤드 다이와 전자 제어기(30) 사이에 전기적 통신을 제공하며, 프린트헤드 다이와 잉크 공급 어셈블리(24) 사이에 유체 통신을 제공한다.
도 2에는 프린트헤드 다이(40)의 일 실시예의 일부분이 도시되어 있다. 프린트헤드 다이는 프린팅 또는 유체 분사 소자(42)의 어레이를 포함한다. 프린팅 소자는 내부에 잉크 공급 슬롯(46)이 형성되어 있는 기판(44) 상에 형성된다. 잉크 공급 슬롯은 액체 잉크의 공급물을 프린팅 소자에 제공하며, 유체 공급 소스의 일 실시예이다. 유체 공급 소스의 다른 실시예는 대응하는 증발 챔버에 잉크를 공급하는 개별 잉크 공급 홀 및 각각이 대응하는 그룹의 유체 분사 소자에 잉크를 공급하는 다수의 보다 짧은 공급 트렌치를 포함하나 여기에 제한되는 것은 아니다.
박막 구조체(48)에는 그 내부에 형성된 잉크 공급 채널(54)이 제공된다. 이 채널은 기판(44)에 형성된 잉크 공급 슬롯(46)과 통신한다. 오리피스 층(50)은 전면(front face)(50a)과 이 전면에 형성된 노즐 개구부(34)를 구비한다. 오리피스 층은 또한 노즐 챔버 또는 그 내에 형성되어 노즐 개구부와 박막 구조체의 잉크 공급 채널과 통신하는 증발 챔버(56)를 구비한다. 점화 저항(52)은 증발 챔버 내에 배치되고, 도전성 리드(58)는 이 점화 저항을, 선택된 점화 저항을 통과하는 전류의 인가를 제어하는 회로에 전기적으로 결합한다. 본 명세서에서 사용되는 바와 같이, "방울 생성기"(60)라는 용어는 점화 저항(52), 노즐 챔버 또는 증발 챔버(56) 및 노즐 개구부(34)를 포함한다.
프린팅 동안, 잉크는 잉크 공급 슬롯(46)으로부터 잉크 공급 채널(54)을 경유하여 증발 챔버(56)로 흐른다. 노즐 개구부(34)는 점화 저항(52)과 동작측면에서 연관되어, 점화 저항이 활성화되는 경우 증발 챔버내의 잉크 방울은 노즐 개구부를 통과하여(예를 들어, 점화 저항의 평면에 대해 실질적으로 수직으로) 인쇄 매체(36)쪽으로 분사된다.
프린트헤드 다이에는 다양한 유형이 존재한다. 이들은 열 프린트헤드, 압전 프린트헤드, 정전기 프린트헤드, 및 다층 구조에 집적될 수 있는 당업계에 알려져 있는 임의의 다른 유형의 유체 분사 장치를 포함한다. 기판(44)은 예를 들어 실리콘, 유리, 세라믹 또는 안정된 폴리머로 형성될 수 있고, 박막 구조체(48)는 실리콘 이산화물, 실리콘 탄화물, 실리콘 질화물, 탄탈륨, 폴리실리콘 유리 또는 다른 적절한 물질의 하나 이상의 패시베이션 또는 절연 층을 포함하도록 형성될 수 있다. 박막 구조체는 또한 점화 저항(52) 및 리드(58)를 정의하는 적어도 하나의 도 전성 층을 포함한다. 도전성 층은 예를 들어 알루미늄, 은, 금, 탄탈륨, 탄탈륨-알루미늄, 또는 다른 금속 또는 금속 합금으로 구성될 수 있다. 이하에서 설명되는 점화 셀 회로는 기판 및 박막 층 내에 구현될 수 있다.
오리피스 층(50)은 메사추세츠주의 뉴턴의 마이크로-케미컬사에 의해 판매되며 SU8로 지칭되는 에폭시 수지와 같은 광현상가능(photoimageable) 에폭시 수지일 수 있다. SU8 또는 다른 폴리머를 구비한 오리피스 층을 제조하는 기법은 또한 당업계에 잘 알려져 있다. 일 실시에에서, 오리피스 층은 장벽 층(예를 들어, 건조 필름 포토 레지스트 장벽 층) 및 장벽 층 위에 형성된 금속 오리피스 층(예를 들어, 니켈, 구리, 철/니컬 합금, 팔라듐, 금 또는 로듐 층)으로 지칭되는 두 개의 개별 층으로 형성된다. 다른 적절한 물질이 또한 채용되어 오리피스 층을 형성할 수 있다.
도 3에는 잉크젯 프린트헤드 점화 셀 회로(80)의 일 실시예의 일부분에 대한 개략도가 도시되어 있다. 점화 셀 회로는 다수의 점화 그룹(82)(예를 들어, 6개의 점화 그룹)을 포함하며, 각 점화 그룹은 사전충전된 점화 셀(84)의 어레이를 포함한다. 제 1 점화 그룹(82a) 및 제 2 점화 그룹(82b)의 일부가 도 3에 도시되어 있다. 각 점화 그룹 내의 사전충전된 점화 셀은 대략 13개의 행 및 8개의 열로 배열된다. 사전충전된 점화 셀의 수 및 그들의 레이아웃은 필요에 따라 달라질 수 있다.
사전충전된 점화 셀(84)의 8개의 열은 D1 내지 D8로 표시되어 있는 8개의 데이터 라인(88)에 전기적으로 결합된다. 사전충전된 점화 셀의 각 열 내의 각각의 점화 셀은 데이터 라인들 중 하나에 전기적으로 결합되고, 이들 데이터 라인은 점화 그룹(82b) 및 후속하는 점화 그룹(미도시) 내의 사전충전된 점화 셀의 대응하는 열로 연장한다.
사전충전된 점화 셀(84)의 행은 어드레스 신호를 수신하는, A1-A7로 표시된 어드레스 라인(86)에 전기적으로 결합된다. 본 명세서에서 행 서브그룹 또는 서브그룹으로 지칭되는 사전충전된 점화 셀의 행 내의 각각의 사전충전된 점화 셀은 어드레스 라인의 동일 쌍에 전기적으로 결합되며, 이 쌍은 각 행 서브그룹마다 고유하다. 점화 그룹(82)내에 도시된 점화 셀의 어레이는 13개의 행 서브그룹을 포함하지만, 그 어레이는 임의의 적절한 수의 서브그룹을 포함할 수 있음은 자명할 것이다. 어드레스 라인은 또한 연장되어 점화 그룹(82b) 및 후속하는 점화 그룹(미도시)의 행 서브그룹과 접속한다.
사전충전 라인(90a)(PRE 1로 표시됨)은 사전충전 신호를 수신하고 사전충전 신호를 제 1 점화 그룹(82a) 내의 모든 사전충전된 점화 셀(84)에 제공한다. 부가적인 점화 그룹은 각각 별개의 사전충전 라인, 예를 들어 점화 그룹(82b)용 사전충전 라인(90b)(PRE 2로 표시됨)을 구비한다.
선택 라인(92a)(SEL 1로 표시됨)은 선택 신호를 수신하고 이 선택 신호를 대응하는 점화 그룹(82) 내의 모든 점화 셀(84)에 제공하고 점화 라인(94a)(FIRE 1로 표시됨)은 연관된 점화 그룹 내의 모든 사전충전된 점화 셀에 점화 신호를 제공한다. 이 점화 라인은 일 점화 그룹 내의 모든 사전충전된 점화 셀(84)의 점화 저항(도 2의 참조번호(52))에 전기적으로 결합된다. 부가적인 점화 그룹은 각각 그 들 자신의 별개의 선택 및 점화 라인을 갖는다.
또한, 어레이(80) 내의 모든 사전충전된 점화 셀(84)은 접지와 같은 기준 전압에 결합된 기준 라인(96)에 전기적으로 결합된다. 이와 같은 구조가 주어진 경우, 사전충전된 점화 셀의 행 서브그룹 내의 사전충전된 점화 셀은 동일한 어드레스 라인(86), 사전충전 라인(90), 선택 라인(92), 점화 라인(94) 및 접지 라인(96)에 전기적으로 결합된다.
점화 셀(84)은 잉크 노즐의 개별 점화 저항(도 2의 참조번호(52))이 선택적으로 동작하도록 야기하여 원하는 패턴으로 잉크가 분사되도록 한다. 점화 그룹은 처음 제각기의 PRE 라인(90)을 통해 사전충전된다. 어드레스 신호가 사전충전된 점화 그룹 내의 하나의 행 서브그룹을 포함한, 점화 그룹(82) 각각의 하나의 행 서브그룹을 어드레스하도록 어드레스 라인(86) 상에 제공된다. 사전충전된 점화 그룹 내의 어드레스된 행 서브그룹을 포함한 모든 점화 그룹에 데이터를 제공하도록 데이터 라인(88)에 데이터 신호가 제공된다. 다음으로, 사전충전된 점화 그룹을 선택하도록 사전충전된 점화 그룹의 선택 라인(92) 상에 선택 신호가 제공된다. 선택 신호는 선택된 점화 그룹의 어드레스된 행 서브그룹에 있지 않거나 또는 선택된 점화 그룹에서 어드레스되는 사전충전 점화 셀에서 각 구동 스위치(미도시) 상에서 노드 캐패시턴스를 방전시키고 높은 레벨의 데이터 신호를 수신하기 위한 방전 시간 간격을 정의한다. 노드 캐패시턴스는 선택된 점화 그룹에서 어드레스된 사전충전된 점화 셀에서는 방전되지 않으며 낮은 레벨의 데이터 신호를 수신한다. 노드 캐패시턴스 상의 높은 전압 레벨은 구동 스위치를 턴온(도전상태)시킨다.
선택된 점화 그룹(82)의 구동 스위치가 도통되도록 또는 도통되지 않도록 설정된 후, 선택된 점화 그룹의 점화 라인(94) 상에 에너지 펄스 또는 전압 펄스가 제공된다. 도통하는 구동 스위치를 갖는 사전충전된 점화 셀(84)은 전류를 점화 저항(도 2의 참조번호(52))을 통과하도록 하여 잉크를 가열하고 대응하는 방울 생성기(도 2의 참조번호(60))로부터 잉크를 분사한다. 동작시, 다수의 점화 그룹(82)은 연속적으로 또는 다른 시퀀스로 점화하도록 선택될 수 있고 비-순차적 선택이 또한 사용될 수 있다. 어드레스 라인(86) 상에 제공된 어드레스 신호는 점화 그룹들에 걸쳐 각 싸이클 동안 하나의 행 서브그룹 어드레스로 설정될 수 있고, 그에 따라 행 서브그룹 어드레스를 반복하기 전에 각 점화 그룹내의 13개의 행 서브그룹 어드레스를 순환할 수 있다. 마지막 행 서브그룹 이후, 어드레스 신호는 제 1 행 서브그룹을 선택하여 어드레스 싸이클을 또 다시 시작한다.
점화 그룹(82)이 연속적으로 동작하는 경우, 하나의 점화 그룹에 대한 선택 신호는 다음 점화 그룹에 대한 사전 충전 신호로서 사용된다. 하나의 점화 그룹에 대한 사전충전 신호는 그 하나의 점화 그룹에 대한 선택 신호 및 점화 신호에 선행한다. 사전충전 신호 이후, 데이터 신호는 시간적으로 다중화되고 선택 신호에 의해 상기 하나의 점화 그룹의 어드레스된 행 서브그룹에 저장된다. 선택된 점화 그룹에 대한 선택 신호는 또한 다음 점화 그룹에 대한 사전충전 신호이다. 선택된 점화 그룹에 대한 선택 신호가 완료된 이후, 다음 점화 그룹에 대한 선택 신호가 제공된다. 선택된 서브그룹 내의 사전충전된 점화 셀(84)은 에너지 펄스를 포함한 점화 신호가 선택된 점화 그룹에 제공되는 경우 저장된 데이터 신호에 기초하여 잉 크를 점화 또는 가열한다.
전술한 바와 같이, 플렉스 탭 회로에 추가의 상호접속부를 부가하거나 또는 다이의 크기를 증가시켜 식별 정보를 제공하는 일 없이, 프린트헤드 회로에 보다 많은 양의 식별 정보를 제공하는 것이 바람직할 수 있다. 따라서, 도 3에 도시되어 있는 것과 같이 프린트헤드 회로에 포함될 수 있는 식별 셀이 개발되었다. 프린트헤드 다이(도 1 및 도 2의 참조번호(40))의 일 실시예의 회로에 제조될 수 있는 식별 셀(100)의 일 실시예에 대한 개략도가 도 4에 제공된다. 프린트헤드 다이는 식별 신호를 수신하고 그 식별 신호를 식별 셀에 제공하는 하나의 식별 라인(102)에 전기적으로 결합된 다수의 식별 셀을 포함할 수 있다.
식별 셀(100)은 참조번호(103)로 표시된 메모리 소자 또는 식별 비트를 포함한다. 메모리 소자는 정보의 일 비트를 저장한다. 도 4에 도시된 일 실시예에서, 메모리 소자는 퓨즈 소자(104) 및 퓨즈 저항(108)으로 표시되는 퓨즈를 포함한다. 식별 셀은 메모리 소자(103)에 전기적으로 결합된 구동 트랜지스터 또는 구동 스위치(106)를 포함한다. 구동 스위치는 일 종단에서는 메모리 소자의 일 단자에 전기적으로 결합되고 다른 종단에서는 접지와 같은 기준부(110)에 전기적으로 결합되는 드레인-소스 경로를 갖는 FET(전계 효과 트랜지스터)일 수 있다. 메모리 소자의 다른 단자는 식별 라인(102)에 전기적으로 결합된다. 식별 라인은 식별 신호를 수신하고 이 식별 신호를 메모리 소자에 제공한다. 프로그램 신호 및 판독 신호를 포함하는 식별 신호는 구동 스위치(106)가 턴온(도통)되는 경우 메모리 소자를 통해 수행될 수 있다. 이것은 단일 식별 라인 상의 특정 식별 셀만이 이 식별 라인 상의 판독 및 프로그래밍 신호에 응답하도록 하는 한편, 동일한 식별 라인 상의 다른 식별 셀은 판독 및 프로그래밍 신호에 응답하지 않도록 한다.
구동 스위치(106)의 게이트는 사전충전 트랜지스터(114) 및 선택 트랜지스터(116)의 순차적 활성화에 따라 전하를 저장하는 메모리로서 기능을 하는 저장 노드 캐패시턴스(112)를 형성한다. 사전충전 트랜지스터의 드레인-소스 경로 및 게이트는 사전충전 신호를 수신하는 사전충전 라인(18)에 전기적으로 결합된다. 사전충전 라인은 도 3의 사전충전 라인(90)에 전기적으로 접속될 수 있다.
구동 스위치(106)의 게이트는 사전충전 트랜지스터(14)의 드레인-소스 경로 및 선택 트랜지스터(16)의 드레인-소스 경로에 전기적으로 결합된 제어 입력이다. 선택 트랜지스터의 게이트는 선택 신호를 수신하는 선택 라인(120)에 전기적으로 결합된다. 선택 트랜지스터는 선택 라인(도 3의 참조번호(92))에 전기적으로 결합될 수 있다. 저장 노드 캐패시턴스(112)는 점선으로 도시되어 있으며, 구동 스위치(106)의 일부분이다. 이와 달리, 구동 스위치와는 별개인 캐패시터가 사용되어 전하를 저장할 수 있다.
식별 셀은 또한 전기적으로 병렬로 결합된 드레인-소스 경로를 갖는 제 1 트랜지스터(122), 제 2 트랜지스터(124) 및 제 3 트랜지스터(126)를 포함한다. 이들 세 트랜지스터의 병렬 결합물은 선택 트랜지스터(116)의 드레인-소스 경로와 기준부(110) 사이에 전기적으로 결합된다. 제 1, 제 2 및 제 3 트랜지스터의 병렬 결합물에 결합된 선택 트랜지스터를 포함하는 직렬 회로는 구동 스위치(106)의 노드 캐패시턴스(112) 양단에 전기적으로 결합된다.
제 1, 제 2 및 제 3 트랜지스터(122,124,126)의 게이트는 연관된 점화 그룹(도 3의 참조번호(82))의 세 개의 데이터 라인에 전기적으로 결합된다. 그와 같이 연결된 세 개의 데이터 라인은 대응하는 점화 그룹과 연관된 8개의 데이터 라인(D1-D8)들 중 3개로 구성된 임의의 고유 그룹일 수 있다. 도 4에 도시되어 있는 바와 같이, 데이터 라인은 도 3의 점화 그룹(82)에서는 D1 내지 D3로 표시될 수 있다.
도 3에서 사전충전 신호는 사전충전 라인(90a)(PRE1로 표시됨) 상에서 점화 그룹(82)에 제공된 사전충전 신호일 수 있고, 선택 신호는 선택 라인(92a)(SEL1로 표시됨) 상에서 점화 그룹(82)에 제공된 선택 신호일 수 있다. 메모리 소자(103)를 프로그램하기 위해, 식별 셀(100)은 사전충전 신호, 선택 신호 및 데이터 신호(D1-D3)를 포함한 인에이블링 시그널링을 수신하여 구동 스위치(106)를 턴온한다. 식별 라인(102)은 식별 신호의 프로그램 신호를 메모리 소자에 제공한다. 프로그램 신호는 비교적 높은 전압(예를 들어, 16볼트)을 메모리 소자를 거쳐 도통 구동 스위치 및 기준부(110)에 제공한다. 이 높은 전압은 퓨즈(104)를 단선시킴으로써 메모리 소자의 상태를 낮은 저항 상태에서 높은 저항 상태로 변경한다.
메모리 소자(103)의 상태를 판독하기 위해, 식별 셀(100)은 사전충전 신호, 선택 신호 및 데이터 신호(D1-D3)를 포함한 인에이블링 시그널링을 수신하여 구동 스위치(106)를 턴온한다. 식별 셀(102)은 식별 신호의 판독 신호를 메모리 소자에 제공한다. 판독 신호는 전류를 메모리 소자를 거쳐 도통 구동 스위치(106) 및 기준부(110)에 제공한다. 식별 라인 상의 전압이 검출되어 메모리 소자의 저항 상태 를 결정한다. 일 실시예에서, 메모리 소자는 저항이 약 1000옴보다 큰 경우(즉, 퓨즈가 단선된 경우) 높은 저항 상태에 있는 것으로 판정되고 저항이 약 400 옴보다 낮은 경우(즉, 퓨즈가 그대로 있는 경우) 낮은 저항 상태인 것으로 판정된다.
도 4의 구성을 사용함으로써, 각 식별 셀(100)은 개별적으로 인에이블링될 수 있고, 그에 따라 개별적으로 프로그래밍될 수 있다. 또한, 식별 셀은 개별적으로 판독될 수 있기 때문에, 데이터를 저장하는데 사용되는 조합은 상당히 증가한다. 예를 들어, 각각이 상이한 정보를 나타내는 다수의 조합에 단일 식별 셀이 사용될 수 있다.
8개의 데이터 신호(D1-D8) 중 3개가 다수의 식별 셀 내의 각각의 식별 셀(100)을 선택하는 경우, 최대 56개의 상이한 식별 셀이 8개의 데이터 신호들의 3개의 조합에 의해 선택될 수 있다. 따라서, 하나의 사전충전 라인, 하나의 선택 라인, 8개의 데이터 라인 및 하나의 식별 라인을 사용하게 되면, 회로는 56개의 식별 비트, 즉 제어 라인 당 약 5.1 식별 셀 비트를 제어할 수 있다. 이와 달리, 각 식별 셀은 임의의 적절한 수의 데이터 신호, 예를 들어 2 또는 4 또는 그 이상의 데이터 신호에 응답하도록 구성될 수 있다.
도 4는 식별 셀(100) 각각에 결합된 단일 식별 라인(102)을 사용하는 것을 도시하고 있지만, 둘 이상의 식별 라인이 사용되어 다수의 식별 셀을 허용할 수 있다. 또한, 제공되는 식별 셀의 수는 다이의 크기, 유체 분사 장치의 동작 파라미터 또는 그 밖의 다른 고려사항과 같은 요소에 따라 56개보다 많을 수도 또는 적을 수도 있다. 또한, 정보와 함께 인코딩되는 식별 셀의 수는 다이 상의 전체 식별 셀의 수보다 작을 수 있다.
전술한 식별 셀 구성은 다양한 방식으로 사용되어 프린트헤드에 대한 식별 정보를 저장할 수 있지만, 퓨즈는 초기에 설명한 바와 같이 몇몇 단점을 가지고 있다. 본 발명자는 전기적으로 프로그램가능한 판독 전용 메모리, 즉, ERPOM은 잉크젯 프린트헤드 및 그 밖의 다른 애플리케이션과 같은 NMOS 회로에서 퓨즈를 제거하는데 바람직할 수 있음을 인식하였다. EPROM 셀은 퓨즈를 포함하지 않으며, NMOS 비트보다 다수의 장점을 제공한다.
도 5에는 전형적인 EPROM 셀 또는 비트(210)에 대략 개략도가 도시되어 있다. EPROM 셀은 일반적으로 입력 게이트(212)(제어 게이트로도 지칭됨), 플로팅 게이트(214), 및 소스(218)와 드레인(220)을 포함하는 반도체 기판(216)을 포함한다. 도 5에 도시되어 있는 바와 같이, 기판에는 소스 및 드레인에 각각 인접한 n+ 도핑된 영역과, 그들 사이의 p 도핑된 영역(222)이 제공된다. 제어 게이트 및 플로팅 게이트는 그들 사이의 유전체 물질(224)과 용량성 결합되어, 제어 게이트는 플로팅 게이트에 결합된다. 유전체 물질(226)의 또 다른 층은 플로팅 게이트(214)와 반도체 기판(216) 사이에 배치된다.
드레인(220) 상의 고전압 바이어스는 활성의 "고온(hot)" 전자를 생성한다. 제어 게이트(212)와 드레인 간의 포지티브 전압 바이어스는 이들 고온 전자들 중 일부를 플로팅 게이트(214)로 끌어당긴다. 전자가 플로팅 게이트로 끌어당겨지는 경우, 셀의 임계 전압, 즉, 게이트/드레인이 전류를 도통하게끔 하는데 필요한 전압은 증가한다. 충분한 전자가 플로팅 게이트로 끌어당겨지는 경우, 이들 전자는 전류 흐름을 차단하게 되어 임계 전압은 결국 원하는 임계 전압(예를 들어, 회로의 동작 전압) 위의 레벨로 증가할 것이다. 이것은 셀이 그 전압 레벨에서 전류를 차단하도록 할 것이며, 이는 셀의 동작 상태를 1에서 0으로 변경한다. 셀의 프로그래밍 이후, 셀 센서(미도시)가 정상 동작 동안 사용되어 EPROM 셀의 상태를 검출한다.
EPROM 셀은 각 비트 위치에서 두 개가 게이트를 포함하기 때문에, 이들 칩은 잉크젯 프린트헤드 회로에서 전형적으로 사용되는 PROM 또는 NMOS 칩보다 많은 층을 필요로 한다. 도 6에는 전형적인 EPROM 칩(230)의 층에 대한 단면도가 도시되어 있다. 반도전성 실리콘 기판(232)의 상단에는 게이트 산화물(236)이 배치된다. 게이트 산화물 층의 상단에는 플로팅 게이트(도 5의 참조번호(14))가 형성되어 있는 폴리실리콘 물질(238) 층이 배치된다. 적절히 도핑되어 있는 경우, 이 폴리실리콘 물질은 도전체로서 기능을 한다. 게이트 산화물 층(236)은 플로팅 게이트와 반도체 기판 사이에 유전체 층(도 5의 참조번호(26))으로서 기능을 한다.
플로팅 게이트 층 상단에는 또 다른 유전체 층을 제공하는 게이트 산화물 물질의 또 다른 층(240)이 배치되고, 이 또 다른 층의 상단에는 제어 게이트(도 5의 참조번호(12))가 형성되는 또 다른 폴리실리콘 층(242)이 존재한다. 제어 게이트 층 상단에는 또 다른 유전체 층(246)에 의해 분리되는 하나 이상의 금속 층(244,248)이 존재한다. 금속 층은 EPROM 회로에 대한 행 및 열 라인을 제공하고, 또한 제어 게이트, 드레인 및 회로의 다른 구성요소 사이에 다양한 전기적 접속부를 형성한다.
전형적인 EPROM 회로에서의 이들 회로 층은 전형적인 잉크젯 프린트헤드 회로에서 발견되는 층과는 대비된다. 도 3에 도시된 잉크젯 점화 제어 회로를 제공하는 것과 같은, 잉크젯 제어 칩(250)의 층에 대한 단면도가 도 7에 도시되어 있다. 이 칩은 반도체 기판(252)을 포함하며, 이 기판의 상단에는 산화물 층(254)(예를 들어, 실리콘 산화물, 즉, SiO2)이 위치하고, 이어서 폴리실콘 층(256), 유전체 층(258), 그런 다음 금속 1 층(260) 및 금속 2 층(264)이 위치하는데, 이들 금속 층은 유전체 층(262)에 의해 분리된다.
두 개의 금속 층(260,264)은 어드레스 라인, 데이터 라인, 사전충전, 선택 및 점화 라인, 및 그 밖의 다른 회로 접속부를 위한 도전체를 제공한다. 이러한 층 구성은 표준 EPROM 셀의 생성에 필요한 부가적인 폴리실리콘 층 및 게이트 유전체가 없다는 것이 분명해질 것이다. 이러한 유형의 회로에 EPROM을 구현하려 하는 종래의 시도는 가외의 플로팅 게이트 및 게이트 유전체를 추가하기 위한 추가의 공정 단계를 부가하는데 초점을 두었다. 또 다른 옵션은 별도의 EPROM 칩을 부가하는 것이다. 이들 옵션들 모두는 복잡성 및 비용을 부가한다.
유리하게도, 본 발명자는 처리 층 및 비용을 부가하는 일 없이, 이 PROM 칩의 층을 사용하여 EPROM 기능을 제공하는 게이트-결합 구조 및 방법을 개발하였다. 도 8에는 도 7에 도시된 잉크젯 펜 제어 칩의 기존의 층을 사용하여 생성될 수 있는 게이트-결합 EPROM 비트(270)에 대한 개략도가 도시되어 있다. 게이트-결합 EPROM 비트는 두 개의 트랜지스터를 포함하며, 이들 두 개의 트랜지스터의 플로팅 게이트는 함께 묶여진다. 제 1 트랜지스터(272)는 제어 트랜지스터이고, 제 2 트랜지스터는 EPROM 트랜지스터(274)이다. 제어 트랜지스터는 두 개의 제어 접속부 또는 제어 단자를 포함하고, 제 1 단자(276)는 제어1로 표시되고, 제 2 단자(278)는 제어2로 표시된다.
제어 트랜지스터(272)의 플로팅 게이트(280)는 EPROM 트랜지스터(274)의 플로팅 게이트(282)에 전기적으로 결합된다. EPROM 트랜지스터는 접지에 접속될 수 있는 소스(286) 및 드레인(284)을 포함한다. 플로팅 게이트 전압은 제어 트랜지스터(272)의 소스 및 드레인의 오버랩 캐패시턴스에 따라, 또한 제어 트랜지스터의 게이트가 온되어 있는지 여부에 따라 달라진다. 오버랩 및 게이트 캐패시턴스는 제어1 및 제어2에서의 전압을 플로팅 게이트에 결합한다. 캐패시턴스는 플로팅 게이트에 적절한 커플링 전압을 제공하기에 충분하도록 클 필요가 있다. 표준 EPROM은 제어 게이트와 플로팅 게이트 사이의 유전체 층 내에 캐패시턴스를 사용하여 전압을 플로팅 게이트에 결합한다. 본 명세서에 개시되어 있는 게이트-결합 장치에 있어서, 제어1(276)에서의 게이트-드레인 오버랩 캐패시턴스는 제어1에서의 전압을 플로팅 게이트에 결합한다. 제어2(278)에서의 게이트-소스 오버랩 캐패시턴스는 제어2에서의 전압을 플로팅 게이트에 결합한다. 그 목적은 플로팅 게이트에 결합하기 위한 소정의 캐패시턴스 구조를 찾기 위함이다. 이러한 구성에서, 표준 트랜지스터의 게이트 캐패시턴스를 제공하는 게이트 산화물 층(도 7의 참조번호(254))은 역방향으로 사용되어 이 캐패시턴스를 제공한다.
이 게이트 결합 구조체는 도 7에 도시되어 있는 프린트헤드 층 구조와 완전 히 호환가능하고, 단지 다양한 회로 층의 기하학적 레이아웃의 변경을 필요로 한다. 제어 및 EPROM 트랜지스터의 플로팅 게이트(280,282), 및 이들 간의 결합 접속부는 프린트헤드 회로의 폴리실리콘 층(256) 내에 형성될 수 있다. 더 나아가, 폴리실리콘 층 내의 이들 플로팅 게이트 영역은 금속1 층(260)에 의해 전기적으로 상호접속될 수 있다. 게이트/드레인 결합은 기판(252)의 n+ 드레인 영역으로부터 게이트 산화물 층(254)을 거쳐 게이트로 이어진다. 금속1 층(260)은 제어 트랜지스터(272)(제어2, 278)의 소스를 EPROM 트랜지스터(274)의 드레인(드레인 284)에 결합하도록 구성될 수 있다. 이러한 구성의 하나의 장점은 플로팅 게이트에 대한 소스 및 드레인 결합이 모두가 존재한다는 것이다. 이것은 제어 노드로부터 플로팅 게이트로의 부가적인 용량성 결합을 제공한다. 일반적으로, 용량성이 클수록, 결합은 더 양호해진다.
또 다시 도 8을 참조하면, 제어 트랜지스터(272)의 게이트(276,278)는 함께 결합되고, 또는 제어2는 EPROM 트랜지스터(274)의 드레인에 결합될 수 있다. 일부 실시예에서, 제어1, 제어2 및 드레인은 별개의 전압에 결합되어 보다 효율적인 결합을 달성할 수 있다. 제어2(278) 및 드레인(284)이 함께 접합되는 경우, 드레인 상의 전압은 제어2 상의 전압 및 플로팅 게이트(280)에 결합되는 전압의 양을 제한할 수 있다.
일 실시예에서, EPROM 트랜지스터(274)의 드레인(284)을 제어 트랜지스터(272)의 소스(제어2)(278)에 접합함으로써 공간 효율적인 레이아웃이 얻어질 수 있다. 드레인 전류를 제한하기 위한 저항이 필요하지 않는 경우(예를 들어, 대신 하여 펄스 폭을 제어함으로써 과열을 제한하거나, 또는 (어레이 형태로 구현되는 경우) 선택 트랜지스터의 저항에 의존하여 전류를 제한하는 경우), 제어1, 제어2 및 드레인은 모두 함께 결합될 수 있다. 이러한 구성은 작은 영역 내에서 높은 레벨의 결합을 제공하지만, 또한 과도한 드레인 전류 및 과열에 대해 보다 높은 감도를 갖는다.
이와 달리, EPROM 트랜지스터(274)의 드레인(284)은 제어 트랜지스터(272)의 소스(제어2)(278)에 결합되며, 제어1(276)과 제어2(278) 사이에 저항(277)(도 8에서 점선으로 도시됨)이 배치되어 드레인 전류를 제한할 수 있다. 이러한 구성은 제어2-드레인 노드에서의 전압이 보다 낮아질 것이며 보다 낮은 전압을 플로팅 게이트에 제공할 것이지만 드레인 전류 문제와 관련하여 보다 강건할 수 있다.
또 다른 접근방식은 제어 트랜지스터(272)의 단자(278,276)를 훅킹(hooking)하되, 이들 단자와 EPROM 트랜지스터(274) 사이에 직렬로 저항(283)(도 8에서 점선으로 도시됨)을 배치하는 것이다. 이 저항은 드레인으로 전류를 제한하지만, 제어1 및 제어2로 표시된 노드에서의 전압은 플로팅 게이트에 대한 보다 큰 전압 커플링을 위해 최대 전압으로 유지될 것이다.
전형적인 EPROM 셀과 같은 이 게이트-결합 EPROM 셀(270)의 프로그래밍은 제어 트랜지스터(272)의 단자(276,278)에 전압 펄스를 인가함으로써 이루어진다. 이것은 다량의 고온 전자를 플로팅 게이트(280)에 제공하기 위함이다. 드레인(284) 상의 전압은 회로의 항복 전압에 근접하는 것이 바람직하다. 항복 전압은 EPROM 트랜지스터(274)가 임계 전압 미만의 게이트(0 볼트의 게이트)에 의해 도통하기 시 작하는 전압이다. 일 실시예에서, 본 발명자는 회로가 15 볼트의 항복 전압을 갖는 경우 약 16±1V의 전압에서 EPROM 회로를 프로그램하였다.
전술한 바와 같이, 제어2(278)는 항복 전압을 제한하기 위해 저항(283)(예컨대, 100옴의 저항을 가짐)을 통해 드레인(284)에 결합될 수 있다. 부가적으로, 채널(게이트) 길이- 즉, EPROM 트랜지스터(274)의 게이트 아래의 채널의 길이 -의 물리적 크기는 항복 전압을 변경하도록 조작될 수 있다. 예를 들어, 보다 좁은 게이트 길이는 항복 전압을 더 낮출 것이다. 일 실시예에서, 본 발명자는 이 목적을 위해 4㎛ 대신 3.0㎛ 내지 3.5㎛의 게이트 길이를 사용하였다.
프로그래밍에 필요한 시간은 플로팅 게이트 전압, 플로팅 게이트로 유도되는 고온 전자의 분량, 바람지한 임계 전압 변화, 전체 게이트 구조 캐패시턴스 및 게이트 산화물(도 7의 층(254))의 두께의 함수이다. 게이트 산화물 두께는 플로팅 게이트(280)에 도달할 수 있는 활성 고온 전자의 백분율을 결정한다. 일 실시예에서, 플로팅 게이트 전압은 5 볼트 내지 12 볼트의 범위를 가지지만, 다른 전압 범위도 사용될 수 있다. 플로팅 게이트 전압은 제어 트랜지스터(272)의 제어 단자(276,278) 상의 전압, 및 실리콘 기판과 폴리실리콘 층(도 7의 참조번호(252,256))의 결합 비율에 의존한다. 바람직한 고온 전자는 임의의 게이트 산화물 두께를 통해 제공될 것이지만, 게이트 산화물의 두께는 때때로 주어진 칩 구성에 대해 고정될 것이다. 예를 들어, 프린트헤드 제어 칩의 일 실시예에서, 게이트 산화물의 두께는 약 700Å로 고정된다.
프로그래밍 동안 제공되는 고온 전자의 분량은 프로그래밍이 항복 전압에 근 접하여 이루어진 경우 또한 보다 높은 전류인 경우에 보다 많게 된다. 일 실시예에서, 본 발명자는 25mA 전류로 프로그램하였지만, 다른 전류도 또한 사용될 수 있다. 본 발명자는 또한 예를 들어 20mA 프로그래밍 전류를 고려하였고, 그 밖의 다른 전류도 또한 사용될 수 있다. 본 발명자가 사용한 임계 전압의 범위는 3 볼트 내지 7 볼트이지만, 그 밖의 다른 임계 전압 범위도 또한 사용될 수 있다. 상기 파라미터 하에서, 본 발명자는 10 밀리초 프로그래밍 시간이 사용될 수 있음을 발견하였다. 그러나, 특히 전술한 다양한 파라미터들이 변경되는 경우에 다른 프로그래밍 시간이 또한 용될 수 있다. 예를 들어, 프로그래밍 시간은 100㎲ 미만에서부터 몇 초(예를 들어, 4초)까지의 범위를 가질 수 있다.
EPROM 셀의 판독은 회로 내의 임의의 곳에 위치한 셀 센서(미도시)를 사용하여 게이트-결합 EPROM 셀(270) 양단의 임계 전압을 검출함으로써 수행된다. 임계 전압의 검출은 게이트/드레인 전압을 설정하고 대응하는 전류를 측정함으로써, 또는 전류를 설정하고 전압을 측정함으로써 수행될 수 있다. 본 발명자는 EPROM 셀의 온 저항(Ron)은 프로그래밍 전후에 약 2의 인자만큼 변화된다.
본 발명자는 실험실 설정에서 이러한 유형의 EPROM 셀을 구성 및 테스트하였다. 이 테스트 설정에서, 변형된 셀을 구성하여 플로팅 게이트 전압을 모니터링하였다. 전압 펄스가 게이트 및 드레인에 인가되어 EPROM 셀을 원하는 임계 전압으로 프로그래밍하였다. 셀을 테스트하여 게이트 전압을 감지하기 위해, 제 2 감지 트랜지스터(미도시)의 게이트가 EPROM 셀의 플로팅 게이트에 접속되었다. 이것은 감지 트랜지스터의 게이트 전압이 플로팅 게이트 전압과 동일하도록 야기한다. 제 2 트랜지스터의 온 저항(Ron)은 게이트 전압에 비례한다. 제 2 트랜지스터의 온 저항을 모니터링함으로써, 플로팅 게이트 전압은 판정될 수 있다.
도 8에 도시된 게이트 결합 EPROM 셀은, 각각의 EPROM 식별 셀이 도 4의 것과 같이 별개의 제어 회로와 연관되거나 또는 게이트-결합 식별 비트가 제어 회로를 공유하는 식별 셀의 어레이 내로 통합될 수 있는 회로 내로 통합될 수 있다. 도 9에는 개별 제어 회로와 연관된 게이트 결합 EPROM 셀의 일 실시예가 도시되어 있다. 이 도면은 도 4의 식별 셀의 회로의 일부분을 도시하며, 게이트 결합 EPROM 셀(270)이 식별 비트(도 4의 참조번호(103)) 대신에 삽입되었다. 이러한 구성은 셀 당 하나의 제어 라인을 제공할 것이며, 각 EPROM 셀의 동작은 개별 제어 트랜지스터에 의해 제어된다. 이러한 종류의 구성은 회로를 공유하는 구성보다는 보다 큰 물리적 크기를 갖지만, 현재 퓨즈와 함께 사용되는 일부 제어 기법과 유사하다.
도 9에 도시되어 있는 바와 같이, 식별 라인(102)이 제어 트랜지스터(272)의 게이트 및 EPROM 트랜지스터(274)의 드레인에 접속되고, EPROM 트랜지스터의 소스(286)는 접지(110)에 결합된 소스를 갖는 구동 스위치(106)의 드레인에 결합된다. 보다 좁은 게이트(282a)가 EPROM 트랜지스터(274)에 제공되어 보다 낮은 항복 전압을 제공할 수 있다. 이것은 게이트 결합 EPROM 셀이 회로 상의 다른 트랜지스터의 항복 전압을 초과하는 일 없이 EPROM 트랜지스터에서 적절한 분량의 고온 전자를 획득할 수 있도록 해준다. 도 8과 관련하여 전술한 바와 같이, 저항(283)(예컨대, 약 100옴)은 EPROM 트랜지스터(274)의 드레인(284)과 제어 트랜지스터(272)의 소스(278)사이에 부가될 수 있고, 또는 저항(277)이 제어 트랜지스터의 소스와 제어 트랜지스터의 드레인(276) 사이에 배치될 수 있다. 선택된 방법은 드레인 전류를 제어하는데 사용되는 기법 및 레이아웃 결정에 의존할 수 있다.
다시 도 9를 참조하면, 트랜지스터(106)가 턴온되는 경우, EPROM 트랜지스터(274)의 소스는 본질적으로 접지에 존재하며, EPROM 셀은 도 8에서 셀에 대해 기술한 바와 같이 기능을 한다. ID 라인(102) 상의 전압은 제어 트랜지스터(272)의 게이트 산화물을 지나 플로팅 게이트(도 8의 280/282)에 결합된다. 높은 전압(16V)이 EPROM을 프로그램할 것이다. 임계 전압 또는 온 저항을 검출함으로써 판독하는데 보다 낮은 전압이 사용될 것이다. 트랜지스터(106)가 오프인 경우, ID 라인에 인가된 임의의 전압은 접지로의 경로를 가지지 않을 것이며, EPROM 셀은 영향을 받지 않을 것이다.
도 10에는 본 명세서에서 개시한 게이트 결합 EPROM 셀을 사용하여 생성될 수 있는 EPROM 어레이(300)에 대한 부분적인 개략도가 도시되어 있다. 이 구성에서, 게이트 결합 EPROM 식별 비트의 어레이는 제어 회로를 공유한다. 이 어레이에서, 다수의 게이트 결합 EPROM 셀(270)은 행 및 열로 정렬된다. 각 게이트 결합 EPROM 셀의 입력 라인은 입력 라인(308)을 통해 입력 전압(Vin)(참조번호(304)로 표시됨)에 결합된다. 각 EPROM 트랜지스터(274)의 소스 라인(286)은 행 트랜지스터(310)의 드레인에 결합된다. 행 트랜지스터는 그들의 소스(312)를 통해 열 트랜지스터(314)의 드레인에 결합된다. 필요하다면, 도 9와 관련하여 기술한 바와 같이, 드레인 전류 제한 저항(미도시)이 EPROM 셀에 부가될 수 있다. 각 게이트 결합 셀마다 개별 저항을 제공하기 보다, 단일 저항(322)(도 10에서 점선으로 도시 됨)이 제공되어 모든 트랜지스터에 동시에 급전할 수 있다. 이 저항은 전압(Vin)과 EPROM 트랜지스터(도 8의 284)의 드레인 사이에서 접속될 수 있되, Vin에서 저항까지는 단일 라인이고, 저항에서 어레이 내의 각 EPROM 트랜지스터의 드레인까지는 별개의 라인(324)(도 10에서 점선으로 도시됨)인 연장된다. EPROM 제어 트랜지스터(272)의 소스와 드레인 사이의 접속은 제거될 수 있고, EPROM 셀(270)의 모든 제어 트랜지스터 드레인 접속은 입력 라인(308)에 직접 결합될 수 있다.
행1에 대해서는 참조번호(316a)로 표시되고 행2에 대해서는 참조번호(316b) 등으로 표시되는 행 라인은 주어진 행 내의 모든 행 선택 트랜지스터(310)의 게이트에 접속된다. 주어진 열 내의 모든 행 트랜지스터의 소스(312)는 그 열에 대한 열 트랜지스터(314)의 드레인에 접속된다. 각 열 트랜지스터의 게이트(318)는 열 라인(미도시)을 통해 전압 소스(미도시)에 접속된다. 열 트랜지스터의 소스(320)는 접지와 같은 공통 전압에 접속된다. 열 트랜지스터는 열1에 대해서는 참조번호(314a)로 표시되고, 열2에 대해서는 참조번호(314b) 등으로 표시된다.
행 트랜지스터(310) 및 열 트랜지스터(314)는 프로그래밍 및 판독 모두를 위한 특정 게이트 결합 EPROM 셀의 선택을 허용한다. 열 트랜지스터는 통상적인 트랜지스터이고, 이들 트랜지스터에 대한 상호접속부는 금속1 층(도 7의 260)에서 제조될 수 있다. 이 회로의 몇몇 장점은 별개의 제어 회로를 갖는 식별 셀을 구현하는 것보다 소형이라는 것이며, 금속2 층 및 그의 연관된 레이아웃 규칙을 필요로 하지 않는다는 것이다. 부가적으로, 게이트 결합 EPROM 어레이(300)의 크기는 프린트헤드 점화 셀 제어 회로(도 3의 80)의 구성에 제한되지 않는다. 이 어레이는 점화 셀 제어 회로와 연관된 데이터 라인의 수와는 무관하게 필요한 만큼 클 수도 있고 작을 수도 있다.
어레이(300)의 셀(270)을 프로그램하기 위해, 셀은 하나의 행 라인(예를 들어, 316a) 및 하나의 열 라인(예를 들어, 열 트랜지스터(314a)의 게이트)에 전압을 인가함으로써 선택되고, 그런 다음, 비교적 높은 전압(Vin)의 펄스(예를 들어, 16V)가 인가된다. 셀의 상태를 감지하기 위해, 보다 낮은 입력 전압(Vin) 펄스(예를 들어, 5V)가 동일한 방식으로 인가되고, 전류가 모니터링된다. 이 어레이에서, 프로그래밍동안을 제외하면 EPROM 트랜지스터의 드레인-소스 양단에는 높은 전압이 존재하지 않는다. 바람직하게, EPROM 트랜지스터의 드레인 및 게이트는 함께 스위칭되기 때문에 드레인-게이트 전압 커플링 문제는 존재하지 않는다. 또한, 게이트-드레인 커플링은 실제로는 유리한데, 그 이유는 그것은 게이트에 대한 전압 커플링을 증가시키기 때문이다.
본 발명자는 행 선택 트랜지스터(316)의 크기는 충분하다는 것을 알게되었는데, 그 이유는 이들 트랜지스터가 20mA, 25mA 또는 그 이상과 같은 프로그래밍 전류를 처리함이 틀림없기 때문이다. 이를 위해, 본 발명자는 150㎛의 폭을 갖는 행 선택 트랜지스터를 사용하였다. 보다 낮은 프로그래밍 전류를 위해 보다 작은 크기가 사용될 수 있고, 또한 보다 높은 전류를 위해 보다 큰 크기가 필요로 한다는 것은 자명할 것이다.
동작시, 행 신호는 그 행 내의 모든 행 제어 트랜지스터(316)를 턴온한다. 열 신호는 선택된 열 제어 트랜지스터(314)를 턴온한다. 그런 다음, 입력 전 압(Vin)이 인가되고, 행 및 열 트랜지스터가 모두가 턴온된 셀(270)만이 그 양단에 걸쳐 충만한 전압을 가질 것이다. 모든 다른 셀은 플로팅하는 EPROM 트랜지스터의 소스를 가질 것이다. 즉, EPROM 트랜지스터의 소스는 임의의 고정된 전압으로 유도되는 것이 아니라, 단지 다른 단자 상의 전압으로 플로팅한다. EPROM 트랜지스터에 걸친 전압은 존재하지 않을 것이다.
EPROM 어레이는 잉크젯 프린트헤드에 펜 ID 비트를 제공하는데 사용된 전술한 방식으로 구성될 수 있다. 이 구성에서, 행 및 열 신호는 펜 제어 회로의 시프트 레지스터에 의해 공급될 수 있다. 즉, 행 및 열 라인을 개별적으로 구동하기 보다는, 제각기의 값이 시프트 레지스터 내로 시프트되고 시프트 레지스터 출력으로부터 유도될 수 있다. 시프트 레지스터는 2×10 어레이의 행 및 열 선택을 어드레스한다. 회로의 기하학적 구성은 다양한 방식으로 구성될 수 있음을 반도체 설계 분야의 기술자에게는 자명할 것이다.
본 발명자는 상술한 설계에 기초하여 4비트 어레이를 구성하고 프로그램하였다. 프로그래밍 이후, EPROM 셀은 1년 동안 그들의 전하를 유지하였다.
본 명세서에서 기술한 게이트 결합 EPROM 셀의 신뢰성 및 수명은 여러 요인에 의해 좌우된다. 그 구조는 전형적인 EPROM 셀 구성과는 상이하기 때문에, 결과적인 설계의 몇몇 측면은 그의 강건함에 영향을 미친다. 예를 들어, 보다 큰 크기의 플로팅 게이트(도 8의 280)는 누설 전류에 대해 보다 많은 영역을 허용한다. 부가적으로, 게이트 산화물(도 7의 254)은 절대적 최소 누설 전류를 위해서는 처리되지 않는다.
또한, 층의 평탄 정도는 그들의 성능에 영향을 미칠 수 있다. 층 표면의 사소한 기복 및 상이한 층들의 두께의 변화는 층들 간의 전하 집중 및 누설을 야기할 수 있다. 예를 들어, 도 7에 도시된 PROM 칩의 층들로 구성된 펜 제어 회로에서, 폴리실리콘 층(256) 및 인접 유전체 층(254)의 두께 및 평탄 정도는 PROM 회로의 동작에 결정적인 것은 아니다. 이 요인은 이들 층의 형성에 적용되는 품질 제어 레벨에 영향을 미친다. 그러나, EPROM 회로에서, 이들 요인은 보다 큰 영향을 갖는다.
동시에, EPROMS에 영향을 미치지 않는, 또는 이들에 동일한 방식으로 또는 동일한 범위까지 영향을 미치지 않는 다른 요인들이 존재한다. 전술한 바와 같이, 퓨즈는 자주 성가시게 하는 다수의 단점을 가지고 있다. EPROM은 본 명세서에 기술된 애플리케이션에서 퓨즈보다는 궁극적으로 신뢰성이 있을 것이다. 본 명세서에 기술된 게이트 결합 EPROM 셀의 가능한 한계가 허용될 수 있는 경우, 이 구성은 품질 제어를 증가시킬 필요 없이 유용할 수 있다. 잉크젯 펜에 대한 설계 수명은 대개 18 개월인데, 그 이유는 주로 잉크젯 카트리지가 대개 제조 이후 곧 판매가 되고, 그런 다음 펜은 낡아지기 때문이다. 결과적으로, EPROM 셀이 그 기간 동안 그들의 전하를 신뢰성 있게 유지할 수 있다면, 장치가 의도한 대로 동작하지 않을 확률은 낮다. 그러나, 이 동일 구조는 층들의 평탄 정도 및 두께에 걸쳐 보다 큰 제어를 발휘함으로써 보다 큰 신뢰성이 요구되는 다른 애플리케이션에서 효율적으로 사용될 수 있다.
본 명세서에 기술되어 있는 게이트 결합 EPROM 구조는 처리 층 및 비용을 부 가하는 일 없이 잉크젯 펜 제어 회로의 퓨즈를 대체할 수 있다. 이 구성은 전통적인 EPROM 셀보다는 큰, 그러나 퓨즈보다는 작은 셀을 제공한다.
게이트 결합 식별 셀이 사용되어 프린트헤드 다이의 피쳐 또는 그 다이에 대한 다른 정보를 나타내는 광범위한 식별 정보를 저장할 수 있다. 예를 들어, EPROM 식별 셀을 갖는 프린트헤드를 채용하는 프린터는 다양한 목적으로 식별 정보를 사용하여 인쇄 품질을 최적화하거나 또는 다른 기능을 수행한다. 예를 들어, 선택된 식별 셀은 프린트헤드 다이에 대한, 또는 프린트헤드가 삽입되는 잉크젯 카트리지 또는 펜에 대한 식별 정보, 예를 들어 잉크 부족량 검출 레벨을 나타내는 정보를 저장할 수 있다.
식별 셀은 또한 열 감지 저항(TSR) 값을 나타내는 식별 정보를 저장하여 프린트헤드의 온도를 판정할 수 있다. 선택된 식별 셀은 프린트헤드를 식별하고 그에 적절하게 반응하기 위한 프린트헤드 고유 번호를 나타내는 식별 정보를 저장할 수 있다. 식별 셀은 프린트헤드에 대한 잉크 방울 무게를 나타내는 식별 정보를 저장하는데 사용될 수 있다. 프린터는 선택된 식별 셀에 저장된 방울 무게 값과 다른 선택된 식별 셀에 저장된 잉크 부족량 검출 레벨 정보를 고려하여 실제 잉크 부족량 검출 레벨을 판정한다.
프린터는 또한 지역 마케팅 및 주문자 상표 부착 생산(OEM) 마케팅과 같은 마케팅 목적으로 식별 정보를 사용할 수 있다. 예를 들어, 선택된 식별 셀은 유체 분사 장치에 대한 마케팅 지역을 나타내는 식별 정보를 저장한다. 일 실시예에서, 선택된 식별 셀은 OEM 유체 분사 장치의 판매자를 나타내는 식별 정보를 저장할 수 있다. 선택된 식별 셀은 또한 OEM 프린터가 잠김해제되어 있는지 여부를 나타내는 식별 정보를 저장할 수 있다. 예를 들어, OEM 프린터는 OEM 잠김해제 정보에 응답하여 OEM 프린터를 잠김해제하여, OEM 프린터는 주어진 회사 또는 회사 그룹에 의해 판매된 OEM 프린트헤드 및 주어진 회사 또는 회사 그룹 이외의 회사, 예를 들어, 실제 원조 제조 회사에 의해 판매된 프린트헤드를 수용할 수 있다.
선택된 식별 셀은 유체 분사 장치의 제품 유형 및 제품 개정판을 나타내는 식별 정보를 저장한다. 제품 유형 및 제품 개정판은 프린터에 의해 사용되어 프린트헤드에 대한 물리적 특성들을 확인할 수 있다. 미래의 제품에서는 변경될 수 있는 제품 개정판의 물리적 특성, 예를 들어 노즐 열들 간의 간격은 프린트헤드의 선택된 식별 셀에 또한 저장될 수 있다. 이 실시예에서, 제품 개정판의 물리적 특성 정보는 프린터에 의해 사용되어 제품 개정판 간의 물리적 특성 변화를 조정할 수 있다.
이런 방식으로 구성된 게이트 결합 EPROM 셀은 전술한 목적 이외의 다수의 다른 목적용으로 사용될 수 있다. EPROM 트랜지스터의 플로팅 게이트(도 8의 282) 상의 전하는 누적되기 때문에, 이 구성은 누적 분량을 저장하는데 사용될 수 있다. 예를 들어, 잉크젯 프린트헤드에서, 게이트 결합 EPROM 셀은 인쇄된 페이지의 수를 추적하기 위해 또는 그 밖의 다른 목적을 위해 연속적으로 재프로그램될 수 있다. EPROM 셀의 프로그래밍은 EPROM셀(270)의 임계 전압을 변화시키기 때문에, 이들 셀의 연속적인 프로그래밍은 아날로그 회로를 제어하는데, 예를 들어 가변 시간 지연을 생성하는데 사용될 수 있다. 다른 애플리케이션이 또한 가능하다.
전술한 구성들은 본 발명의 원리의 적용을 예시적으로 나타내었음을 이해해야 한다. 청구항에 기재된 본 발명의 원리 및 개념을 벗어나지 않는 범위에서 다양한 변형이 이루어질 수 있음은 당업자에게는 자명하다.

Claims (10)

  1. 잉크젯 프린터용 프린트헤드 제어 회로의 EPROM 셀에 있어서,
    상기 제어 회로는 반도체 기판과, 상기 반도체 기판 위에 배치된 단 하나의 폴리실리콘 층과, 상기 폴리실리콘 층 위에 배치된 도전성 층을 포함하고,
    상기 EPROM 셀은,
    상기 폴리실리콘 층의 일부분을 포함하는 플로팅 게이트를 구비한 제어 트랜지스터와,
    상기 폴리실리콘 층의 일부분을 포함하는 플로팅 게이트를 구비한 EPROM 트랜지스터와,
    상기 도전성 층의 일부분을 포함하며, 상기 제어 트랜지스터의 상기 플로팅 게이트와 상기 EPROM 트랜지스터의 상기 플로팅 게이트를 상호연결하는 전기적 상호접속부를 포함하되,
    상기 제어 트랜지스터는 제 1 제어 단자 및 제 2 제어 단자를 포함하고,
    상기 EPROM 셀은 상기 제 1 제어 단자와 상기 제 2 제어 단자 간의 전기적 상호접속부를 더 포함하는
    EPROM 셀.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 제어 단자와 상기 제 2 제어 단자 간의 상기 전기적 상호접속부는 저항을 포함하는
    EPROM 셀.
  4. 잉크젯 프린터용 프린트헤드 제어 회로의 EPROM 셀에 있어서,
    상기 제어 회로는 반도체 기판과, 상기 반도체 기판 위에 배치된 단 하나의 폴리실리콘 층과, 상기 폴리실리콘 층 위에 배치된 도전성 층을 포함하고,
    상기 EPROM 셀은,
    상기 폴리실리콘 층의 일부분을 포함하는 플로팅 게이트를 구비한 제어 트랜지스터와,
    상기 폴리실리콘 층의 일부분을 포함하는 플로팅 게이트를 구비한 EPROM 트랜지스터와,
    상기 도전성 층의 일부분을 포함하며, 상기 제어 트랜지스터의 상기 플로팅 게이트와 상기 EPROM 트랜지스터의 상기 플로팅 게이트를 상호연결하는 전기적 상호접속부를 포함하되,
    상기 제어 트랜지스터는 제 1 제어 단자와 제 2 제어 단자를 포함하고, 상기 EPROM 트랜지스터는 드레인을 포함하며,
    상기 EPROM 셀은 상기 제어 트랜지스터의 상기 제 2 제어 단자와 상기 EPROM 트랜지스터의 상기 드레인 간의 전기적 상호접속부를 더 포함하는
    EPROM 셀.
  5. 제 4 항에 있어서,
    상기 제어 트랜지스터의 상기 제 2 제어 단자와 상기 EPROM 트랜지스터의 상기 드레인 간의 상기 전기적 상호접속부는 저항을 포함하는
    EPROM 셀.
  6. 잉크젯 프린터용 프린트헤드 제어 회로의 EPROM 셀에 있어서,
    상기 제어 회로는 반도체 기판과, 상기 반도체 기판 위에 배치된 단 하나의 폴리실리콘 층과, 상기 폴리실리콘 층 위에 배치된 도전성 층을 포함하고,
    상기 EPROM 셀은,
    상기 폴리실리콘 층의 일부분을 포함하는 플로팅 게이트를 구비한 제어 트랜지스터와,
    상기 폴리실리콘 층의 일부분을 포함하는 플로팅 게이트를 구비한 EPROM 트랜지스터와,
    상기 도전성 층의 일부분을 포함하며, 상기 제어 트랜지스터의 상기 플로팅 게이트와 상기 EPROM 트랜지스터의 상기 플로팅 게이트를 상호연결하는 전기적 상호접속부를 포함하되,
    상기 제어 트랜지스터는 제 1 제어 단자와 제 2 제어 단자를 포함하고, 상기 EPROM 트랜지스터는 드레인을 포함하며,
    상기 EPROM 셀은 상기 제어 트랜지스터의 상기 제 1 제어 단자 및 상기 제 2 제어 단자와 상기 EPROM 트랜지스터의 상기 드레인 간의 전기적 상호접속부를 더 포함하는
    EPROM 셀.
  7. 제 6 항에 있어서,
    상기 제어 트랜지스터의 상기 제 1 제어 단자 및 상기 제 2 제어 단자와 상기 EPROM 트랜지스터의 상기 드레인 간의 상기 전기적 상호접속부는 저항을 포함하는
    EPROM 셀.
  8. 제 1 항에 있어서,
    상기 EPROM 트랜지스터의 상기 플로팅 게이트에 인가되는 프로그래밍 전하는 누적되어, 상기 EPROM 셀은 누적 값을 저장하도록 연속적으로 충전될 수 있는
    EPROM 셀.
  9. 잉크젯 프린터용 프린트헤드 제어 회로의 EPROM 셀에 있어서,
    상기 제어 회로는 반도체 기판과, 상기 반도체 기판 위에 배치된 단 하나의 폴리실리콘 층과, 상기 폴리실리콘 층 위에 배치된 도전성 층을 포함하고,
    상기 EPROM 셀은,
    상기 폴리실리콘 층의 일부분을 포함하는 플로팅 게이트를 구비한 제어 트랜지스터와,
    상기 폴리실리콘 층의 일부분을 포함하는 플로팅 게이트를 구비한 EPROM 트랜지스터와,
    상기 도전성 층의 일부분을 포함하며, 상기 제어 트랜지스터의 상기 플로팅 게이트와 상기 EPROM 트랜지스터의 상기 플로팅 게이트를 상호연결하는 전기적 상호접속부를 포함하되,
    상기 제어 트랜지스터는 드레인 접속부를 포함하고, 상기 EPROM 트랜지스터는 소스 접속부를 포함하며,
    상기 EPROM 셀은 상기 제어 트랜지스터의 상기 드레인 접속부에 연결된 입력 라인을 더 포함하며, 그에 따라 프로그래밍 신호가 상기 EPROM 트랜지스터에 제공될 수 있는
    EPROM 셀.
  10. 제 9 항에 있어서,
    상기 EPROM 트랜지스터의 상기 소스 접속부에 접속된 드레인을 구비한 구동 트랜지스터를 더 포함하되, 상기 구동 트랜지스터의 게이트는 점화 셀 어레이의 사전충전 라인, 선택 라인 및 데이터 라인과 연관되어, 상기 EPROM 셀의 프로그래밍 및 판독은 상기 입력 라인, 상기 사전충전 라인, 상기 선택 라인 및 상기 데이터 라인을 통해 전송된 신호에 의해 제어될 수 있는
    EPROM 셀.
KR1020087020543A 2006-02-23 2007-02-23 Ｅｐｒｏｍ 셀 KR101313389B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/360,801 US7365387B2 (en) 2006-02-23 2006-02-23 Gate-coupled EPROM cell for printhead
US11/360,801 2006-02-23
PCT/US2007/062644 WO2007120988A2 (en) 2006-02-23 2007-02-23 Gate-coupled eprom cell for printhead

Publications (2)

Publication Number Publication Date
KR20080106909A KR20080106909A (ko) 2008-12-09
KR101313389B1 true KR101313389B1 (ko) 2013-10-01

Family

ID=38427316

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087020543A KR101313389B1 (ko) 2006-02-23 2007-02-23 Ｅｐｒｏｍ 셀

Country Status (11)

Country Link
US (1) US7365387B2 (ko)
EP (1) EP1994553B1 (ko)
JP (1) JP4824780B2 (ko)
KR (1) KR101313389B1 (ko)
CN (1) CN101390196B (ko)
AU (1) AU2007238482B2 (ko)
BR (1) BRPI0707017B1 (ko)
CA (1) CA2641471C (ko)
ES (1) ES2897827T3 (ko)
PL (1) PL1994553T3 (ko)
WO (1) WO2007120988A2 (ko)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US7782668B2 (en) * 2007-11-01 2010-08-24 Jonker Llc Integrated circuit embedded with non-volatile one-time-programmable and multiple-time programmable memory
US7787295B2 (en) * 2007-11-14 2010-08-31 Jonker Llc Integrated circuit embedded with non-volatile multiple-time programmable memory having variable coupling
US8580622B2 (en) 2007-11-14 2013-11-12 Invensas Corporation Method of making integrated circuit embedded with non-volatile programmable memory having variable coupling
US7876615B2 (en) 2007-11-14 2011-01-25 Jonker Llc Method of operating integrated circuit embedded with non-volatile programmable memory having variable coupling related application data
CN101903179B (zh) * 2007-12-19 2013-09-25 惠普开发有限公司 基板上的熔丝腔
WO2009082391A1 (en) * 2007-12-20 2009-07-02 Hewlett-Packard Development Company, L.P. Droplet generator
US8460947B2 (en) 2008-09-24 2013-06-11 Hewlett-Packard Development Company, L.P. Fluid ejection device and method
US7815287B2 (en) * 2008-09-24 2010-10-19 Hewlett-Packard Development Company, L.P. Fluid ejection device and method
US8305805B2 (en) * 2008-11-03 2012-11-06 Invensas Corporation Common drain non-volatile multiple-time programmable memory
US7750694B1 (en) * 2008-11-11 2010-07-06 Altera Corporation Power on reset circuitry for manufacturability and security using a fuse
US8203861B2 (en) 2008-12-30 2012-06-19 Invensas Corporation Non-volatile one-time—programmable and multiple-time programmable memory configuration circuit
KR101068571B1 (ko) * 2009-07-03 2011-09-30 주식회사 하이닉스반도체 반도체 메모리 장치
US8988103B2 (en) 2010-09-15 2015-03-24 David K. Y. Liu Capacitively coupled logic gate
WO2012154973A1 (en) 2011-05-10 2012-11-15 Jonker, Llc Zero cost nvm cell using high voltage devices in analog process
US8477539B2 (en) * 2011-07-15 2013-07-02 Vangaurd International Semiconductor Corporation Non-volatile memory cell and methods for programming, erasing and reading thereof
EP2761656A4 (en) * 2011-09-27 2015-06-24 Hewlett Packard Development Co CIRCUIT SELECTING MEMORIES EPROM INDIVIDUALLY AND IN PARALLEL
EP2814669B1 (en) 2012-04-19 2020-10-21 Hewlett-Packard Development Company, L.P. Detecting a drive bubble formation and collapse
US8864260B1 (en) * 2013-04-25 2014-10-21 Hewlett-Packard Development Company, L.P. EPROM structure using thermal ink jet fire lines on a printhead
CN104228347B (zh) * 2013-06-18 2016-08-17 研能科技股份有限公司 喷墨头芯片
EP3063009A4 (en) 2013-10-31 2018-03-21 Hewlett-Packard Development Company, L.P. Printheads having memories formed thereon
WO2015108527A1 (en) * 2014-01-17 2015-07-23 Hewlett-Packard Development Company, L.P. Addressing an eprom on a printhead
US9953991B2 (en) * 2014-03-14 2018-04-24 Hewlett-Packard Development Company, L.P. EPROM cell with modified floating gate
US9776397B2 (en) 2014-04-17 2017-10-03 Hewlett-Packard Development Company, L.P. Addressing an EPROM on a printhead
US9472288B2 (en) 2014-10-29 2016-10-18 Hewlett-Packard Development Company, L.P. Mitigating parasitic current while programming a floating gate memory array
US10224335B2 (en) 2015-01-29 2019-03-05 Hewlett-Packard Development Company, L.P. Integrated circuits
WO2016167763A1 (en) * 2015-04-15 2016-10-20 Hewlett-Packard Development Company, L.P. Printheads with high dielectric eprom cells
CN108215513B (zh) * 2018-02-05 2019-06-21 杭州旗捷科技有限公司 可变阈值的反馈电路、耗材芯片、耗材
US11676645B2 (en) 2019-02-06 2023-06-13 Hewlett-Packard Development Company, L.P. Communicating print component
MX2021008895A (es) 2019-02-06 2021-08-19 Hewlett Packard Development Co Componente de impresion de comunicacion.
ES2886774T3 (es) 2019-02-06 2021-12-20 Hewlett Packard Development Co Componente de impresión de comunicación
US11613117B2 (en) 2019-02-06 2023-03-28 Hewlett-Packard Development Company, L.P. Multiple circuits coupled to an interface
JP7146101B2 (ja) 2019-02-06 2022-10-03 ヒューレット－パッカード デベロップメント カンパニー エル．ピー． メモリ回路を備えた印刷コンポーネント
MX2021009129A (es) 2019-02-06 2021-09-10 Hewlett Packard Development Co Memorias de matrices de fluidos.
US11787173B2 (en) 2019-02-06 2023-10-17 Hewlett-Packard Development Company, L.P. Print component with memory circuit
CA3126754C (en) 2019-02-06 2023-09-05 Hewlett-Packard Development Company, L.P. Integrated circuits including customization bits

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5625211A (en) * 1995-01-12 1997-04-29 Actel Corporation Two-transistor electrically-alterable switch employing hot electron injection and fowler nordheim tunneling
JPH10223784A (ja) * 1996-12-28 1998-08-21 Hyundai Electron Ind Co Ltd フラッシュメモリセル
US6324097B1 (en) * 1999-08-26 2001-11-27 Mosel Vitelic Inc. Single poly non-volatile memory structure and its fabricating method
US20040022005A1 (en) 2002-05-31 2004-02-05 Honeywell International Inc. Radiation-hard circuit

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5015885A (en) * 1986-09-19 1991-05-14 Actel Corporation Reconfigurable programmable interconnect architecture
US5057447A (en) 1990-07-09 1991-10-15 Texas Instruments Incorporated Silicide/metal floating gate process
JP2915583B2 (ja) * 1991-01-14 1999-07-05 キヤノン株式会社 画像記録装置
US5371698A (en) * 1992-05-13 1994-12-06 Koehler; Dale R. Random access optical memory
EP0707721B1 (en) * 1994-05-04 2002-01-30 Atmel Corporation Programmable logic device with regional and universal signal routing
US5716874A (en) 1996-02-20 1998-02-10 United Microelectronics Corporation Method of fabricating EPROM memory by individually forming gate oxide and coupling insulator
US6113208A (en) 1996-05-22 2000-09-05 Hewlett-Packard Company Replaceable cartridge for a printer including resident memory with stored message triggering data
US5773862A (en) * 1996-08-27 1998-06-30 Zycad Corporation Floating gate FGPA cell with separated select device
US5880991A (en) 1997-04-14 1999-03-09 International Business Machines Corporation Structure for low cost mixed memory integration, new NVRAM structure, and process for forming the mixed memory and NVRAM structure
KR100218275B1 (ko) 1997-05-09 1999-09-01 윤종용 벌크형 1트랜지스터 구조의 강유전체 메모리소자
US5981335A (en) 1997-11-20 1999-11-09 Vanguard International Semiconductor Corporation Method of making stacked gate memory cell structure
US6439697B1 (en) 1999-07-30 2002-08-27 Hewlett-Packard Company Dynamic memory based firing cell of thermal ink jet printhead
US6255164B1 (en) 1999-08-03 2001-07-03 Worldwide Semiconductor Manufacturing Corp. EPROM cell structure and a method for forming the EPROM cell structure
US7019866B1 (en) * 1999-08-30 2006-03-28 Hewlett-Packard Development Company, L.P. Common communication bus and protocol for multiple injet printheads in a printing system
US6222764B1 (en) * 1999-12-13 2001-04-24 Agere Systems Guardian Corp. Erasable memory device and an associated method for erasing a memory cell therein
US6631087B2 (en) * 2000-06-23 2003-10-07 Gennum Corporation Low voltage single poly deep sub-micron flash eeprom
US6325483B1 (en) * 2000-07-19 2001-12-04 Hewlett-Packard Company Techniques for increasing ink-jet pen identification information in an interconnect limited environment
US20020109535A1 (en) * 2001-02-09 2002-08-15 Telcom Semiconductor, Inc. Power on reset circuit arrangement
US6616260B2 (en) 2001-05-25 2003-09-09 Hewlett-Packard Development Company, L.P. Robust bit scheme for a memory of a replaceable printer component
DE10141962A1 (de) 2001-08-28 2003-03-20 Koninkl Philips Electronics Nv Nicht-flüchtiger Halbleiterspeicher
US6528842B1 (en) 2001-12-31 2003-03-04 Jet City Electronics, Inc. Electronically erasable memory cell using CMOS technology
TW535265B (en) * 2002-04-29 2003-06-01 Powerchip Semiconductor Corp Structure and manufacturing method of CMOS process compatible single poly-silicon erasable and programmable ROM
US6762093B2 (en) 2002-08-21 2004-07-13 Micron Technology, Inc. High coupling floating gate transistor
US6818936B2 (en) 2002-11-05 2004-11-16 Taiwan Semiconductor Manufacturing Company Scaled EEPROM cell by metal-insulator-metal (MIM) coupling
US7249825B2 (en) 2003-05-09 2007-07-31 Hewlett-Packard Development Company, L.P. Fluid ejection device with data storage structure
US7311385B2 (en) * 2003-11-12 2007-12-25 Lexmark International, Inc. Micro-fluid ejecting device having embedded memory device
US7488056B2 (en) 2004-04-19 2009-02-10 Hewlett--Packard Development Company, L.P. Fluid ejection device
US7278703B2 (en) 2004-04-19 2007-10-09 Hewlett-Packard Development Company, L.P. Fluid ejection device with identification cells
US7278715B2 (en) 2004-04-19 2007-10-09 Hewlett-Packard Development Company, L.P. Device with gates configured in loop structures
US7497536B2 (en) 2004-04-19 2009-03-03 Hewlett-Packard Development Company, L.P. Fluid ejection device
US7436020B2 (en) 2004-06-30 2008-10-14 Micron Technology, Inc. Flash memory with metal-insulator-metal tunneling program and erase

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5625211A (en) * 1995-01-12 1997-04-29 Actel Corporation Two-transistor electrically-alterable switch employing hot electron injection and fowler nordheim tunneling
JPH10223784A (ja) * 1996-12-28 1998-08-21 Hyundai Electron Ind Co Ltd フラッシュメモリセル
US6324097B1 (en) * 1999-08-26 2001-11-27 Mosel Vitelic Inc. Single poly non-volatile memory structure and its fabricating method
US20040022005A1 (en) 2002-05-31 2004-02-05 Honeywell International Inc. Radiation-hard circuit

Also Published As

Publication number Publication date
EP1994553A2 (en) 2008-11-26
CN101390196A (zh) 2009-03-18
US7365387B2 (en) 2008-04-29
EP1994553B1 (en) 2021-10-06
AU2007238482A1 (en) 2007-10-25
JP2009528183A (ja) 2009-08-06
WO2007120988A2 (en) 2007-10-25
CA2641471C (en) 2015-08-18
BRPI0707017B1 (pt) 2022-09-27
PL1994553T3 (pl) 2021-12-20
ES2897827T3 (es) 2022-03-02
WO2007120988A3 (en) 2008-04-10
US20070194371A1 (en) 2007-08-23
JP4824780B2 (ja) 2011-11-30
CA2641471A1 (en) 2007-10-25
AU2007238482B2 (en) 2011-08-18
BRPI0707017A2 (pt) 2011-04-12
CN101390196B (zh) 2010-09-08
KR20080106909A (ko) 2008-12-09

Similar Documents

Publication Publication Date Title
KR101313389B1 (ko) Ｅｐｒｏｍ 셀
US7543906B2 (en) Fluid ejection device with identification cells
US9864524B2 (en) Circuit that selects EPROMs individually and in parallel
US11453212B2 (en) Print component with memory circuit
US20120062631A1 (en) Recording head driving method and recording apparatus
US7488056B2 (en) Fluid ejection device
US11787173B2 (en) Print component with memory circuit
US11613117B2 (en) Multiple circuits coupled to an interface

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant