JP4824780B2 - プリントヘッド用のゲート結合epromセル - Google Patents

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Description

背景
インクジェット印刷システムは、流体吐出デバイスのうちの1つのタイプであり、プリントヘッドと、インク供給部と、該プリントヘッドを制御する電子コントローラとを備える。該プリントヘッドは、気化チャンバ内に位置付けられた少量のインクを急速に加熱することによって、チップ(ダイ)内に配置されたオリフィス又はノズルのアレイを通じて液体インク滴を吐出する。該インクは、薄膜抵抗器又は発射抵抗器(ファイヤリングレジスタ)のような、小さな電気ヒータによって加熱させられる。該インクを加熱することによって、その液体インクの一部が気化され、それにより、一滴がノズルを通じて、一枚の紙等の印刷媒体のシートに向かって吐出させられて、ある画像が印刷される。インクノズルは、典型的には、プリントヘッドダイ内における1つか又は複数のアレイに配置される。それにより、プリントヘッドが印刷媒体を走査すると、ノズルからのインクの適切に順序付けられた吐出によって、文字か又は他の画像が印刷させられることとなる。
各インク滴を吐出させるために、プリントヘッドを制御する電子コントローラが、プリントヘッドの外部の電源からの電流を導通させる。選択された発射抵抗器を該電流が通過することにより、対応する選択された気化チャンバ内のインクが加熱させられ、及び、対応するノズルを通じてインクが吐出させられる。既知の滴発生器は、発射抵抗器と、対応する気化チャンバと、対応するノズルとを備える。
インクジェット印刷システムにおいて、コントローラによって容易に識別可能な各プリントカートリッジの幾つかの特性を有することが望ましく、及び該プリントカートリッジによって直接的に提供されるそのような識別情報を有することが望ましい。この「識別情報」により、コントローラに対して情報を提供して、プリンタの動作を調整することができ、及び正確な動作を保証することができる。更には、異なるタイプの流体吐出デバイスとそれらの動作パラメータとが増大すると、そのような識別情報を提供するのに、フレックス・タブ回路に更なる相互接続を追加すること無く、或いは、チップ(ダイ)のサイズを増大させること無く、より多くの量の識別情報を提供する必要がある。
これらの理由及び他の理由から、ペン識別セルが開発されており、インクジェットプリントヘッドダイの回路構成に統合されている。一構成において、プリントヘッド回路構成は、nチャンネル金属酸化膜半導体(NMOS)回路であり、その識別セルは、個々にアドレス指定されるように構成される。1ビットの情報を格納する識別ビットを、各識別セルが含む。
識別セルの識別ビットは、典型的にはヒューズを使用し、それらヒューズは標準的なプログラム可能な読み出し専用メモリ(PROM)チップとは異なるが、これらのビットが、基本的には同じやり方でプログラムされ且つ使用される。チップをプログラムするために、比較的高い電流が選択的に、あるヒューズに対してルーティングされ、それにより、該ヒューズが焼き切られる。その回路のバイナリ論理において、変わらないままの状態のヒューズのビットは1の値を有するが、焼き切られたヒューズのビットは0の値を提供する。
このようなやり方でROMチップをプログラムし且つ使用することは、幾つかの欠点を有する。チップが、初期に不適切にプログラムされる場合には、それを修正する方法が無く、そのチップを廃棄しなければならない。更に、ヒューズは比較的大きく、信頼することができない。例えば、インクジェットプリントヘッド回路内において、ヒューズは、プログラム中にインクジェットオリフィス層を損傷させる可能性があり、ヒューズが焼き切れた後には、ヒューズからの金属の残骸が、インク内に引き込まれる可能性があり、それによって、ペン内に詰まりが生じさせられる可能性があるか、又は結果として品質が悪い印刷となる可能性がある。
近年では、電気的にプログラム可能な読み出し専用メモリ(EPROM)デバイスもまた開発されてきている。PROMチップとは異なり、EPROMチップは、ヒューズを含んでいない。典型的なROMチップのように、EPROMは、列と行とをなす導電性格子を含む。各交差点におけるセルは、2つのゲートを有しており、それらゲートは、誘電体として機能する薄い酸化層によって互いに分離されている。ゲートのうちの一方は、フローティングゲートと呼ばれており、他方は、制御ゲートか又は入力ゲートと呼ばれている。フローティングゲートの、行に対する唯一のリンクは、制御ゲートを通じてである。ブランクの(データが書き込まれていない)EPROMは、全てのゲートが完全に開いており、各セルに1の値を提供している。すなわち、フローティングゲートは、初期には充電されていないため、閾値電圧が低くさせられる。
ビットの値を0に変更するため、プログラミング電圧(例えば、10〜16ボルト)が制御ゲートとドレインとに対して印加される。このプログラミング電圧は、励起した電子をフローティングゲートに引き寄せ、それにより閾値電圧が高められる。該励起した電子は、薄い酸化層を通じて押し出され、該酸化層のもう一方の側に捕らえられて、負の電荷がそれに対して提供される。これらの負に帯電した電子は、制御ゲートとフローティングゲートとの間の障壁として機能する。EPROMセルの使用中、セルセンサが、セルの閾値電圧を監視する。該閾値電圧が低い(閾値レベル未満である)場合には、そのセルは1の値を有する。閾値電圧が高い(閾値レベルよりも高い)場合には、そのセルは0の値を有する。
EPROMセルが、各交差点において2つのゲートを有しているため、EPROMチップは、インクジェットプリントヘッド回路内において頻繁に用いられるような多数のチップを含む標準的なNMOS又はPROMチップと比較して、追加的な層を必要とする。従って、NMOS回路内のヒューズの欠点のうちの幾つかを、EPROM回路の適用により無くすことができるが、典型的なEPROMセルの利用は、チップに追加的な層が提供されること(これにより、チップのコストと複雑性とが高められる)か、或いは、別個のEPROMチップが提供されることのいずれかを必要とする。
本発明の様々な特徴と利点とが、添付図面と連携させられて以下の詳細な説明から明らかになってくるであろう。それら詳細な説明と添付図面とが共に、例示を目的として、本発明の特徴を説明する。
詳細な説明
図面内に示された例示的な実施形態に対して、次に参照がなされることとなり、それらを説明するために、本明細書内において特定の用語が用いられることになる。しかしながら、それによって本発明の範囲が限定されないことが意図されていることを理解されたい。当業者であれば考えつくであろう、且つ、本開示の財産を有している、本明細書内において説明される本発明の特徴の改変及び更なる修正と、本明細書内において説明されるような本発明の原理の追加的なアプリケーションとは、本発明の範囲内と見なされるべきである。
図1内には、インクジェット印刷システム20の一実施形態のブロック図が示されている。該インクジェット印刷システムは、概して、インクジェットプリントヘッドアセンブリ22と、インク供給アセンブリ24のような流体供給アセンブリとを備える。該インクジェット印刷システムはまた、実装アセンブリ26、媒体移送アセンブリ28、及び電子コントローラ30も備える。電源32が、システムの様々な電気的構成要素に対して電力を供給する。
図1内に示される実施形態において、インクジェットプリントヘッドアセンブリ22は、少なくとも1つのプリントヘッド又はプリントヘッドダイ40を含み、それが、インク滴を、複数のオリフィス又はノズル34を通じて印刷媒体36に向かって、該印刷媒体上に印刷するために吐出させる。該印刷媒体は、紙、カードストック、透明紙、マイラ(登録商標)、布地、及びそれらに類するもののような任意のタイプの適合可能なシート材料とすることができる。典型的には、ノズル34は、1つか又は複数の列か或いはアレイで構成される。それにより、インクジェットプリントヘッドアセンブリと印刷媒体とが互いに相対的に動かされると、該ノズルからのインクの適切に順序付けられた吐出によって、文字、記号、及び/又は他の図か又は画像が、印刷媒体上に印刷されることとなる。プリントヘッド40は、流体吐出デバイスの一実施形態である。以下の説明は、プリントヘッドアセンブリ22からのインクの吐出について言及しているが、透明な流体を含む、他の液体か、流体か、又は流動可能な材料を、該プリントヘッドアセンブリから吐出させることもできることを理解されたい。
インク供給アセンブリ24は、流体供給アセンブリの一実施形態であり、プリントヘッドアセンブリ22に対してインクを供給する。該インク供給アセンブリは、インクを格納するためのリザーバ38を含み、該インクが、該リザーバからインクジェットプリントヘッドアセンブリに流れる。該インク供給アセンブリ及びインクジェットプリントヘッドアセンブリは、一方向インク配送システムか又は再循環インク配送システムのいずれかを形成することができる。ある一方向インク配送システムでは、インクジェットプリントヘッドアセンブリに供給されたインクのほぼ全てが、印刷中に消費される。ある再循環インク配送システムでは、プリントヘッドアセンブリに供給されたインクの一部だけが、印刷中に消費される。このようなシステム内において、印刷中に消費されないインクは、インク供給アセンブリに戻される。
インクジェット印刷システムの一実施形態において、インクジェットプリントヘッドアセンブリ22とインク供給アセンブリ24とが、インクジェットカートリッジ内か又はペン内に一緒に収容される。代替的には、インク供給アセンブリを、インクジェットプリントヘッドアセンブリから分離させることもでき、該インク供給アセンブリは、供給チューブ(図示せず)のようなインターフェース接続部を通じて、インクジェットプリントヘッドアセンブリに対してインクを供給することができる。いずれの実施形態においても、リザーバ38を、取り除き、取り替え、及び/又は再充填することができる。
実装アセンブリ26は、媒体移送アセンブリ28に対してインクジェットプリントヘッドアセンブリ22を位置付け、媒体移送アセンブリ28は、該インクジェットプリントヘッドアセンブリに対して印刷媒体36を位置付ける。従って、インクジェットプリントヘッドアセンブリと印刷媒体との間のエリア内において、ノズル34に隣接して、印刷ゾーン37が画定される。該インクジェットプリントヘッドアセンブリは、走査型プリントヘッドアセンブリとすることができ、ここでの該実装アセンブリは、印刷媒体を走査するために、媒体移送アセンブリに対してインクジェットプリントヘッドアセンブリを動かすためのキャリッジ(図示せず)を含む。代替的には、インクジェットプリントヘッドアセンブリは、非走査型プリントヘッドアセンブリとすることもでき、ここでの該実装アセンブリは、媒体移送アセンブリ28に対してある所定の位置にインクジェットプリントヘッドアセンブリを固定する。
電子コントローラ又はプリンタコントローラ30は、典型的には、インクジェットプリントヘッドアセンブリ22、実装アセンブリ26、及び媒体移送アセンブリ28と伝達し合うための及び制御するためのプロセッサ、ファームウェア、及び他の電子回路か、又はそれらの任意の組み合わせを含む。該電子コントローラは、コンピュータのようなホストシステムからデータ39を受け取り、該データを一時的に格納するためのメモリ(図示せず)を通常含む。典型的には、該データは、電気的か、赤外線のか、光学的か、又は他の情報伝送経路に沿って、インクジェット印刷システム20に送られる。該データは、例えば、印刷されることとなるドキュメントを表し、1つか又は複数のプリントジョブコマンド及び/又はコマンドパラメータを含み、それにより、インクジェット印刷システム用のプリントジョブが形成される。吐出されるインク滴のパターンは、プリントジョブコマンド及び/又はコマンドパラメータによって決定される。
インクジェットプリントヘッドアセンブリ22は、1つのプリントヘッド40を含むことができるか、或いは、ワイドアレイのか又はマルチヘッドのプリントヘッドアセンブリとすることができる。インクジェットプリントヘッドアセンブリは、キャリアを含めることができ、プリントヘッドダイを保持し、プリントヘッドダイと電子コントローラ30との間における電気的な伝達を提供すると共に、プリントヘッドダイとインク供給アセンブリ24との間における流体連通を提供する。
図2には、プリントヘッドダイ40の一実施形態の一部を示す図が提供されている。該プリントヘッドダイは、印刷素子又は流体吐出素子42のアレイを含む。該印刷素子は、基板44上に形成されており、基板44は、その中に形成されたインク供給スロット46を含む。該インク供給スロットは、印刷素子に対して液体インクの供給部を提供し、流体供給源の一実施形態である。流体供給源の他の実施形態は、対応する気化チャンバにインクを供給する、対応する個々のインク供給孔と、流体吐出素子の対応するグループに各々がインクを供給する複数のより短いインク供給溝(インク供給トレンチ)とを含む(但し、これらに限定されない)。
薄膜構造48が、その中に形成されたインク供給チャンネル54に提供されている。このチャンネルは、基板44内に形成されたインク供給スロット46と連通する。オリフィス層50が、前面50aと、該前面内に形成されたノズル開口部34とを有する。該オリフィス層は、その中に形成されたノズルチャンバ又は気化チャンバ56もまた有し、該ノズルチャンバ又は気化チャンバ56が、ノズル開口部と、薄膜構造のインク供給チャンネルとに連通する。発射抵抗器52が、該気化チャンバ内において配置されており、導電性リード58が、この発射抵抗器を、選択された発射抵抗器による電流の印加を制御する回路構成に電気的に結合させる。本明細書内において用いられる時には、用語「滴発生器」60は、発射抵抗器52と、ノズルチャンバ又は気化チャンバ56と、ノズル開口部34とを備える。
印刷中、インクが、インク供給スロット46から、インク供給チャンネル54を介して、気化チャンバ56に流れる。ノズル開口部34が、発射抵抗器52に動作的に関連付けられており、それにより、該発射抵抗器に電圧が印加されると、気化チャンバ内におけるインク滴が、ノズル開口部を通じて(例えば、発射抵抗器の面に対してほぼ垂直に)、印刷媒体36に向かって吐出されることとなる。
様々なタイプのプリントヘッドダイが存在する。これらプリントヘッドダイには、サーマルプリントヘッドと、圧電プリントヘッドと、静電プリントヘッドと、当該技術分野において既知の、多層構造内へと組み込まれることが可能な任意の他のタイプの流体吐出デバイスとが含まれる。基板44は、例えば、シリコンか、ガラスか、セラミックか、又は安定ポリマーから形成されることが可能であり、薄膜構造48は、二酸化シリコンか、炭化シリコンか、窒化シリコンか、タンタルか、ポリシリコンガラスか、又は他の適合可能な材料による1つか又は複数のパッシベーション層又は絶縁層を含むように形成されることが可能である。該薄膜構造はまた、少なくとも1つの導電層も含み、該導電層が、発射抵抗器52とリード58とを画定する。該導電層を、例えば、アルミニウムか、銀か、金か、タンタルか、タンタル−アルミニウムか、又は他の金属或いは金属合金から形成することができる。詳細に後述されるような発射セル回路構成を、基板内及び薄膜層内に実装することができる。
オリフィス層50を、マサチューセッツ州ニュートンにあるMicro−Chem社によって販売されているSU8と呼ばれるエポキシのような、感光性(フォトイメージ化可能な)エポキシ樹脂から形成することができる。SU8か又は他のポリマーによってオリフィス層を製造するための技法は、当業者には既知である。一実施形態において、オリフィス層は、障壁層(例えば、ドライフィルムフォトレジスト障壁層)、及び該障壁層上に形成された金属オリフィス層(例えば、ニッケルか、銅か、鉄/ニッケル合金か、パラジウムか、金か、又はロジウム層)と呼ばれる2つの別個の層から形成される。他の適合可能な材料を用いて、オリフィス層を形成することもできる。
図3には、インクジェットプリントヘッド発射セル回路80の一実施形態の一部の回路図が示されている。該発射セル回路は、複数の発射グループ82(例えば、6つの発射グループ)を含み、各発射グループは、プリチャージされる発射セル84のアレイを含む。第1の発射グループ82aと、第2の発射グループ82bの一部とが、図3内に示されている。各発射グループ内のプリチャージされる発射セルは、13行と8列とをなすように概略的に配置されている。プリチャージされる発射セルの数と、それらのレイアウトとを、所望なように変更することができる。
プリチャージされる発射セル84の8つの列は、D1〜D8としてラベル付けられた8つのデータ線88に対して電気的に結合される。プリチャージされる発射セルの各列内の各発射セルは、該データ線のうちの1つに電気的に結合され、これらのデータ線は、発射グループ82b及び後続する発射グループ(図示せず)内のプリチャージされる発射セルの対応する列へと延在する。
プリチャージされる発射セル84の行は、A1〜A7としてラベル付けられたアドレス線86に電気的に結合され、それらのアドレス線はアドレス信号を受信する。本明細書内において行サブグループか又はサブグループと呼ばれる、プリチャージされる発射セルの1行内の各プリチャージされる発射セルは、同じアドレス線対に電気的に結合され、この対は、各行サブグループごとに固有となっている。発射グループ82内に示された発射セルのアレイは、13の行サブグループを含むが、そのアレイに、任意の適合可能な数のサブグループを含めることもできることは明らかであろう。アドレス線もまた延在して、発射グループ82b及び後続する発射グループ(図示せず)の行サブグループに結合される。
(PRE1としてラベル付けられた)プリチャージ線90aは、プリチャージ信号を受け取って、該プリチャージ信号を、第1の発射グループ82a内における全てのプリチャージされる発射セル84に提供する。追加的な発射グループはそれぞれ、発射グループ82bに対する(PRE2としてラベル付けられた)プリチャージ線90bのような、別個のプリチャージ線を有する。
(SEL1としてラベル付けられた)選択線92aは、選択信号を受け取って、この選択信号を、対応する発射グループ82内における全ての発射セル84に提供し、(FIRE1としてラベル付けられた)発射線94aは、関連付けられた発射グループ内における全てのプリチャージされる発射セルに発射信号を提供する。該発射線は、1つの発射グループ内における全てのプリチャージされる発射セル84の発射抵抗器(図2内の52)に電気的に結合される。追加的な発射グループはそれぞれ、それら自体の別個の選択線及び発射線を有する。
追加的には、アレイ80内の全てのプリチャージされる発射セル84は、アースのような基準電圧に繋げられた基準線96に電気的に結合される。ある所定の構成によれば、プリチャージされる発射セルの行サブグループ内のプリチャージされる発射セルは、同じアドレス線86、プリチャージ線90、選択線92、発射線94、及びアース線96に電気的に結合される。
発射セル84によって、インクノズルの個々の発射抵抗器(図2内の52)が、所望のパターンでインクを吐出させるために、選択的に動作させられる。発射グループは、最初に、それぞれのPRE線90を通じてプリチャージされる。プリチャージされた発射グループ内における1つの行サブグループを含む、各発射グループ82内における1つの行サブグループを、アドレス指定するために、アドレス線86上にアドレス信号が提供される。プリチャージされた発射グループ内におけるアドレス指定された行サブグループを含む全ての発射グループにデータを提供するために、データ線88上にデータ信号が提供される。次に、プリチャージされた発射グループを選択するために、プリチャージされた発射グループの選択線92上に選択信号が提供される。選択された発射グループ内のアドレス指定された行サブグループ内に無いか、又は選択された発射グループ内においてアドレス指定され且つ高レベルデータ信号を受信しているかのいずれかであるプリチャージされた発射セル内における各駆動スイッチ(図示せず)上のノードキャパシタンスを放電させるための放電期間を、前記選択信号が画定する。選択された発射グループ内においてアドレス指定され且つ低レベルデータ信号を受信しているプリチャージされた発射セルにおいて、ノードキャパシタンスは放電されない。ノードキャパシタンス上の高電圧レベルが、駆動スイッチをオン(導通)に切り替える。
選択された発射グループ82内の駆動スイッチが、導通か又は非導通に設定された後に、選択された発射グループの発射線94上にエネルギーパルス又は電圧パルスが提供される。導通する駆動スイッチを有するプリチャージされた発射セル84が、発射抵抗器(図2内の52)を通じて電流を伝導させて、インクを加熱させ、対応する滴発生器(図2内の60)からインクを吐出させる。動作中、複数の発射グループ82を選択して、連続的に発射させることができるか、又は他の順序及び非順序的な選択を利用することもできる。アドレス線86上に提供されるアドレス信号を、発射グループによる各サイクル中に(従って、1行サブグループアドレスを繰り返す前に、各発射グループ内における13の行サブグループアドレスによる各サイクル中に)、1つの行サブグループアドレスに対して設定することができる。最後のサブグループの後に、アドレス信号が、最初の行サブグループを選択して、アドレスサイクルを再び開始する。
発射グループ82が連続的に動作させられる状態において、1つの発射グループに対する選択信号が、次の発射グループに対するプリチャージ信号として用いられる。1つの発射グループに対するプリチャージ信号は、該1つの発射グループに対する選択信号及び発射信号に先行する。プリチャージ信号の後に、データ信号が、時間的に多重化されて、選択信号によって、該1つの発射グループのアドレス指定された行サブグループ内に格納される。選択された発射グループに対する選択信号はまた、次の発射グループに対するプリチャージ信号でもある。選択された発射グループに対する選択信号が完了した後に、次の発射グループに対する該選択信号が提供される。エネルギーパルスを含む発射信号が、選択された発射グループに対して提供されると、格納されたデータ信号に基づいて、選択されたサブグループ内のプリチャージされた発射セル84が、インクを発射するか又は加熱する。
上述のように、識別情報を提供するために、フレックスタブ回路に対して更なる相互接続を追加することなく、或いは、ダイのサイズを増大させることなく、プリントヘッド回路内により多量の識別情報を提供することが望ましい可能性がある。従って、図3内に示されたような、プリントヘッド回路構成内に含めることが可能な識別セルが開発された。プリントヘッドダイ(図1及び図2内の40)の一実施形態の回路構成内に形成されることが可能な識別セル100の一実施形態の回路図が、図4内に提供されている。該プリントヘッドダイは、1つの識別線102に対して電気的に結合される複数のそのような識別セルを含むことができ、該識別線は、識別信号を受け取って、該識別信号を該識別セルに提供する。
識別セル100は、103において示されたメモリ素子又は識別ビットを含む。該メモリ素子は、1ビットの情報を格納する。図4内に示された一実施形態において、メモリ素子は、ヒューズ素子104とヒューズ抵抗108とによって表されたヒューズを含む。該識別セルは、メモリ素子103に対して電気的に結合される駆動トランジスタ又は駆動スイッチ106を含む。該駆動スイッチは、一方端においてメモリ素子の一端子に対して、及び、他方端においてアースのような基準110に対して電気的に結合されるドレイン−ソース経路を有するFET(電界効果トランジスタ)とすることができる。該メモリ素子におけるその他の端子は、識別線102に電気的に結合される。該識別線は、識別信号を受け取って、該識別信号をメモリ素子に提供する。駆動スイッチ106がオンに切り替えられた(導通する)場合には、プログラム信号と読み出し信号とを含む該識別信号を、メモリ素子を通じて伝導させることができる。このことにより、単一の識別線上の特定の識別セルだけが、該識別線上の読み出し及びプログラミング信号に応答することが可能となる一方で、同じ識別線上の他の識別セルは、該読み出し及びプログラミング信号には応答しない。
駆動スイッチ106のゲートは、ストレージノードキャパシタンス112を形成し、該ストレージノードキャパシタンス112は、プリチャージトランジスタ114及び選択トランジスタ116の連続するアクティベーションに準じた電荷を格納するためのメモリとして機能する。該プリチャージトランジスタのドレイン−ソース経路及びゲートは、プリチャージ信号を受け取るプリチャージ線118に電気的に結合される。該プリチャージ線を、図3内のプリチャージ線90に電気的に接続することができる。
駆動スイッチ106のゲートは、制御入力であり、プリチャージトランジスタ114のドレイン−ソース経路と、選択トランジスタ116のドレイン−ソース経路とに電気的に結合される。該選択トランジスタのゲートは、選択信号を受け取る選択線120に電気的に結合される。該選択トランジスタを、選択線(図3内の92)に電気的に接続することができる。ストレージノードキャパシタンス112は、駆動スイッチ106の一部であるため、破線で示されている。代替的には、駆動スイッチから分離されたキャパシタを用いて、電荷を格納することもできる。
識別セルはまた、電気的に並列に結合されたドレイン−ソース経路を有する第1のトランジスタ122、第2のトランジスタ124、及び第3のトランジスタ126も備える。これら3つのトランジスタの並列の組み合わせが、選択トランジスタ116のドレイン−ソース経路と基準110との間に電気的に結合されている。第1のトランジスタと、第2のトランジスタと、第3のトランジスタとの並列の組み合わせに結合された選択トランジスタを含む直列回路が、駆動スイッチ106のノードキャパシタンス112の両端に電気的に結合されている。
第1のトランジスタ122、第2のトランジスタ124、及び第3のトランジスタ126のゲートは、関連付けられた発射グループ(図3内の82)のデータ線のうちの3つに電気的に結合されている。そのように接続されたその3つのデータ線は、対応する発射グループに関連付けられた8つのデータ線D1〜D8のうちの3つのデータ線の任意の固有のグループとすることができる。図4内に示されるように、それらデータ線は、図3内の発射グループ82内のD1〜D3としてラベル付けられたデータ線とすることができる。
プリチャージ信号は、(PRE1としてラベル付けられた)プリチャージ線90a上において発射グループ82に提供されるプリチャージ信号とすることができ、選択信号は、(SEL1としてラベル付けられた)選択線92a上において図3内の発射グループ82に提供される選択信号とすることができる。メモリ素子103をプログラムするために、識別セル100は、プリチャージ信号、選択信号、及びデータ信号D1〜D3を含むイネーブル信号を受け取って、駆動スイッチ106をオンに切り替える。識別線102が、識別信号内のプログラム信号を、メモリ素子に提供する。プログラム信号は、メモリ素子を通じて、導通している駆動スイッチ及び基準110に、相対的に高い電圧(例えば、16ボルト)を提供する。この高い電圧が、ヒューズ104を焼き切ることによって、メモリ素子の状態を、低抵抗状態から高抵抗状態に変化させる。
メモリ素子103の状態を読み出すために、識別セル100は、プリチャージ信号、選択信号、及びデータ信号D1〜D3を含むイネーブル信号を受け取って、駆動スイッチ106をオンに切り替える。識別線102が、識別信号内の読み出し信号を、メモリ素子に提供する。該読み出し信号は、メモリ素子を通じて、導通している駆動スイッチ106及び基準110に電流を提供する。識別線上の電圧を検出して、メモリ素子の抵抗状態を判定することができる。一実施形態において、メモリ素子は、その抵抗が約1000オームよりも高い(すなわち、ヒューズが焼き切られている)場合には、高抵抗状態にあることと、その抵抗が約400オーム未満である(すなわち、ヒューズが無傷のままある)場合には、低抵抗状態にあることとが、判定される。
図4の構成を用いると、各識別セル100は、個々にイネーブルにされることが可能であり、従って、個々を基準にしてプログラムされることが可能である。更には、識別セルは個別に読み出されることが可能であるため、データを格納するために利用される組み合わせが、大幅に増加される。例えば、単一の識別セルを、それぞれが異なる情報を表す複数の組み合わせにおいて利用することができる。
8つのデータ信号D1〜D8のうちの3つが複数の識別セル内の各識別セル100を選択する状態では、8つのデータ信号のうちの3つの組み合わせによって、56個までの異なる識別セルを選択することができる。従って、1つのプリチャージ線、1つの選択線、8つのデータ線、及び1つの識別線によって、その回路は、56個の識別ビット、すなわち1制御線当たり約5.1個の識別セルビットを制御することができる。代替的には、各識別セルを、2つか、4つか、又はそれよりも多くのデータ信号のような、任意の適合可能な数のデータ信号に応答するよう構成することもできる。
図4は、識別セル100のそれぞれに結合される単一の識別線102を利用することを開示しているが、2つ以上の識別線を利用することもでき、従って、より多くの数の識別セルが可能であることに留意すべきである。更には、ダイのサイズか、流体吐出デバイスの動作パラメータか、又は他の配慮事項のような要因に依存して、提供される識別セルの数は、56よりも多い数とするか又は少ない数とすることもできる。更には、情報が符号化される識別セルの数は、ダイ上の識別セルの全数よりも少ない数とすることができる。
上記の識別セル構成を、プリントヘッド上に識別情報を格納するための様々な方法において用いることができるが、ヒューズは、以前に述べた幾つかの欠点を示す。本発明では、インクジェットプリントヘッド及び他の用途におけるような、NMOS回路内のヒューズを排除するためには、電気的にプログラム可能な読み出し専用メモリ、すなわちEPROMが望ましい可能性があることを本発明者は認識している。EPROMセルは、ヒューズを含まず、NMOSビットを越える多くの利点を提供する。
典型的なEPROMセル又はビット210の回路図が、図5内に示されている。EPROMセルは、一般的には、(制御ゲートとも呼ばれる)入力ゲート212と、フローティングゲート214と、ソース218及びドレイン220を含む半導体基板216とを備える。図5内に示されるように、基板には、ソースとドレインとにそれぞれ隣接するN+ドープ領域と、それらの間にあるpドープ領域222とが提供されている。制御ゲートとフローティングゲートとが、それらの間の誘電体材料224によって互いに静電容量的に結合されており、それにより、制御ゲート電圧が、フローティングゲートに結合される。フローティングゲート214と半導体基板216との間において、誘電体材料226の別の層もまた配置されている。
ドレイン220上の高電圧バイアスが、エネルギッシュな「ホットな」電子を生じさせる。制御ゲート212とドレインとの間の正電圧バイアスが、これらのホットな電子のうちの幾つかを、フローティングゲート214上に引き寄せる。電子がフローティングゲート上に引き寄せられると、セルの閾値電圧、すなわち、ゲート/ドレインに電流を流れさせるために必要とされる電圧が増加する。十分な電子がフローティングゲート上に引き寄せられた場合には、これらの電子が電流の流れを遮断することとなり、それにより、閾値電圧が、所望の閾値電圧(例えば、回路の動作電圧)を上まわるレベルにまで最終的には上昇することとなる。このことは、そのセルに、その電圧レベルにおいて電流を遮断させることとなり、そのことが、そのセルの動作状態を1から0に変化させる。EPROMセルの状態を検出するために、セルをプログラムした後に、通常動作中にセルセンサ(図示せず)が使用される。
EPROMセルは、各ビット位置において2つのゲートを含むため、これらのチップは、インクジェットプリントヘッド回路内において典型的には使用されるようなPROMチップか又はNMOSチップよりも多くの層を必要とする。典型的なEPROMチップ230内の層の断面図が、図6内に示されている。ゲート酸化物236が、半導体シリコン基板232上に配置されている。ポリシリコン材料238の層が、該ゲート酸化層上に配置されており、該ポリシリコン材料238の層内にフローティングゲート(図5内の14)が形成されている。適正にドープされる時には、このポリシリコン材料は、導体として機能する。ゲート酸化層236は、フローティングゲートと半導体基板との間の誘電体層(図5内の26)として機能する。
ゲート酸化物材料の別の層240が、フローティングゲート層上に配置されており、その層240は、別の誘電体層を提供し、その層240の上は、ポリシリコン242の別の層であり、そのポリシリコン242の層内に、制御ゲート(図5内の12)が形成されている。その制御ゲート層の上には、1つか又は複数の金属層244、248が配置されており、それらの金属層は、別の誘電体層246によって分離されている。それらの金属層は、EPROM回路のための行線と列線とを提供し、制御ゲートと、ドレインと、回路の他の構成要素との間に様々な電気的な接続もまた形成する。
典型的なEPROM回路内のこれらの回路層は、典型的なインクジェットプリントヘッド回路内において見うけられる層とは対照的である。図3に示されたインクジェット発射制御回路を提供するようなインクジェット制御チップ250内の層の断面図が、図7内に提供されている。このチップは、半導体基板252を含み、その上は、(二酸化シリコン、すなわちSiOのような)酸化層254であり、その上に更に、ポリシリコン層256、誘電体層258、そして、金属1層260及び金属2層264と続き、これら金属1層260及び金属2層264の金属層は、誘電体層262によって分離されている。
2つの金属層260、264は、アドレス線、データ線、プリチャージ線、選択線、及び発射線、並びに他の回路接続のための導体を提供する。この層の構成には、標準的なEPROMセルを作成するために必要とされたであろう追加的なポリシリコン層とゲート誘電体とが欠落していることは明らかであろう。このタイプの回路内にEPROMを実装するこれまでの試みは、余分なフローティングゲートとゲート誘電体とを追加するための追加的な処理ステップを追加することに焦点を当ててきた。別のオプションは、別個のEPROMチップを追加することである。これらのオプションはいずれも、複雑さとコストとを増加させる。
有利なことには、本発明者は、処理層とコストとを追加することなく、このPROMチップ内の層を用いてEPROM機能を提供するためのゲート結合構造(ゲートが結合された構造)及び方法を開発した。図7内に示されたインクジェットペン制御チップの既存の層を用いて作成されることが可能なゲート結合EPROMビット270の回路図が、図8に示されている。該ゲート結合EPROMビットは、互いに繋げられたフローティングゲートを有する2つのトランジスタを備える。第1のトランジスタ272は、制御トランジスタであり、第2のトランジスタは、EPROMトランジスタ274である。該制御トランジスタは、2つの制御接続部すなわち制御端子を備え、その第1の端子276は、制御1としてラベル付けられており、第2の端子278は、制御2としてラベル付けられている。
制御トランジスタ272のフローティングゲート280は、EPROMトランジスタ274のフローティングゲート282に電気的に結合されている。該EPROMトランジスタは、ドレイン284とソース286とを備え、該ソース286を、アースに接続することができる。フローティングゲート電圧は、制御トランジスタ272のソース及びドレインのオーバーラップキャパシタンスと、制御トランジスタのゲートがオンであるか否かとに依存する。該オーバーラップ及びゲートキャパシタンスは、制御1及び制御2における電圧を、フローティングゲートに結合させる。該キャパシタンスは、該フローティングゲートに対して適切な結合電圧を提供するのに十分なほど大きいものとする必要がある。標準的なEPROMは、制御ゲートとフローティングゲートとの間の誘電体層内のキャパシタンスを用いて、電圧をフローティングゲートに結合させる。本明細書内において開示したゲート結合デバイス内において、制御1(276)の間におけるゲート−ドレイン間オーバーラップキャパシタンスが、制御1における電圧を、フローティングゲートに結合させる。制御2(278)におけるゲート−ソース間オーバーラップキャパシタンスが、制御2における電圧を、フローティングゲートに結合させる。目的は、フローティングゲートに結合させるためのあるキャパシタンス構成を見出すことである。この構成では、標準的なトランジスタのゲートキャパシタンスを提供するゲート酸化層(図7内の254)が、逆方向に用いられて、このキャバシタンスが提供されている。
このゲート結合構造は、図7内に示されたプリントヘッド層構造と完全に互換性があり、唯一必要とされるのは、様々な回路層の幾何学的なレイアウトの変更のみである。制御及びEPROMトランジスタのフローティングゲート280、282、並びに、それらの間の結合接続部を、プリントヘッド回路のポリシリコン層256内に製造することができる。更に、ポリシリコン層内のこれらのフローティングゲート領域を、金属1層260によって電気的に相互接続することができる。ゲート/ドレイン結合は、基板252のn+ドレイン領域から、ゲート酸化層254を通じて、ゲートまでである。制御トランジスタ272のソース(制御2、278)をEPROMトランジスタ274のドレイン(ドレイン284)に接続するよう金属1層260を構成することができる。この構成における1つの有利な特徴は、フローティングゲートに対する、ソースとドレインとの両方の結合が存在することである。このことによって、制御ノードからフローティングゲートへの追加的な容量性結合が提供される。一般的には、その容量性結合がより増えるほどより良好である。
再び図8を参照すると、制御トランジスタ272のゲート276、278を、互いに繋げることができるか、又は制御2を、EPROMトランジスタ274のドレインに繋げることができる。幾つかの実施例の場合には、制御1、制御2、及びドレインを、別個の電圧に繋げて、より効率的な結合を得ることができる。制御2(278)とドレイン284とが互いに繋げられた状態において、ドレイン上の電圧が、制御2上の電圧と、フローティングゲート280に結合される電圧の量とを制限することができる。
一実施形態において、EPROMトランジスタ274のドレイン284を、制御トランジスタ272のソース(制御2)278に繋げることによって、空間効率の良いレイアウトを得ることができる。ドレイン電流を制限するために抵抗器が必要とされない場合(例えば、代わりにパルス幅を制御することによって過熱させることを制限するか、又は選択トランジスタ(アレイ内に実装された時)の抵抗に依存して電流を制限する場合)には、制御1、制御2、及びドレインは、全て互いに繋げることができる。この構成は、狭いエリア内において高レベルの結合を提供するだけでなく、過剰なドレイン電流及び過熱に対して、より高い感度もまた有する。
代替的には、ドレイン電流を制限するために、制御1(276)と制御2(278)との間に(図8内において破線で示されている)抵抗器277を有した状態において、EPROMトランジスタ274のドレイン284を、該制御トランジスタ272のソース(制御2)278に繋げることができる。制御2−ドレインノードにおける電圧がより低くなることとなり、フローティングゲートに対してより低い電圧を提供することとなるが、ドレイン電流の問題に関して、この構成を更に堅牢にすることができる。
別の手法は、制御トランジスタ272の端子278と276とを互いに引っかけて留めることであり、(図8内において破線で示されている)抵抗器283が、それらの端子と、EPROMトランジスタ274のドレイン284との間に直列に接続された状態となっている。その抵抗器は、ドレイン内への電流を制限することとなるが、制御1及び制御2としてラベル付けられたノードにおける電圧は、依然として、フローティングゲートに対するより高い電圧結合のための最大電圧におけるものとなることとなる。
このゲート結合EPROMセル270のプログラミングは、典型的なEPROMセルのように、制御トランジスタ272の端子276、278に電圧パルスを印加することによって行われる。これは、フローティングゲート280に対して、ある量のホットな電子を提供するために行われる。ドレイン284上の電圧が、回路のブレークダウン電圧に近いものであることが望ましい。該ブレークダウン電圧は、EPROMトランジスタ274が、閾値電圧未満にあるゲート(0ボルトにあるゲート)と導通を開始する電圧である。一実施形態において、本発明者は、約16±1Vの電圧においてEPROM回路をプログラムした。ここでの、その回路は15ボルトのブレークダウン電圧を有する。
上述のように、ブレークダウン電圧を制限するために、制御2(278)を、(例えば、100オームの抵抗を有する)抵抗器283によってドレイン284に繋げることができる。追加的には、チャンネル(ゲート)長の物理的なサイズ、すなわち、EPROMトランジスタ274のゲート下のチャンネルの長さを、ブレークダウン電圧を変更するために操作することができる。例えば、ゲート長を狭くするほど、ブレークダウン電圧がより低くなることとなる。一実施形態において、本発明者は、この目的のために、4μmではなく、3.0μm〜3.5μmのゲート長を使用した。
プログラムするために必要とされる時間は、フローティングゲート電圧、フローティングゲートに引き寄せられるホットな電子の量、所望の閾値電圧変化、全ゲート構造キャバシタンス、及びゲート酸化物(図7内の層254)の厚みの関数である。ゲート酸化層の厚みは、フローティングゲート280に到達させることが可能なエネルギッシュなホットな電子の割合(パーセンテージ)を決定する。一実施形態において、フローティングゲート電圧は、5ボルト〜12ボルトの範囲内にあるが、他の電圧範囲を用いることもできる。フローティングゲート電圧は、制御トランジスタ272の制御端子276、278上の電圧と、シリコン基板とポリシリコン層(それぞれ図7内の252、256)との結合比とに依存する。任意のゲート酸化層の厚みによって、所望のホットな電子が提供されることとなるが、ゲート酸化層の厚みは、時として、所与のチップ構成のために固定されることとなる。例えば、プリントヘッドコントロールチップの一実施形態において、ゲート酸化層の厚みは、約700オングストロームにおいて固定される。
プログラミング中に提供されるホットな電子の量は、プログラミングがブレークダウン電圧の付近において行われる時に、そしてより高い電流の状態において、より多量である。一実施形態において、本発明者は、25mAの電流でプログラムを行ったが、他の電流を用いることもできる。本発明者は、例えば、20mAのプログラミング電流もまた考えたが、他の電流を用いることもできる。本発明者が使用した閾値電圧の範囲は、3ボルト〜7ボルトであるが、他の閾値電圧範囲を用いることもできる。上記パラメータの下で、本発明者は、10ミリ秒のプログラミング時間を用いることができることを見出した。しかしながら、特に上述の様々なパラメータが変更される場合には、異なるプログラミング時間を用いることもできる。例えば、プログラミング時間は、100μs未満から数秒程度(例えば、4秒)の範囲とすることができる。
EPROMセルの読み出しは、その回路内のどこかの場所にあるセルセンサ(図示せず)を用いて、ゲート結合EPROMセル270にかかる閾値電圧を検出することによって行われる。閾値電圧を検出することを、ゲート/ドレイン電圧を設定して、対応する電流を測定することによってか、又は電流を設定して、電圧を測定することによってのいずれかで行うことができる。本発明者は、プログラミングの前後で、EPROMセルのオン抵抗(Ron)、が約2倍だけ変化することを見つけた。
本発明者は、研究室環境においてこのタイプのEPROMセルを構築して、試験を行った。その試験のセットアップおいて、フローティングゲート電圧を監視するために、変更されたセルが構築された。EPROMセルを所望の閾値電圧にプログラムするために、ゲート及びドレインに対して電圧パルスが印加された。セルを試験してゲート電圧を検出するために、第2のセンストランジスタ(図示せず)のゲートが、EPROMセルのフローティングゲートに接続された。このことにより、センストランジスタのゲート電圧が、フローティングゲート電圧と同じになるようにさせられる。第2のトランジスタのオン抵抗(Ron)は、ゲート電圧に比例する。第2のトランジスタのオン抵抗を監視することによって、フローティングゲート電圧を決定することができる。
図8内に示されたゲート結合EPROMセルを、各EPROM識別セルが図4の回路のような別個の制御回路に関連付けられる回路構成内へと組み込むことができるか、又はゲート結合識別ビットを、制御回路構成を共有する識別セルのアレイ内へと組み込むことができる。個々の制御回路構成に関連付けられるゲート結合EPROMセルの一実施形態が、図9内に示されている。この図は、図4の識別セルの回路構成の一部を示しており、識別ビット(図4内の103)の代わりに、ゲート結合EPROMセル270を有している。このような構成は、1セル当りに1つの制御線を提供することとなり、各EPROMの動作が、個々の制御トランジスタによって制御されている状態となる。この種の構成は、共有された回路構成の装置よりも大きな物理的サイズを有するが、現在ヒューズと共に用いられている幾つかの制御方式に類似している。
図9内に示されるように、識別線102は、制御トランジスタ272のゲートと、EPROMトランジスタ274のドレインとに接続されており、EPROMトランジスタのソース286は、駆動スイッチ106のドレインに結合されており、該駆動スイッチ106は、アース110に結合されたソースを有する。より狭いゲート282aを、EPROMトランジスタ274上に提供して、より低いブレークダウン電圧を提供することができる。このことにより、ゲート結合EPROMセルは、回路上の他のトランジスタのブレークダウン電圧を超えることなく、EPROMトランジスタにおいて十分な量のホットな電子を得ることが可能となる。図8に関連して上記に説明したように、EPROMトランジスタ274のドレイン284と、制御トランジスタ272のソース278との間に(例えば、約100オームの)抵抗器283を追加することができるか、又は制御トランジスタのソースと、制御トランジスタのドレイン276との間に抵抗器277を配置することができる。選択される方法は、レイアウトの決定と、ドレイン電流を制御するために用いられる技法とに依存することとなる。
再び図9を参照すると、トランジスタ106がオンに切り替わる時には、EPROMトランジスタ274のソースは、本質的にはアースにあり、EPROMセルは、図8内のセルに関して説明したように機能する。ID線102上の電圧は、制御トランジスタ272のゲート酸化層を通じて、フローティングゲート(図8内の280/282)に結合する。高電圧(16V)によって、EPROMがプログラムされることとなる。閾値電圧か又はオン抵抗を検出することにより、読み出しのために、より低い電圧が用いられることとなる。トランジスタ106がオフである場合には、ID線に印加されたいかなる電圧も、アースに対する経路を持たないこととなり、EPROMセルは、影響を及ぼされないこととなる。
本明細書内において開示したゲート結合EPROMセルを用いて形成されることが可能なEPROMアレイ300の部分的な回路図が、図10に示されている。この構成において、ゲート結合EPROM識別ビットのアレイは、制御回路構成を共有する。このアレイでは、複数のゲート結合EPROMセル270が、行と列とをなすように配置されている。各ゲート結合EPROMセルの入力線は、入力線308を通じて、(304において示されている)入力電圧Vinに繋げられる。各EPROMトランジスタ274のソース線286は、行トランジスタ310のドレインに繋げられている。行トランジスタは、それらのソース312を通じて、列トランジスタ314のドレインに繋げられている。所望であれば、図9に関して上記において説明したように、ドレイン電流制限抵抗器(図示せず)を、EPROMセルに追加することができる。ゲート結合セル毎に個々の抵抗器とするのではなく、並列に全てのトランジスタに提供するために、(図10内において破線で示されている)単一の抵抗器322を設けることができる。この抵抗器は、電圧VinとEPROMトランジスタのドレイン(図8内の284)との間に接続されることが可能であり、Vinから該抵抗器までの単一線と、該抵抗器からアレイ内の各EPROMトランジスタのドレインにまで延在する(図10内において破線で示された)別個の線324とを有している。EPROM制御トランジスタ272のソースとドレインとの間の接続は、従って取り除かれることとなり、EPROMセル270の制御トランジスタ−ドレイン接続が全て、直接的に入力線308に繋げられることとなる。
行1に対して316aとしてラベル付けられ、行2に対して316bとしてラベル付けられているなどの行線は、所与の行内の全ての行選択トランジスタ310のゲートに接続する。所与の列内の全ての行トランジスタのソース312は、その列に対する列トランジスタ314のドレインに接続されている。各列トランジスタのゲート318は、列線(図示せず)を通じて、電圧源(図示せず)に接続される。列トランジスタのソース320は、アースのような共通電圧に接続される。列トランジスタは、列1に対して314aとしてラベル付けられており、列2に対して314bとしてラベル付けられており、その他も同様である。
行トランジスタ310及び列トランジスタ314によって、プログラミングと読み出しとの両方のための特定のゲート結合EPROMセルの選択が可能になる。列トランジスタは、通常のトランジスタであり、これらのトランジスタへの相互接続を、金属1層(図7内の260)内に形成することができる。この回路の幾つかの利点は、別個の制御回路構成による識別セルの実施例よりも、よりコンパクトであることと、金属2層及びその関連付けられたレイアウト規定を必要としないということである。更には、ゲート結合EPROMアレイ300のサイズは、プリントヘッド発射セル制御回路構成(図3内の80)の構成によって制限されない。このアレイを、発射セル制御回路に関連付けられたデータ線の数とは無関係に、所望により大きくすることも小さくすることもできる。
アレイ300のセル270をプログラムするために、1つの行線(例えば、316a)と1つの列線(例えば、列トランジスタ314aのゲートに対して)とに電圧を印加することによってセルが選択され、次いで、比較的高い電圧のVin(例えば、16V)のパルスが印加される。該セルの状態を検知するために、より低い入力電圧のVinのパルス(例えば、5V)が同じようにして印加され、その電流が監視される。このアレイでは、プログラミングする時を除いて、EPROMトランジスタのドレイン−ソース間には高電圧が存在しない。有利なことには、EPROMトランジスタのドレイン及びゲートは一緒に切り替わるため、ドレイン−ゲート電圧結合の問題が存在しない。更には、ゲート−ドレイン結合は、実際には有利である。何故ならば、ゲート−ドレイン結合が、ゲートに対する電圧結合を高めるからである。
行選択トランジスタ316は、20mAか、25mAか、又はそれらよりも大きいようなプログラミング電流を処理しなければならないため、行選択トランジスタ316のサイズが重要であることを本発明者は見出した。この目的のため、本発明者は、150μmの幅を有する行選択トランジスタを使用した。より低いプログラミング電流の場合には、より小さなサイズを使用することができ、より高い電流の場合には、より大きなサイズが必要とされることになることは明らかであろう。
動作中、行信号が、その行内の全ての行制御トランジスタ316をオンに切り替える。列信号が、選択された列制御トランジスタ314をオンに切り替える。次いで入力電圧Vinが印加され、行トランジスタと列トランジスタとの両方がオンに切り替えられた状態のセル270だけが、フル電圧がかけられることとなる。他のセルの全ては、浮いている状態の、EPROMトランジスタのソースを有することとなる。すなわち、EPROMトランジスタのソースが、いかなる固定された電圧にも駆動されることにはならずに、他の端子上の電圧に単に浮遊するだけということとなる。そのEPROMトランジスタには電圧がかからないこととなる。
インクジェットプリントヘッド内にペンIDビットを提供することにおいて用いるために、EPROMアレイを、上述の手法において構成することができる。この構成では、ペン制御回路のシフトレジスタによって、行信号と列信号とを供給することができる。すなわち、行線及び列線を個別に駆動するのではなく、それぞれの値を、シフトレジスタ内へとシフトさせて、シフトレジスタの出力から駆動することができる。そのシフトレジスタは、2×10アレイの行及び列選択をアドレス指定する。回路構成の幾何学的構成を、様々な方法で構成することができることは、半導体設計に関する当業者にとって明らかであろう。
本発明者は、上記設計に基づいて、4ビットアレイを構築して、プログラムした。プログラミングを行った後に、EPROMセルは、1年以上にわたって、それらの電荷を保持した。
本明細書内において記載されたゲート結合EPROMセルの信頼性及び寿命は、多くの要因に依存する。その構造が、典型的なEPROMセル構成とは異なるため、結果として生じた設計の幾つかの態様が、その耐性(堅牢性)に影響を及ぼす。例えば、より大きなサイズのフローティングゲート(図8内の280)は、更なるエリアに漏れ電流を与える可能性がある。更には、ゲート酸化層(図7内の254)は、絶対最小漏れ電流に対して処理されない。
更には、層の平坦性が、それらの性能に影響を及ぼす可能性がある。層表面内のわずかな起伏と、異なる層の厚みにおける変動とが、電荷の集中と、層間の漏れとを生じさせる可能性がある。例えば、図7内に示されたPROMチップの層によって構成されたペン制御回路において、ポリシリコン層256及び隣接する誘電体層254の厚みと平坦性とは、PROM回路の動作にとって、それほど重要ではない。この要因は、これらの層の編成に適用される品質管理のレベルに影響を及ぼす。しかしながら、EPROM回路内において、これらの要因は、より大きな影響がある。
同時に、EPROMに影響を及ぼさないか、又は同じやり方ではヒューズに影響を及ぼさないか、又は同じ程度にはヒューズに影響を及ぼさないといった、ヒューズに影響を及ぼす他の要因が存在する。上述のように、ヒューズは多くの欠点を有しており、それら欠点は、往々にして厄介である。EPROMは、結局のところ、本明細書内において開示した用途において、ヒューズよりも信頼性が高いであろうと考えられる。本明細書内において開示したゲート結合EPROMセルにおける可能性のある制限を、許容することができる場合には、この構成は、品質管理を高めるための必要が無く、有効とすることができる。このことは、インクジェットペンに当てはまる。インクジェットペンに関する設計寿命は、通常、約18ヶ月であり、それは主として、インクジェットカートリッジが通常、製造後すぐに売却されることと、次いでそのペンが直ぐに使い果たされることによる。従って、EPROMセルが、その期間にわたって該EPROMセルの電荷を確実に保持することが可能であれば、意図されるようにはそのデバイスが働かないこととなる可能性はほとんど無い。しかしながら、層の平坦性及び厚みにわたって、より多くの制御を及ぼすことによって、より大きな信頼性が望まれる場合の他の用途においても、この同じ構造を、効果的に用いることができる。
本明細書内において開示したゲート結合EPROM構造は、処理層及びコストを追加することなく、ヒューズをインクジェットペン制御回路に置き換えることができる。従来のEPROMセルよりも大きいが、ヒューズよりは小さいセルを、この構成は提供する。
ゲート結合識別セルを用いて、プリントヘッドダイの特徴を示す広範囲な様々な識別情報か、又はプリントヘッドダイについての他の情報を、格納することができる。例えば、EPROM識別セルを有するプリントヘッドを用いるプリンタは、広範囲な様々な目的のための識別情報を用いて、印刷品質を最適化することができるか、又は他の機能を実行することができる。例えば、選択された識別セルは、プリントヘッドダイについての識別情報を格納することができるか、又はインク切れ検出レベルを指示する情報のような、プリントヘッドダイが挿入されるインクジェットカートリッジか又はペンについての情報を格納することができる。
プリントヘッドの温度を判定するために、識別セルは、熱検知抵抗(TSR)値を指示する識別情報を格納することもできる。選択された識別セルは、識別してプリントヘッドに対して適正に応答するための、プリントヘッド固有番号を指示する識別情報を格納することができる。識別セルを用いて、プリントヘッド用のインク滴重量を指示する識別情報を格納することができる。プリンタは、選択された識別セル内に格納された該インク滴重量値と、他の選択された識別セル内に格納されたインク切れ検出レベル情報とを考慮して、実際のインク切れ検出レベルを決定することができる。
プリンタは、地域的なマーケティング及び相手先商標(OEM)マーケティングのようなマーケティングを行うことを目的とするために識別情報を使用することもできる。例えば、選択された識別セルは、流体吐出デバイスのためのマーケティング領域を指示する識別情報を格納する。一実施形態において、選択された識別セルは、OEM流体吐出デバイスの販売者を指示する識別情報を格納することができる。選択された識別セルは、OEMプリンタがロック解除されたか否かを指示する識別情報を格納することもできる。例えば、OEMプリンタは、OEMロック解除情報に応答して、OEMプリンタをロック解除させることができ、それにより、そのOEMプリンタは、所与の企業又は企業グループによって販売されるOEMプリントヘッドと、実際の製造元企業のような、前記所与の企業又は企業グループとは異なる別の企業によって販売されるプリントヘッドとを、受け入れる(承認する)ことができる。
選択された識別セルは、流体吐出デバイスの製品タイプ及び製品リビジョンを指示する識別情報を格納する。プリントヘッドについての物理的特性を確認するために、該製品タイプ及び該製品リビジョンが、プリンタによって用いられることが可能である。将来の製品において変化する可能性のある、ノズル列間の間隔のような、製品リビジョンの物理的特性を、プリントヘッドの選択された識別セル内に格納することもできる。この実施形態では、製品リビジョンの物理的特性情報が、プリンタによって用いられて、製品リビジョン間の物理的特性の変化が調整されることが可能である。
このようにして構成されたゲート結合EPROMセルを、上述の目的に加えて、多くの他の目的のために用いることもできる。EPROMトランジスタのフローティングゲート(図8内の282)上の電荷は累積されるため、この構成を用いて、累積される量を格納することができる。例えば、インクジェットプリントヘッドにおいて、プリント出力されるページ数を追跡するためにか、又は他の目的のために、ゲート結合EPROMセルを、連続的に再プログラムすることができる。EPROMセルのプログラミングによって、EPROMセル270の閾値電圧が変更されるため、これらのセルの連続的なプログラミングを用いて、可変時間遅延を生じさせるためなどに、アナログ回路を制御することができる。他の用途もまた可能である。
上記の参照される構成は、本発明の原理の用途の例示であることが理解されよう。特許請求の範囲内に記載されたような、本発明の原理及び概念から逸脱することなく、多くの修正を行うことができることは、当業者にとって明らかであろう。
インクジェット印刷システムの一実施形態のブロック図である。 プリントヘッドダイの一実施形態の一部を示す図である。 インクジェットプリントヘッド発射セルアレイの一実施形態を示す回路図である。 プリントヘッドダイの一実施形態における識別セルの一実施形態の回路図である。 典型的なEPROMトランジスタの回路図である。 典型的なEPROMチップ内の回路構成層を示す断面図である。 図3内に示された回路構成を提供するインクジェットプリントヘッドダイの一実施形態における層を示す断面図である。 図4のプリントヘッド回路構成内の識別ビットとして用いるために構成されることが可能なゲート結合EPROMセルの一実施形態の回路図である。 ゲート結合EPROM識別ビットを有する識別セルの一実施形態の回路図である。 プリントヘッド回路のためのゲート結合EPROMセルのアレイの回路図である。

Claims (7)

  1. インクジェットプリンタのためのプリントヘッド制御回路内のEPROMセルであって、該プリントヘッド制御回路が、半導体基板と、該半導体基板上に配置された唯一のポリシリコン層と、該ポリシリコン層上に配置された導電層とを有し、該EPROMセルが、
    前記ポリシリコン層の一部を含むフローティングゲートと、ドレイン接続部と、ソース接続部とを有する制御トランジスタと、
    前記ポリシリコン層の一部を含むフローティングゲートと、ドレイン接続部とを有するEPROMトランジスタと、
    前記導電層の一部を含み、前記制御トランジスタの前記フローティングゲートと、前記EPROMトランジスタの前記フローティングゲートとを相互接続する、電気的相互接続部と、
    前記制御トランジスタの前記ソース接続部と、前記EPROMトランジスタの前記ドレイン接続部との間の電気的相互接続部
    とを備えることからなる、EPROMセル。
  2. 前記制御トランジスタの前記ドレイン接続部と前記ソース接続部との間に電気的相互接続部を更に備える、請求項1に記載のEPROMセル。
  3. 前記制御トランジスタの前記ドレイン接続部と前記ソース接続部との間の前記電気的相互接続部が、抵抗を含むことからなる、請求項2に記載のEPROMセル。
  4. 前記制御トランジスタの前記ソース接続部前記EPROMトランジスタの前記ドレイン接続部との間の前記電気的相互接続が、抵抗を含むことからなる、請求項1乃至3の何れかに記載のEPROMセル。
  5. 前記EPROMトランジスタの前記フローティングゲートに加えられるプログラミング電荷は累積されるため、前記EPROMセルを連続的に充電して、累積値を格納することが可能である、請求項1乃至4の何れかに記載のEPROMセル。
  6. 前記EPROMトランジスタが、ソース接続部を備え、前記EPROMセルが、前記制御トランジスタの前記ドレイン接続部に接続された入力線を更に備え、それにより、前記EPROMトランジスタにプログラミング信号を提供することが可能であることからなる、請求項1乃至5に記載のEPROMセル。
  7. 前記EPROMトランジスタの前記ソース接続部に接続されたドレイン接続部を有する駆動トランジスタを更に備え、該駆動トランジスタのゲートが、発射セルのアレイのプリチャージ線、選択線、及びデータ線に関連付けられており、それにより、前記入力線を通じて、及び前記プリチャージ線、前記選択線、及び前記データ線を通じて送られた信号によって、前記EPROMセルのプログラミングと読み出しとを制御することが可能であることからなる、請求項に記載のEPROMセル。
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