KR19980055708A - 플래쉬 메모리 셀 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 셀에 관한 것으로, SOI 구조를 갖는 기판의 실리콘층에 제 1 및 제 2 트랜지스터의 채널영역 및 접합영역을 각각 형성하고 상기 실리콘층상에 유전체막에 의해 전기적으로 분리되는 공통의 게이트 전극을 형성하므로써 소자의 동작속도가 증가되며 소비전력이 감소될 수 있도록 한 플래쉬 메모리 셀에 관한 것이다.

Description

플래쉬 메모리 셀
본 발명은 플래쉬 메모리 셀에 관한 것으로, 특히 동작속도를 증가시키며 소비전력을 감소시킬 수 있도록 한 플래쉬 메모리 셀에 관한 것이다.
일반적으로 플래쉬(Flash) 이이피롬(EEPROM; Electrically Erasable and Programable Read Only Memory)과 같은 메모리 소자는 전기적인 프로그램(Program) 및 소거(Erasure) 기능을 가진다. 또한 플래쉬 메모리 소자는 메모리 셀이 가지는 게이트 전극의 형태에 따라 적층-게이트 형(Stack-gate type)과 스프리트-게이트 형(Split-gate type)으로 나누어지는데, 그러면 종래의 적층-게이트 형 플래쉬 메모리 셀의 구조 및 동작을 설명하면 다음과 같다.
종래의 적층-게이트 형 플래쉬 메모리 셀은 도 1에 도시된 바와 같이 실리콘 기판(1)상에 터널 산화막(2), 플로팅 게이트(3), 유전체막(4) 및 콘트롤 게이트(5)가 순차적으로 적층된 게이트 전극이 형성되고 상기 게이트 전극 양측부의 상기 실리콘 기판(1)에 드레인 영역(6) 및 소오스 영역(7)이 각각 형성되는데, 상기 플래쉬 메모리 셀의 프로그램 및 소거 동작은 다음과 같다.
상기 플래쉬 메모리 셀에 정보를 프로그램 즉, 상기 플로팅 게이트(3)에 전하를 저장(Charge)하기 위해서는 상기 콘트롤 게이트(5)에 양전위의 고전압(예를 들어 +12V), 상기 드레인 영역(6)에 전원전압(예를 들어 +5V) 그리고 상기 소오스 영역(7) 및 실리콘 기판(1)에 각각 접지전압을 인가한다. 그러면 상기 콘트롤 게이트(5)에 인가된 고전압에 의해 상기 플로팅 게이트(3) 하부의 실리콘 기판(1)에는 채널(Channel)이 형성되고 상기 드레인 영역(6)에 인가된 전압에 의해 상기 드레인 영역(6) 측부의 상기 실리콘 기판(1)에는 고전계 영역이 형성된다. 이때 상기 채널에 존재하는 전자중의 일부가 상기 고전계 영역으로부터 에너지(Energy)를 받아 핫 일렉트론(Hot electron)이 되고, 이 핫 일렉트론 중 일부가 상기 콘트롤 게이트(5)에 인가된 고전위 전압에 의해 수직 방향으로 형성되는 전계(Electric Field)의 도움을 받아 상기 터널 산화막(2)을 통해 상기 플로팅 게이트(3)로 주입(Injection)된다. 따라서 이와 같은 핫 일렉트론의 주입에 의해 상기 플래쉬 메모리 셀의 문턱전압(Threshold Voltage; VT)이 상승된다.
상기 플래쉬 메모리 셀에 프로그램된 정보를 소거 즉, 상기 플로팅 게이트(3)에 저장된 전하를 방전(Discharge)시키기 위해서는 상기 콘트롤 게이트(5) 및 실리콘 기판(1)에 접지전압을 각각 인가하고 상기 소오스 영역(7)에 고전압(예를 들어 +12V)을 인가하며 상기 드레인 영역(6)은 플로팅(Floating)되도록 한다. 그러면 상기 플로팅 게이트(3)에 주입된 전자는 F-N 터널링(Fowler-Nordheim Tunneling) 현상에 의해 상기 소오스 영역(7)으로 이동하게 되고, 그로 인해 상기 메모리 셀의 문턱전압(VT)이 강하된다.
상기와 같이 종래의 플래쉬 메모리 셀은 폴리실리콘층으로 이루어진 두 개의 게이트 전극(플로팅 게이트 및 콘트롤 게이트)을 갖는다. 그러므로 상기 실리콘 기판(1)과 플로팅 게이트(3) 그리고 상기 플로팅 게이트(3)와 콘트롤 게이트(5)를 각각 전기적으로 분리시키기 위한 두 개의 절연막(터널 산화막과 유전체막)이 필요하다. 그러나 상기 절연막은 제조 공정중 그 특성을 정확히 조절하기 매우 어려우며, 따라서 신뢰도가 높은 절연막을 제조하는 데 많은 어려움이 따른다. 또한 상기 메모리 셀을 구동시키기 위해서는 소자내에 네가티브 챠지펌프 회로(Negative Charge Pump Circuit)를 포함시켜야 하기 때문에 소자의 고집적화가 어려우며, 또한 접합 누설(Jundtion Leakage)에 의한 전력의 소모도 크다.
따라서 본 발명은 기판의 실리콘층에 제 1 및 제 2 트랜지스터의 채널영역 및 접합영역을 각각 형성하고 상기 실리콘층상에 유전체막에 의해 전기적으로 분리되는 공통의 게이트 전극을 형성하므로써 상기한 단점을 해소할 수 있는 플래쉬 메모리 셀을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 절연막상에 형성되며 제 1 및 제 2 트랜지스터의 채널영역이 각각 형성되고 상기 각 채널영역의 양측부에 드레인 및 소오스 영역이 각각 형성된 실리콘층과, 상기 제 1 및 제 2 트랜지스터의 채널영역을 포함하는 상부에 형성되며 하부의 상기 실리콘층과의 유전체막에 의해 전기적으로 분리되는 게이트 전극으로 이루어지는 것을 특징으로 하며, 상기 제 1 및 제 2 트랜지스터의 채널영역에는 서로 반대형의 불순물 이온이 주입되고, 상기 제 1 및 제 2 트랜지스터의 드레인 및 소오스 영역에는 동일한 형의 5족(V)의 불순물 이온이 주입된 것을 특징으로 한다.
도 1은 종래의 플래쉬 메모리 셀을 설명하기 위한 소자의 단면도.
도 2는 본 발명에 따른 플래쉬 메모리 셀을 설명하기 위한 소자의 단면도
도 3A 내지 도 3D는 본 발명에 따른 플래쉬 메모리 셀의 동작을 설명하기 위한 상태도.
*도면의 주요 부분에 대한 부호의 설명*
1 : 실리콘 기판2 : 터널 산화막
3 : 플로팅 게이트4 : 유전체막
5 : 콘트롤 게이트6, 12A 및 12B : 드레인 영역
7, 12C 및 12D : 소오스 영역11 : 기판
13A : 제 1 채널영역13B : 제 2 채널영역
14 : 유전체막15 : 게이트 전극
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 플래쉬 메모리 셀을 설명하기 위한 소자의 단면도로서, 절연층(11A)상에 실리콘층(11B)이 형성된 SOI(Silicon On Insulator) 구조를 갖는 기판(11)의 상기 실리콘층(11B)에 예를 들어 N-형의 불순물 이온이 주입된 제 1 채널영역(13A)과 P-형의 불순물 이온이 주입된 제 2 채널영역(13B)이 각각 형성된다. 그리고 상기 제 1 채널영역(13A)의 양측부에는 예를 들어 N+형의 불순물 이온이 주입된 드레인 및 소오스 영역(12A 및 12C)이 각각 형성되며 상기 제 2 채널영역(13B)의 양측부에는 예를 들어 N+형의 불순물 이온이 주입된 드레인 및 소오스 영역(12B 및 12D)이 각각 형성된다. 또한 상기 제 1 및 제 2 채널영역(13A 및 13B)을 포함하는 상기 실리콘층(11B)상에는 유전체막(14) 및 게이트 전극(15)이 적층된 구조로 형성된다.
즉, 본 발명에 따른 플래쉬 메모리 셀은 상기 게이트 전극(15)과 상기 제 1 채널영역(13A) 양측부에 형성된 드레인 및 소오스 영역(12A 및 12C)으로 이루어지는 제 1 트랜지스터 그리고 상기 게이트 전극(15)과 상기 제 2 채널영역(13B) 양측부에 형성된 드레인 및 소오스 영역(12B 및 12D)으로 이루어지는 제 2 트랜지스터로 이루어진다. 그러면 상기와 같이 구성된 플래쉬 메모리 셀의 프로그램, 소거 및 독출 동작을 도 3A 내지 도 3D를 통해 설명하면 다음과 같다.
상기 플래쉬 메모리 셀에 정보를 프로그램 즉, 상기 게이트 전극(15)에 전하를 저장하기 위해서는 먼저, 도 3A에 도시된 바와 같이 상기 제 2 트랜지스터의 드레인 및 소오스 영역(12A 및 12C)에 고전위 전압(VP)을 인가하면 캐패시턴스 커플링(Capacitance Coupling)에 의해 상기 게이트 전극(15)에는 전압이 유기된다. 그리고 이 상태에서 상기 제 2 트랜지스터의 드레인 영역(12B)에는 전원전압(VP)을 인가하며 상기 소오스 영역(12D)을 접지시키면 상기 제 2 채널영역(13B)에 존재하는 전자중의 일부가 고전계 영역으로부터 에너지를 받아 핫 일렉트론이 되고, 이 핫 일렉트론중 일부가 상기 게이트 전극(15)에 유기된 전압에 의해 수직 방향으로 형성되는 전계의 도움을 받아 상기 유전체막(14)을 통해 상기 게이트 전극(15)으로 주입된다. 따라서 이와 같은 핫 일렉트론의 주입에 의해 상기 플래쉬 메모리 셀의 문턱전압(VT)이 상승된다.
상기 플래쉬 메모리 셀에 프로그램된 정보를 소거 즉, 상기 게이트 전극(15)에 저장된 전하를 방전시키기 위해서는 도 3B에 도시된 바와 같이 상기 제 1 트랜지스터의 드레인 및 소오스 영역(12A 및 12C)에 각각 소거용 고전압(VE)을 각각 인가하고 상기 제 2 트랜지스터의 드레인 및 소오스 영역(12B 및 12D)은 접지시키거나, 도 3C에 도시된 바와 같이 상기 제 2 트랜지스터의 드레인 및 소오스 영역(12B 및 12D)에 각각 소거용 고전압(VE)을 각각 인가하고 상기 제 1 트랜지스터의 드레인 및 소오스 영역(12A 및 12C)은 접지시킨다. 그러면 상기 게이트 전극(15)에 주입된 전자는 F-N 터널링 현상에 의해 상기 유전체막(14)을 통과하여 상기 제 2 트랜지스터의 제 1 채널영역(13A) 또는 상기 제 2 트랜지스터의 드레인 및 소오스 영역(13B 및 13D)으로 이동하게 되고, 그로 인해 상기 메모리 셀의 문턱전압(VT)이 강하된다.
상기 플래쉬 메모리 셀에 프로그램된 정보를 독출하기 위해서는 도 3D에 도시된 바와 같이 상기 제 1 트랜지스터의 드레인 및 소오스 영역(12A 및 12C)에 각각 독출용 고전압(VR)을 각각 인가한다. 그리고 상기 제 2 트랜지스터의 소오스 영역(12D)은 접지시키며 상기 드레인 영역(12B)는 비트 라인(Bit Line)과 접속되도록 한다. 이후 상기 비트 라인을 통해 흐르는 전류의 유무를 검출하게 되는데, 이때 상기 게이트 전극(15)의 전자 주입 유무에 따라 흐르는 전류의 량이 다르게 나타난다.
상기 플래쉬 메모리 셀은 SOI 구조를 갖는 기판의 실리콘층상에 유전체막 폴리실리콘층이 적층된 구조로 형성되기 때문에 그 제조 공정이 단순해지며, 따라서 생산 원가도 종래의 플래쉬 메모리 셀에 비해 절감된다. 그리고 종래의 메모리 셀은 동작시 네가티브 전압의 공급이 필요하였으나, 본 발명에 따른 메모리 셀은 동작시 네가티브 전압이 필요치 않다. 그러므로 소지내에 네가티브 챠지펌프 회로를 형성할 필요가 없으며, 따라서 소자의 고집적화가 용이해진다. 또한 상기 플래쉬 메모리 셀은 셀의 구조상 접합누설이 완전히 방지되기 때문에 소모전력이 감소되며 소자의 동작속도가 증가된다. 그러므로 적은 메모리 용량이 요구되는 정보통신기기의 데이터 보존 장치(Firmware)로 이용이 가능하다.
상술한 바와 같이 본 발명에 의하면 SOI 구조를 갖는 기판의 실리콘층에 제 1 및 제 2 트랜지스터의 채널영역 및 접합영역을 각각 형성하고 상기 실리콘층상에 유전체막에 의해 전기적으로 분리되는 공통의 게이트 전극을 형성하므로써 네가티브 전압을 사용하지 않으며 저전력 및 고속으로 동작되는 플래쉬 메모리 셀의 구현이 가능해진다. 또한 본 발명을 이용하는 경우 제조 공정을 단순화시킬 수 있으므로 제조 원가를 절감시키며 수율 증대를 이룰 수 있는 효과가 있다.

Claims (3)

  1. 플래쉬 메모리 셀에 있어서,
    절연막상에 형성되며 제 1 및 제 2 트랜지스터의 채널영역이 각각 형성되고 상기 각 채널영역의 양측부에 드레인 및 소오스 영역이 각각 형성된 실리콘층과,
    상기 제 1 및 제 2 트랜지스터의 채널영역을 포함하는 상부에 형성되며 하부의 상기 실리콘층과는 유전체막에 의해 전기적으로 분리되는 게이트 전극으로 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 트랜지스터의 채널영역에는 서로 반대형의 불순물 이온이 주입된 것을 특징으로 하는 플래쉬 메모리 셀.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 트랜지스터의 드레인 및 소오스 영역에는 동일한 형의 불순물 이온이 주입된 것을 특징으로 하는 플래쉬 메모리 셀.
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