JP3055426B2 - 分離トランジスタを有するｅｅｐｒｏｍセルとその製造・動作方法 - Google Patents
分離トランジスタを有するｅｅｐｒｏｍセルとその製造・動作方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Description
【０００１】
【産業上の利用分野】本発明は不揮発性半導体メモリ・
デバイスに関し、さらに詳しくは、電気的消去再書込み
可能な読出し専用メモリ（ＥＥＰＲＯＭ）・デバイスに
関する。
デバイスに関し、さらに詳しくは、電気的消去再書込み
可能な読出し専用メモリ（ＥＥＰＲＯＭ）・デバイスに
関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭは、電気信号を用いて消去
されプログラムされる不揮発性メモリ・デバイスであ
る。ＥＥＰＲＯＭデバイス内部には複数のメモリ・セル
があり、各セルは個々にプログラムと消去ができる。一
般に、各ＥＥＰＲＯＭセルは２つのトランジスタを有す
る。例を挙げると、ＦＬＯＴＯＸ（フローティング・ゲ
ート・トンネル酸化物）ＥＥＰＲＯＭセルは、フローテ
ィング・ゲート・トランジスタとセレクト・トランジス
タを含む。ＥＥＰＲＯＭデバイス内のセレクト・トラン
ジスタは、消去またはプログラムすべき個々のＥＥＰＲ
ＯＭセルを選択するのに用いられる。デバイス内のフロ
ーティング・ゲート・トランジスタは、個々のセル内で
消去動作とプログラム動作を実際に実行するトランジス
タである。セルのプログラムと消去を行うには、ファウ
ラー・ノルトハイムのトンネル（Fowler/Nordheim tunn
eling ）として知られる現象を用いて、正もしくは負の
電荷をそれぞれ、フローティング・ゲート・トランジス
タのフローティング・ゲート電極に格納する。プログラ
ミングを行うには、正電圧を、セレクト・ゲート・トラ
ンジスタのドレインと制御ゲートとに印加し、一方、フ
ローティング・ゲート・トランジスタの制御ゲートは接
地状態に固定する。その結果、電子は、フローティング
・ゲート・トランジスタのフローティング・ゲートから
トンネル誘電層を介してドレインへとトンネルして、フ
ローティング・ゲートを正電荷状態にする。ＥＥＰＲＯ
Ｍセルを消去するには、フローティング・ゲートに負の
電荷を格納する。フローティング・ゲート上での負の電
荷の格納を達成するには、一般に、ドレインとソースを
接地した状態で、正電圧をトランジスタの制御ゲートに
印加する。このようなバイアスによって、電子は、チャ
ンネル領域からトンネル誘電層を介してフローティング
・ゲートへとトンネルし、フローティング・ゲート上に
負の電荷を生じる。
されプログラムされる不揮発性メモリ・デバイスであ
る。ＥＥＰＲＯＭデバイス内部には複数のメモリ・セル
があり、各セルは個々にプログラムと消去ができる。一
般に、各ＥＥＰＲＯＭセルは２つのトランジスタを有す
る。例を挙げると、ＦＬＯＴＯＸ（フローティング・ゲ
ート・トンネル酸化物）ＥＥＰＲＯＭセルは、フローテ
ィング・ゲート・トランジスタとセレクト・トランジス
タを含む。ＥＥＰＲＯＭデバイス内のセレクト・トラン
ジスタは、消去またはプログラムすべき個々のＥＥＰＲ
ＯＭセルを選択するのに用いられる。デバイス内のフロ
ーティング・ゲート・トランジスタは、個々のセル内で
消去動作とプログラム動作を実際に実行するトランジス
タである。セルのプログラムと消去を行うには、ファウ
ラー・ノルトハイムのトンネル（Fowler/Nordheim tunn
eling ）として知られる現象を用いて、正もしくは負の
電荷をそれぞれ、フローティング・ゲート・トランジス
タのフローティング・ゲート電極に格納する。プログラ
ミングを行うには、正電圧を、セレクト・ゲート・トラ
ンジスタのドレインと制御ゲートとに印加し、一方、フ
ローティング・ゲート・トランジスタの制御ゲートは接
地状態に固定する。その結果、電子は、フローティング
・ゲート・トランジスタのフローティング・ゲートから
トンネル誘電層を介してドレインへとトンネルして、フ
ローティング・ゲートを正電荷状態にする。ＥＥＰＲＯ
Ｍセルを消去するには、フローティング・ゲートに負の
電荷を格納する。フローティング・ゲート上での負の電
荷の格納を達成するには、一般に、ドレインとソースを
接地した状態で、正電圧をトランジスタの制御ゲートに
印加する。このようなバイアスによって、電子は、チャ
ンネル領域からトンネル誘電層を介してフローティング
・ゲートへとトンネルし、フローティング・ゲート上に
負の電荷を生じる。
【０００３】ほとんどのＥＥＰＲＯＭデバイスの１つの
欠点は、各セルが２つのトランジスタを有するために、
セルの大きさが大きいことである。回路密度が極めて重
要な用途では、ＥＥＰＲＯＭセルは実現不能となる場合
もある。もう１つの短所は、ほとんどのＥＥＰＲＯＭセ
ルが、フローティング・ゲートの放電を達成するのに、
２つの異なる厚さのゲート酸化物または誘電体を使用す
ることから、加工が複雑なことである。放電中、セレク
ト・トランジスタのドレインに正電圧を印加するときに
は、より厚いゲート酸化物が必要となり、これに対し、
電子トンネルを達成するには薄い酸化物が必要となる。
厚いゲート酸化物は、ドレインに印加された高電圧から
生じるホット・エレクトロン劣化を軽減できる。高電圧
の印加はまた、２つのトランジスタ間の間隔を増加して
接合パンチスルーを低下させ、ＥＥＰＲＯＭセルのスケ
ーリングを難しくする。
欠点は、各セルが２つのトランジスタを有するために、
セルの大きさが大きいことである。回路密度が極めて重
要な用途では、ＥＥＰＲＯＭセルは実現不能となる場合
もある。もう１つの短所は、ほとんどのＥＥＰＲＯＭセ
ルが、フローティング・ゲートの放電を達成するのに、
２つの異なる厚さのゲート酸化物または誘電体を使用す
ることから、加工が複雑なことである。放電中、セレク
ト・トランジスタのドレインに正電圧を印加するときに
は、より厚いゲート酸化物が必要となり、これに対し、
電子トンネルを達成するには薄い酸化物が必要となる。
厚いゲート酸化物は、ドレインに印加された高電圧から
生じるホット・エレクトロン劣化を軽減できる。高電圧
の印加はまた、２つのトランジスタ間の間隔を増加して
接合パンチスルーを低下させ、ＥＥＰＲＯＭセルのスケ
ーリングを難しくする。
【０００４】 上記ＥＥＰＲＯＭに代わるものが、フラ
ッシュＥＥＰＲＯＭである。フラッシュＥＥＰＲＯＭ
は、電気的消去／プログラミング機能を提供するが、セ
ル当り１つのトランジスタしか必要としないので、一般
に回路密度が増加する。フラッシュＥＥＰＲＯＭとし
て、数種の構造物、たとえば、ＥＴＯＸ（ＥＰＲＯＭト
ンネル酸化物）セルの使用が実証されている。機能的に
は、フラッシュＥＥＰＲＯＭは、ホット・エレクトロン
注入によってプログラムを行い、ファウラー・ノルトハ
イムのトンネルによって消去を行うことができる。ホッ
ト・エレクトロン注入法は高速であり、通常これに要す
る時間は約１０μｓである。
ッシュＥＥＰＲＯＭである。フラッシュＥＥＰＲＯＭ
は、電気的消去／プログラミング機能を提供するが、セ
ル当り１つのトランジスタしか必要としないので、一般
に回路密度が増加する。フラッシュＥＥＰＲＯＭとし
て、数種の構造物、たとえば、ＥＴＯＸ（ＥＰＲＯＭト
ンネル酸化物）セルの使用が実証されている。機能的に
は、フラッシュＥＥＰＲＯＭは、ホット・エレクトロン
注入によってプログラムを行い、ファウラー・ノルトハ
イムのトンネルによって消去を行うことができる。ホッ
ト・エレクトロン注入法は高速であり、通常これに要す
る時間は約１０μｓである。
【０００５】 フラッシュＥＥＰＲＯＭを使用する場合
に考えられる性能上の短所が、「過消去」として知られ
る問題に起因するプログラム時間の遅延である。フラッ
シュＥＥＰＲＯＭで消去を行うには、ソースにバイアス
をかけて、フローティング・ゲート内に格納された電子
をソース領域へとトンネルさせる。しかしながら、これ
を行う際、フローティング・ゲートは正の電荷をとるこ
とが多いので、チャンネル領域のしきい電圧（Ｖ Ｔ ）が
低下する。Ｖ Ｔ 値の低下は、ホット・エレクトロンの生
成が弱まることに相当し、このため、メモリ・セルのプ
ログラミングに要する時間が増加する。通常、フラッシ
ュＥＥＰＲＯＭセルをプログラムする際、制御ゲートと
ドレイン領域は、比較的高電圧にされ、これにより、チ
ャンネル領域とドレインの接合部に電場を生じて、接合
部にホット・エレクトロンを生成する。ついでこれらの
電子が、フローティング・ゲートに注入され、これによ
り、セルを充電またはプログラミングする。Ｖ Ｔ が低い
場合には、生じる電場が弱く、接合部における電子の生
成が低下する。このため、Ｖ Ｔ の低下はプログラミング
時間が長くなることを意味する。過消去セルのもう１つ
の大きな問題は、メモリ・アレー内で漏れソースとして
働く可能性があることである。このような漏れソースに
よって、隣接するセルを誤って読取るおそれがある。
に考えられる性能上の短所が、「過消去」として知られ
る問題に起因するプログラム時間の遅延である。フラッ
シュＥＥＰＲＯＭで消去を行うには、ソースにバイアス
をかけて、フローティング・ゲート内に格納された電子
をソース領域へとトンネルさせる。しかしながら、これ
を行う際、フローティング・ゲートは正の電荷をとるこ
とが多いので、チャンネル領域のしきい電圧（Ｖ Ｔ ）が
低下する。Ｖ Ｔ 値の低下は、ホット・エレクトロンの生
成が弱まることに相当し、このため、メモリ・セルのプ
ログラミングに要する時間が増加する。通常、フラッシ
ュＥＥＰＲＯＭセルをプログラムする際、制御ゲートと
ドレイン領域は、比較的高電圧にされ、これにより、チ
ャンネル領域とドレインの接合部に電場を生じて、接合
部にホット・エレクトロンを生成する。ついでこれらの
電子が、フローティング・ゲートに注入され、これによ
り、セルを充電またはプログラミングする。Ｖ Ｔ が低い
場合には、生じる電場が弱く、接合部における電子の生
成が低下する。このため、Ｖ Ｔ の低下はプログラミング
時間が長くなることを意味する。過消去セルのもう１つ
の大きな問題は、メモリ・アレー内で漏れソースとして
働く可能性があることである。このような漏れソースに
よって、隣接するセルを誤って読取るおそれがある。
【０００６】 過消去問題に起因するプログラミング時
間の増加を相殺する１つの方法は、より高いプログラミ
ング電圧を使用することである。しかしながら、集積回
路（ＩＣ）、特に携帯電子装置用途では、チップを動作
させるのに必要な電力を低下させるのが趨勢になってい
る。電源電圧（Ｖ ＣＣ ）が低下するに伴い、セルのプロ
グラミング電圧も低下するが、低いプログラミング電圧
によって、過消去の問題が再び浮上する。
間の増加を相殺する１つの方法は、より高いプログラミ
ング電圧を使用することである。しかしながら、集積回
路（ＩＣ）、特に携帯電子装置用途では、チップを動作
させるのに必要な電力を低下させるのが趨勢になってい
る。電源電圧（Ｖ ＣＣ ）が低下するに伴い、セルのプロ
グラミング電圧も低下するが、低いプログラミング電圧
によって、過消去の問題が再び浮上する。
【０００７】過消去問題による過剰な漏れ電流に起因す
る読取りエラーを克服する１つの解決策は、過消去され
た１つのビットセルにコンバージェンス（convergence
）または修復を加えることである。修復は、「低レベ
ル」のプログラミング方法であり、プログラミング電流
と修復時間とを要する。オンチップ電荷ポンプが動作す
る高密度低電圧用途の場合、プログラミング電流は、ブ
ロック消去時にはアンペア単位の高さになる可能性があ
る。しかし、オンチップ充電ポンプは、電流源の容量が
限られている。このため、オンチップ充電ポンプを有す
るセル内のプログラミング電流も限られ、その結果、過
消去によって生じる修復時間が長くなる。
る読取りエラーを克服する１つの解決策は、過消去され
た１つのビットセルにコンバージェンス（convergence
）または修復を加えることである。修復は、「低レベ
ル」のプログラミング方法であり、プログラミング電流
と修復時間とを要する。オンチップ電荷ポンプが動作す
る高密度低電圧用途の場合、プログラミング電流は、ブ
ロック消去時にはアンペア単位の高さになる可能性があ
る。しかし、オンチップ充電ポンプは、電流源の容量が
限られている。このため、オンチップ充電ポンプを有す
るセル内のプログラミング電流も限られ、その結果、過
消去によって生じる修復時間が長くなる。
【０００８】
【発明が解決しようとする課題】したがって、プログラ
ミング時間と消去時間の遅延の問題を、過消去問題を伴
わずに克服する低電圧，低電力，不揮発性メモリ・セル
が望ましい。さらに具体的には、上記セルが、低いプロ
グラム／消去電流、低いプログラム／消去電圧を有し、
しかもセルの状態を検出するのに十分な読取り電流を有
することが望ましい。また上記セルは、加工上の複雑さ
が余りなく、既存の金属酸化膜半導体（ＭＯＳ）工程と
適合性のある工程によって製造されることが望ましい。
ミング時間と消去時間の遅延の問題を、過消去問題を伴
わずに克服する低電圧，低電力，不揮発性メモリ・セル
が望ましい。さらに具体的には、上記セルが、低いプロ
グラム／消去電流、低いプログラム／消去電圧を有し、
しかもセルの状態を検出するのに十分な読取り電流を有
することが望ましい。また上記セルは、加工上の複雑さ
が余りなく、既存の金属酸化膜半導体（ＭＯＳ）工程と
適合性のある工程によって製造されることが望ましい。
【０００９】
【課題を解決するための手段】本発明の１形態は、電気
的消去再書込み可能な読出し専用メモリ・セルである。
セル内では、トンネル誘電層が半導体基板上に形成され
る。このセルは、フローティング・ゲート・トランジス
タと分離トランジスタとを有する。フローティング・ゲ
ート・トランジスタのフローティング・ゲートは、トン
ネル誘電層の上に形成される。同様に、分離トランジス
タの分離ゲートも、トンネル誘電層の上に形成される。
トンネル誘電層は、セル内のフローティング・ゲートと
分離ゲートの下に位置し、厚さが実質的に均一である。
トンネル誘電層の厚さは約１２０オングストローム未満
である。本発明の他の実施例は、上記セルを作る方法
と、上記セルをプログラミングする方法とを含む。
的消去再書込み可能な読出し専用メモリ・セルである。
セル内では、トンネル誘電層が半導体基板上に形成され
る。このセルは、フローティング・ゲート・トランジス
タと分離トランジスタとを有する。フローティング・ゲ
ート・トランジスタのフローティング・ゲートは、トン
ネル誘電層の上に形成される。同様に、分離トランジス
タの分離ゲートも、トンネル誘電層の上に形成される。
トンネル誘電層は、セル内のフローティング・ゲートと
分離ゲートの下に位置し、厚さが実質的に均一である。
トンネル誘電層の厚さは約１２０オングストローム未満
である。本発明の他の実施例は、上記セルを作る方法
と、上記セルをプログラミングする方法とを含む。
【００１０】本発明は、従来のＥＥＰＲＯＭとフラッシ
ュＥＥＰＲＯＭに関する前述の多くの問題点を克服す
る。本発明の１形態では、メモリ・セルは２つのトラン
ジスタ、すなわち、フローティング・ゲート・トランジ
スタと分離トランジスタを含む。分離トランジスタが、
セルのソース側と結合されるのに対し、２つのトランジ
スタ（フローティング・ゲート・トランジスタとセレク
ト・トランジスタ）を採用する従来のＥＥＰＲＯＭでは
通常、セレクト・トランジスタは、セルのドレイン側と
結合される。また本発明によるセルは、薄いトンネル誘
電層の上に、分離ゲートとフローティング・ゲートの両
方が形成されるが、これに対して、従来のＥＥＰＲＯＭ
セルでは、フローティング・ゲートはトンネル誘電層の
上に形成されるが、セレクト・ゲートは、これより厚い
ゲート誘電層の上に形成される。本発明では、分離トラ
ンジスタは、セルのソース側と結合されるので、分離ゲ
ートは、プログラミング中関与せず、分離ゲートの下
に、より薄いトンネル誘電層を使用できる。従来のＥＥ
ＰＲＯＭセルでは通常、１０ボルトを超えるプログラミ
ング電圧に耐えるため、セレクト・ゲートの下にはより
厚いゲート誘電層が必要である。本発明によるメモリ・
デバイスのセルの大きさは、従来の１トランジスタ形フ
ラッシュＥＥＰＲＯＭよりも若干大きくなるが、２つの
独立した基板レベルの誘電層（トンネル誘電層とゲート
誘電層）が不要となるので、セルはスケーラビリティに
優れる。また基板レベルのゲート誘電層がなくなるの
で、製造工程が単純化する。
ュＥＥＰＲＯＭに関する前述の多くの問題点を克服す
る。本発明の１形態では、メモリ・セルは２つのトラン
ジスタ、すなわち、フローティング・ゲート・トランジ
スタと分離トランジスタを含む。分離トランジスタが、
セルのソース側と結合されるのに対し、２つのトランジ
スタ（フローティング・ゲート・トランジスタとセレク
ト・トランジスタ）を採用する従来のＥＥＰＲＯＭでは
通常、セレクト・トランジスタは、セルのドレイン側と
結合される。また本発明によるセルは、薄いトンネル誘
電層の上に、分離ゲートとフローティング・ゲートの両
方が形成されるが、これに対して、従来のＥＥＰＲＯＭ
セルでは、フローティング・ゲートはトンネル誘電層の
上に形成されるが、セレクト・ゲートは、これより厚い
ゲート誘電層の上に形成される。本発明では、分離トラ
ンジスタは、セルのソース側と結合されるので、分離ゲ
ートは、プログラミング中関与せず、分離ゲートの下
に、より薄いトンネル誘電層を使用できる。従来のＥＥ
ＰＲＯＭセルでは通常、１０ボルトを超えるプログラミ
ング電圧に耐えるため、セレクト・ゲートの下にはより
厚いゲート誘電層が必要である。本発明によるメモリ・
デバイスのセルの大きさは、従来の１トランジスタ形フ
ラッシュＥＥＰＲＯＭよりも若干大きくなるが、２つの
独立した基板レベルの誘電層（トンネル誘電層とゲート
誘電層）が不要となるので、セルはスケーラビリティに
優れる。また基板レベルのゲート誘電層がなくなるの
で、製造工程が単純化する。
【００１１】上記およびその他の特徴と利点は、添付図
面と併せて、以下の詳細な説明によってさらに明確に把
握されよう。図は必ずしも縮尺通りに描かれておらず、
また具体的に示していない本発明の他の実施例もあり得
ることに注意されたい。
面と併せて、以下の詳細な説明によってさらに明確に把
握されよう。図は必ずしも縮尺通りに描かれておらず、
また具体的に示していない本発明の他の実施例もあり得
ることに注意されたい。
【００１２】
【実施例】図１から図３は、従来のＥＥＰＲＯＭセル１
０に関する。図１は、セル１０の断面図である。図２
は、セル１０と同様のセル・アレーの回路図である。図
３は、セル１０の動作を表す表である。図１に示すよう
に、セル１０は、シリコン，ガリウム・ひ素などによっ
て作られる半導体基板９を含む。セル１０の周辺部に沿
って、フィールド分離領域１１があり、この領域は、セ
ル・アレー内の隣接するセルどうしを電気的に分離する
のに使用される。基板９の内部と上部に２つのトランジ
スタ、すなわち、フローティング・ゲート・トランジス
タ１２とセレクト・ゲート・トランジスタ１３が形成さ
れる。フローティング・ゲート・トランジスタ１２は、
基板上に形成された、酸化物などのトンネル誘電層１４
を含む。フローティング・ゲート・トランジスタ１２は
また、フローティング・ゲート１６，制御ゲート２８，
およびゲート１６，２８を分離する層間誘電層２９を含
む。ゲートは通常、ポリシリコンによって形成されるの
で、誘電層２９は、インターポリ（interpoly ）誘電体
としても知られる。また、フローティング・ゲート・ト
ランジスタ１２は、ドープ・ソース領域２０とドープ・
ドレイン領域２２を含み、これらはともに基板内に形成
される。セレクト・トランジスタ１３は、セレクト・ゲ
ート１８と、ゲート１８を基板９から分離するゲート誘
電層２６とを含む。セレクト・ゲート１８を挟んで両側
に、セレクト・トランジスタのドープ・ソース領域２２
とドープ・ドレイン領域２４がある。ドープ領域２２
は、セレクト・トランジスタ１３のソースと、フローテ
ィング・ゲート・トランジスタ１２のドレインの両方の
働きをすることに注意されたい。Ｐ形半導体基板を使用
する場合には、ドープ領域２０，２２，２４は、図１に
示すようにＮ形である。
０に関する。図１は、セル１０の断面図である。図２
は、セル１０と同様のセル・アレーの回路図である。図
３は、セル１０の動作を表す表である。図１に示すよう
に、セル１０は、シリコン，ガリウム・ひ素などによっ
て作られる半導体基板９を含む。セル１０の周辺部に沿
って、フィールド分離領域１１があり、この領域は、セ
ル・アレー内の隣接するセルどうしを電気的に分離する
のに使用される。基板９の内部と上部に２つのトランジ
スタ、すなわち、フローティング・ゲート・トランジス
タ１２とセレクト・ゲート・トランジスタ１３が形成さ
れる。フローティング・ゲート・トランジスタ１２は、
基板上に形成された、酸化物などのトンネル誘電層１４
を含む。フローティング・ゲート・トランジスタ１２は
また、フローティング・ゲート１６，制御ゲート２８，
およびゲート１６，２８を分離する層間誘電層２９を含
む。ゲートは通常、ポリシリコンによって形成されるの
で、誘電層２９は、インターポリ（interpoly ）誘電体
としても知られる。また、フローティング・ゲート・ト
ランジスタ１２は、ドープ・ソース領域２０とドープ・
ドレイン領域２２を含み、これらはともに基板内に形成
される。セレクト・トランジスタ１３は、セレクト・ゲ
ート１８と、ゲート１８を基板９から分離するゲート誘
電層２６とを含む。セレクト・ゲート１８を挟んで両側
に、セレクト・トランジスタのドープ・ソース領域２２
とドープ・ドレイン領域２４がある。ドープ領域２２
は、セレクト・トランジスタ１３のソースと、フローテ
ィング・ゲート・トランジスタ１２のドレインの両方の
働きをすることに注意されたい。Ｐ形半導体基板を使用
する場合には、ドープ領域２０，２２，２４は、図１に
示すようにＮ形である。
【００１３】図１に示すセル１０は、多くの従来工程の
うち任意のものを用いて形成でき、その１つについて簡
単に説明する。１つの工程において、フィールド分離領
域１１は、任意の従来の方法によってシリコン基板９内
に形成される。ついで、基板上にゲート誘電層２６が形
成される。マスクが、セレクト・ゲート領域１８と周辺
の回路の上に形成されて、後で行われる化学ウェット・
エッチングから保護し、このウェット・エッチングによ
り、ゲート誘電層２６の非マスク部分を除去する。その
結果、誘電層２６が、基板におけるフローティング・ゲ
ート・トランジスタ１２の領域内から除去される。誘電
層を除去した後、トンネル誘電層１４と第１ポリシリコ
ン層が成長され、それぞれ基板上に蒸着される。ポリシ
リコン層は、従来のリソグラフィを用いてパターン形成
され、フローティング・ゲート１６とセレクト・ゲート
１８とを形成する。次に、層間誘電層２９（一続きの誘
電層でもよい）が、フローティング・ゲートと基板の上
に蒸着される。ついで、イオン注入工程を実行して、ド
ープ領域２０，２２，２４を形成し、これらの領域は、
フローティング・ゲート１６およびセレクト・ゲート１
８の端部と自己整合（self-aligned）される。ついで、
第２ポリシリコン層が層間誘電層２９の上に蒸着され、
パターン形成されて、制御ゲート２８を形成する。
うち任意のものを用いて形成でき、その１つについて簡
単に説明する。１つの工程において、フィールド分離領
域１１は、任意の従来の方法によってシリコン基板９内
に形成される。ついで、基板上にゲート誘電層２６が形
成される。マスクが、セレクト・ゲート領域１８と周辺
の回路の上に形成されて、後で行われる化学ウェット・
エッチングから保護し、このウェット・エッチングによ
り、ゲート誘電層２６の非マスク部分を除去する。その
結果、誘電層２６が、基板におけるフローティング・ゲ
ート・トランジスタ１２の領域内から除去される。誘電
層を除去した後、トンネル誘電層１４と第１ポリシリコ
ン層が成長され、それぞれ基板上に蒸着される。ポリシ
リコン層は、従来のリソグラフィを用いてパターン形成
され、フローティング・ゲート１６とセレクト・ゲート
１８とを形成する。次に、層間誘電層２９（一続きの誘
電層でもよい）が、フローティング・ゲートと基板の上
に蒸着される。ついで、イオン注入工程を実行して、ド
ープ領域２０，２２，２４を形成し、これらの領域は、
フローティング・ゲート１６およびセレクト・ゲート１
８の端部と自己整合（self-aligned）される。ついで、
第２ポリシリコン層が層間誘電層２９の上に蒸着され、
パターン形成されて、制御ゲート２８を形成する。
【００１４】 図２は、複数のセル１０によって形成さ
れるメモリ・アレーを示す。各セレクト・トランジスタ
１３は、各フローティング・ゲート・トランジスタ１２
のドレイン側と結合されることに注意されたい。動作に
おいて、セル１０は、図３に示す表に従って、プログラ
ム，消去，読取りが行われる。図３に示すように、プロ
グラム動作中、セレクト・トランジスタは、１６から２
０ボルトのプログラミング電圧（Ｖ ＰＰ ）を、セレクト
・トランジスタのセレクト・ゲートとドレインの両方
（セル１０のドレインでもある）に印加することによっ
てオンになる。またセレクト・ゲート１８と基板９の間
の誘電層は、前記の高電圧に耐えなければならない。こ
のため、通常のトンネル誘電層の厚さ（１２０オングス
トローム未満）は、セレクト・ゲート１８の下では使用
できず、代わって、より厚いゲート誘電層２６（２００
から５００オングストローム）を使用する。
れるメモリ・アレーを示す。各セレクト・トランジスタ
１３は、各フローティング・ゲート・トランジスタ１２
のドレイン側と結合されることに注意されたい。動作に
おいて、セル１０は、図３に示す表に従って、プログラ
ム，消去，読取りが行われる。図３に示すように、プロ
グラム動作中、セレクト・トランジスタは、１６から２
０ボルトのプログラミング電圧（Ｖ ＰＰ ）を、セレクト
・トランジスタのセレクト・ゲートとドレインの両方
（セル１０のドレインでもある）に印加することによっ
てオンになる。またセレクト・ゲート１８と基板９の間
の誘電層は、前記の高電圧に耐えなければならない。こ
のため、通常のトンネル誘電層の厚さ（１２０オングス
トローム未満）は、セレクト・ゲート１８の下では使用
できず、代わって、より厚いゲート誘電層２６（２００
から５００オングストローム）を使用する。
【００１５】本発明によって、より低いプログラミング
電圧が使用でき、製造工程も単純化できる。これは、２
つの異なる誘電層の厚さを使用する必要が排除されるか
らである。図５は、本発明によるメモリ・セル４０の上
面図である。図４は、線Ａ-Ａに沿って切ったセル４０
の断面図である。図４に示すように、セル４０は、トン
ネル誘電層４４が上に載った半導体基板４２を含む。セ
ル４０には２つのトランジスタ、すなわち、分離トラン
ジスタ４５とフローティング・ゲート・トランジスタ４
７がある。分離トランジスタ４５は、トンネル誘電層４
４の上に形成された分離ゲート４６を有し、基板内で分
離ゲートを挟んで両側に形成されたドープ・ソース領域
５０とドープ・ドレイン領域５２を有する。フローティ
ング・ゲート・トランジスタ４７は、トンネル誘電層４
４の上に形成されたフローティング・ゲート４８を有
し、ソースとしてドープ領域５２、ドレインとしてドー
プ領域５４を有する。フローティング・ゲート・トラン
ジスタ４７はまた、フローティング・ゲート４８の上に
位置し、層間誘電層５６によってそこから分離される制
御ゲート５８を含み、前記層間誘電層は分離ゲート４６
の上にも位置する。ドープ領域５２は、フローティング
・ゲート・トランジスタ４７のソース領域と、分離トラ
ンジスタ４５のドレイン領域の両方の働きをすることに
注意されたい。またドープ領域５０はセル４０のソー
ス、ドープ領域５４はセルのドレインと称されることも
ある。Ｐ形の半導体基板またはウェルを使用する場合に
は、図４に示すように、ドープ領域５０，５２，５４は
Ｎ形である。Ｎ形の基板またはウェルを使用する場合に
は、ドーピングはＰ形になる。図４には示されないが、
セル４０はまた、フィールド分離を含み、セル４０を、
メモリ・アレー内の隣接するセルから分離する。
電圧が使用でき、製造工程も単純化できる。これは、２
つの異なる誘電層の厚さを使用する必要が排除されるか
らである。図５は、本発明によるメモリ・セル４０の上
面図である。図４は、線Ａ-Ａに沿って切ったセル４０
の断面図である。図４に示すように、セル４０は、トン
ネル誘電層４４が上に載った半導体基板４２を含む。セ
ル４０には２つのトランジスタ、すなわち、分離トラン
ジスタ４５とフローティング・ゲート・トランジスタ４
７がある。分離トランジスタ４５は、トンネル誘電層４
４の上に形成された分離ゲート４６を有し、基板内で分
離ゲートを挟んで両側に形成されたドープ・ソース領域
５０とドープ・ドレイン領域５２を有する。フローティ
ング・ゲート・トランジスタ４７は、トンネル誘電層４
４の上に形成されたフローティング・ゲート４８を有
し、ソースとしてドープ領域５２、ドレインとしてドー
プ領域５４を有する。フローティング・ゲート・トラン
ジスタ４７はまた、フローティング・ゲート４８の上に
位置し、層間誘電層５６によってそこから分離される制
御ゲート５８を含み、前記層間誘電層は分離ゲート４６
の上にも位置する。ドープ領域５２は、フローティング
・ゲート・トランジスタ４７のソース領域と、分離トラ
ンジスタ４５のドレイン領域の両方の働きをすることに
注意されたい。またドープ領域５０はセル４０のソー
ス、ドープ領域５４はセルのドレインと称されることも
ある。Ｐ形の半導体基板またはウェルを使用する場合に
は、図４に示すように、ドープ領域５０，５２，５４は
Ｎ形である。Ｎ形の基板またはウェルを使用する場合に
は、ドーピングはＰ形になる。図４には示されないが、
セル４０はまた、フィールド分離を含み、セル４０を、
メモリ・アレー内の隣接するセルから分離する。
【００１６】またドープ領域と導電領域は、図５のセル
４０の上面図にも示される。図５はまた、セルのドレイ
ンであるドープ領域５４に対して作られた接点６０を示
す。
４０の上面図にも示される。図５はまた、セルのドレイ
ンであるドープ領域５４に対して作られた接点６０を示
す。
【００１７】物理的構造の点では、分離トランジスタ４
５は、ＥＥＰＲＯＭ技術上周知の従来形セレクト・ゲー
ト・トランジスタと似通っている。しかしながら、分離
トランジスタ４５と従来のセレクト・トランジスタの間
には、少なくとも３つの重要な違いがある。第１に、図
４と図５を見て分かるように、また図６の回路図に示す
ように、分離トランジスタ４５は、フローティング・ゲ
ート・デバイスのソース側と結合されるのに対して、従
来のセレクト・トランジスタは一般に、フローティング
・ゲート・トランジスタのドレイン側と結合される。第
２に、分離ゲート４６は、フローティング・ゲート４８
と同一の薄いトンネル誘電層４４（約１２０オングスト
ローム未満）の上に形成されるのに対して、セレクト・
ゲートは、厚さ約２００から５００オングストロームの
従来のゲート誘電層の上に形成され、フローティング・
ゲートのみがトンネル誘電層の上に形成される。第３
に、分離ゲート４６が使用される方法が、セレクト・ゲ
ートの場合と同じではない。セレクト・ゲートがそう呼
ばれるのは、セレクト・トランジスタが、（オンにされ
ることにより）アレー内のどのセルをプログラムもしく
は消去するか選択するのに使用されるためである。これ
に対して、本発明によるセル内の分離トランジスタは、
オフにされると、プログラム中のセルを、ソース５０か
ら切り離す。
５は、ＥＥＰＲＯＭ技術上周知の従来形セレクト・ゲー
ト・トランジスタと似通っている。しかしながら、分離
トランジスタ４５と従来のセレクト・トランジスタの間
には、少なくとも３つの重要な違いがある。第１に、図
４と図５を見て分かるように、また図６の回路図に示す
ように、分離トランジスタ４５は、フローティング・ゲ
ート・デバイスのソース側と結合されるのに対して、従
来のセレクト・トランジスタは一般に、フローティング
・ゲート・トランジスタのドレイン側と結合される。第
２に、分離ゲート４６は、フローティング・ゲート４８
と同一の薄いトンネル誘電層４４（約１２０オングスト
ローム未満）の上に形成されるのに対して、セレクト・
ゲートは、厚さ約２００から５００オングストロームの
従来のゲート誘電層の上に形成され、フローティング・
ゲートのみがトンネル誘電層の上に形成される。第３
に、分離ゲート４６が使用される方法が、セレクト・ゲ
ートの場合と同じではない。セレクト・ゲートがそう呼
ばれるのは、セレクト・トランジスタが、（オンにされ
ることにより）アレー内のどのセルをプログラムもしく
は消去するか選択するのに使用されるためである。これ
に対して、本発明によるセル内の分離トランジスタは、
オフにされると、プログラム中のセルを、ソース５０か
ら切り離す。
【００１８】分離トランジスタ４５の機能は、図７に示
す表で説明されるように、プログラミング／消去セル４
０と関連づけると、容易に理解されよう。効率的なホッ
ト・エレクトロン注入機構を使用して、フローティング
・ゲートを充電する。セルのプログラミングの際、セル
・ソース（ドープ領域５０、分離トランジスタ４５のソ
ースでもある）と分離ゲート４６は接地される。また、
セル・ソースを電気的に浮動にしてもよい。約２から１
０ボルト、好適には５から８ボルトの正電圧が制御ゲー
トに印加され、約２から１０ボルト、好適には５から７
ボルトの正電圧がセル・ドレイン（ドープ領域５４、フ
ローティング・ゲート・トランジスタ４７のドレインで
もある）に印加される。ドレインへの印加電圧の選択
は、ドレインの拡散接合の接合破壊電圧に基づいて行
う。ドレイン電圧は通常、接合破壊電圧から約０．５ボ
ルト下に設定される。１つの適切な電圧組み合わせは、
８ボルトを制御ゲートに、６ボルトをドレインに印加す
ることである。
す表で説明されるように、プログラミング／消去セル４
０と関連づけると、容易に理解されよう。効率的なホッ
ト・エレクトロン注入機構を使用して、フローティング
・ゲートを充電する。セルのプログラミングの際、セル
・ソース（ドープ領域５０、分離トランジスタ４５のソ
ースでもある）と分離ゲート４６は接地される。また、
セル・ソースを電気的に浮動にしてもよい。約２から１
０ボルト、好適には５から８ボルトの正電圧が制御ゲー
トに印加され、約２から１０ボルト、好適には５から７
ボルトの正電圧がセル・ドレイン（ドープ領域５４、フ
ローティング・ゲート・トランジスタ４７のドレインで
もある）に印加される。ドレインへの印加電圧の選択
は、ドレインの拡散接合の接合破壊電圧に基づいて行
う。ドレイン電圧は通常、接合破壊電圧から約０．５ボ
ルト下に設定される。１つの適切な電圧組み合わせは、
８ボルトを制御ゲートに、６ボルトをドレインに印加す
ることである。
【００１９】 このプログラム動作中、ドレイン接合空
乏領域は弱い接合アバランシェ状態に維持されて、電子
をフローティング・ゲートに供給する。その結果、プロ
グラミング電流は、５ボルトの制御ゲート電圧で１ナノ
アンペア未満、９ボルトの制御ゲート電圧で１マイクロ
アンペア未満にできる。低プログラミング電流が達成さ
れるのは、多くの従来形プログラミング方法に比べて電
子注入効率が向上し（そのため、プログラミング中のプ
ログラミング電力消費量が低下し、熱発生量が低下す
る）、その一方でプログラミング時間は約１から１００
マイクロ秒（μｓ）に維持されることによる。一般に、
ホット・エレクトロン注入法によるプログラミング時間
は、ファウラー・ノルトハイム・トンネル・プログラム
方法よりも高速である。このため、本発明によるセルの
プログラミング時間は、他の多くのＥＥＰＲＯＭセルと
同等かそれ以上速くなる。
乏領域は弱い接合アバランシェ状態に維持されて、電子
をフローティング・ゲートに供給する。その結果、プロ
グラミング電流は、５ボルトの制御ゲート電圧で１ナノ
アンペア未満、９ボルトの制御ゲート電圧で１マイクロ
アンペア未満にできる。低プログラミング電流が達成さ
れるのは、多くの従来形プログラミング方法に比べて電
子注入効率が向上し（そのため、プログラミング中のプ
ログラミング電力消費量が低下し、熱発生量が低下す
る）、その一方でプログラミング時間は約１から１００
マイクロ秒（μｓ）に維持されることによる。一般に、
ホット・エレクトロン注入法によるプログラミング時間
は、ファウラー・ノルトハイム・トンネル・プログラム
方法よりも高速である。このため、本発明によるセルの
プログラミング時間は、他の多くのＥＥＰＲＯＭセルと
同等かそれ以上速くなる。
【００２０】セル４０の消去は、セル・ソースと分離ゲ
ートを再度接地することによって達成される。約−５か
ら−２０ボルト、好適には−８から−１２ボルトの負電
圧が制御ゲート５８に印加され、約０から５ボルト、好
適には４から５ボルトの正電圧がセル・ドレイン５４に
印加される。セルを消去するのに適する１つの電圧の組
み合わせは、制御ゲートにマイナス１０ボルト、セル・
ドレインにプラス５ボルトである。消去動作中、ファウ
ラー・ノルトハイム・トンネルを用いて、フローティン
グ・ゲート・トランジスタのドレインから制御ゲートに
及ぶトンネル酸化物にわたって、高い電場が生じ、一
方、フローティング・ゲート・トランジスタは、分離ゲ
ートトランジスタの接地から、電気的に浮動になる。そ
の結果、電子は、フローティング・ゲート・トランジス
タの制御ゲートからドレインへとトンネルする。
ートを再度接地することによって達成される。約−５か
ら−２０ボルト、好適には−８から−１２ボルトの負電
圧が制御ゲート５８に印加され、約０から５ボルト、好
適には４から５ボルトの正電圧がセル・ドレイン５４に
印加される。セルを消去するのに適する１つの電圧の組
み合わせは、制御ゲートにマイナス１０ボルト、セル・
ドレインにプラス５ボルトである。消去動作中、ファウ
ラー・ノルトハイム・トンネルを用いて、フローティン
グ・ゲート・トランジスタのドレインから制御ゲートに
及ぶトンネル酸化物にわたって、高い電場が生じ、一
方、フローティング・ゲート・トランジスタは、分離ゲ
ートトランジスタの接地から、電気的に浮動になる。そ
の結果、電子は、フローティング・ゲート・トランジス
タの制御ゲートからドレインへとトンネルする。
【００２１】 セル４０の読取り動作は従来通りであ
る。図７に示すように、セル・ソースは接地される。電
源（Ｖ ＣＣ ）と等しい電圧が分離ゲートに印加される。
制御ゲートは接地されるか、または電源電圧が印加され
る。約１ボルトの電圧がドレインに印加される。本発明
が読取り動作を向上させるのは、分離トランジスタが、
薄いゲート誘電層（トンネル誘電層４４）の使用によっ
て、より高い電流駆動を有するのに対し、従来のＥＥＰ
ＲＯＭは、セレクト・トランジスタ固有の厚いゲート誘
電層からの低い読取り電流を有するからである。本発明
は過消去に対する許容性を備えるのに加え、分離ゲート
・トランジスタのしきい電圧とチャンネル長さにスケー
ラビリティを有する。この両方のスケーラビリティによ
って、読取り電流が増加する。
る。図７に示すように、セル・ソースは接地される。電
源（Ｖ ＣＣ ）と等しい電圧が分離ゲートに印加される。
制御ゲートは接地されるか、または電源電圧が印加され
る。約１ボルトの電圧がドレインに印加される。本発明
が読取り動作を向上させるのは、分離トランジスタが、
薄いゲート誘電層（トンネル誘電層４４）の使用によっ
て、より高い電流駆動を有するのに対し、従来のＥＥＰ
ＲＯＭは、セレクト・トランジスタ固有の厚いゲート誘
電層からの低い読取り電流を有するからである。本発明
は過消去に対する許容性を備えるのに加え、分離ゲート
・トランジスタのしきい電圧とチャンネル長さにスケー
ラビリティを有する。この両方のスケーラビリティによ
って、読取り電流が増加する。
【００２２】図７に示す動作パラメータは、ＥＥＰＲＯ
ＭまたはフラッシュＥＥＰＲＯＭ不揮発性メモリの形
で、本発明の実施例に適用できる。図８は、フラッシュ
ＥＥＰＲＯＭのプログラミング，消去および読み取りに
使用できる動作パラメータを具体的に示すもう１つの表
である（消去動作はビット・セル選択式ではないが、プ
ログラミングはそうであるので）。この別の実施例によ
るフラッシュＥＥＰＲＯＭをプログラムするには、約−
５から−１５ボルトの負電圧、好適には−８から−１２
ボルトの電圧が制御ゲート５８に印加され、また約２か
ら６ボルトの正電圧、好適には４から５ボルトの電圧が
セル・ドレイン５４（フローティング・ゲート・トラン
ジスタ４７のドレインでもある）に印加され、セル・ソ
ース５０（分離トランジスタ４５のソース）と分離ゲー
ト４６は接地される。セルの１行または１列を非選択的
に消去するには、約２から１５ボルトの正電圧、好適に
は１０から１２ボルトが制御ゲート５８に印加され、ド
レイン５４，ソース５０および分離ゲート４６は接地さ
れる。読取り動作は、本発明の最初の実施例と同様に実
施されるが、制御ゲートに、０から２ボルトの正電圧が
存在する点が異なる。前記の情報が示すように、本発明
は、既存のＥＥＰＲＯＭや他の不揮発性メモリ・デバイ
スに比べ多くの利点を有する。本発明によるセルは、低
電圧（例：８ボルト未満）を用いてプログラムされ、こ
れは、１ビット・セル当り１マイクロアンペア未満のプ
ログラム電流に相当する。消去電圧も同様に低い（例：
１０ボルト未満）。また消去は、セル・ベースで選択的
に行うか、またはセルの１列もしくは１行ごと消去され
るようなフラッシュ消去形式で実施できる。また負の制
御ゲート・バイアスと正のセル・ドレイン・バイアスの
組み合わせによって消去電流を低下させ、デバイス寿命
を大きく伸ばすことができる。本発明によるセルの読取
り動作では、分離ゲートの使用によって過消去に対する
許容差が設定される。動作上実際に過消去が望まれるの
は、選択したセルの読取り電流が増加するからである。
したがって、本発明によるセルおよび動作方法の結果、
電流駆動が向上する。加えて、本発明によるセルは既存
のＭＯＳ工程フローとも適合性がある。図９から図１１
に関して以下で検討するように、セルを製造するのに、
多くの既存のＭＯＳ工程で、工程の付加や変更を伴わな
い。
ＭまたはフラッシュＥＥＰＲＯＭ不揮発性メモリの形
で、本発明の実施例に適用できる。図８は、フラッシュ
ＥＥＰＲＯＭのプログラミング，消去および読み取りに
使用できる動作パラメータを具体的に示すもう１つの表
である（消去動作はビット・セル選択式ではないが、プ
ログラミングはそうであるので）。この別の実施例によ
るフラッシュＥＥＰＲＯＭをプログラムするには、約−
５から−１５ボルトの負電圧、好適には−８から−１２
ボルトの電圧が制御ゲート５８に印加され、また約２か
ら６ボルトの正電圧、好適には４から５ボルトの電圧が
セル・ドレイン５４（フローティング・ゲート・トラン
ジスタ４７のドレインでもある）に印加され、セル・ソ
ース５０（分離トランジスタ４５のソース）と分離ゲー
ト４６は接地される。セルの１行または１列を非選択的
に消去するには、約２から１５ボルトの正電圧、好適に
は１０から１２ボルトが制御ゲート５８に印加され、ド
レイン５４，ソース５０および分離ゲート４６は接地さ
れる。読取り動作は、本発明の最初の実施例と同様に実
施されるが、制御ゲートに、０から２ボルトの正電圧が
存在する点が異なる。前記の情報が示すように、本発明
は、既存のＥＥＰＲＯＭや他の不揮発性メモリ・デバイ
スに比べ多くの利点を有する。本発明によるセルは、低
電圧（例：８ボルト未満）を用いてプログラムされ、こ
れは、１ビット・セル当り１マイクロアンペア未満のプ
ログラム電流に相当する。消去電圧も同様に低い（例：
１０ボルト未満）。また消去は、セル・ベースで選択的
に行うか、またはセルの１列もしくは１行ごと消去され
るようなフラッシュ消去形式で実施できる。また負の制
御ゲート・バイアスと正のセル・ドレイン・バイアスの
組み合わせによって消去電流を低下させ、デバイス寿命
を大きく伸ばすことができる。本発明によるセルの読取
り動作では、分離ゲートの使用によって過消去に対する
許容差が設定される。動作上実際に過消去が望まれるの
は、選択したセルの読取り電流が増加するからである。
したがって、本発明によるセルおよび動作方法の結果、
電流駆動が向上する。加えて、本発明によるセルは既存
のＭＯＳ工程フローとも適合性がある。図９から図１１
に関して以下で検討するように、セルを製造するのに、
多くの既存のＭＯＳ工程で、工程の付加や変更を伴わな
い。
【００２３】図９から図１１は、本発明によりセルを製
造するのに適する製造工程の種々のポイントにおける、
セル４０の一連の断面図を示す。図９に示すように、ト
ンネル誘電層４４は半導体基板４２の上で成長もしくは
蒸着される。基板４２はシリコン基板であることが多
い。トンネル誘電層４４は、周知のトンネル誘電層成長
工程のうち任意のものを用いて、厚さ１２０オングスト
ローム未満まで熱的に成長された二酸化シリコンが望ま
しい。ついで第１導電層６２（ポリシリコンが望まし
い）が、従来の蒸着技術によって、基板の上方の、トン
ネル誘電層４４の上に蒸着される。
造するのに適する製造工程の種々のポイントにおける、
セル４０の一連の断面図を示す。図９に示すように、ト
ンネル誘電層４４は半導体基板４２の上で成長もしくは
蒸着される。基板４２はシリコン基板であることが多
い。トンネル誘電層４４は、周知のトンネル誘電層成長
工程のうち任意のものを用いて、厚さ１２０オングスト
ローム未満まで熱的に成長された二酸化シリコンが望ま
しい。ついで第１導電層６２（ポリシリコンが望まし
い）が、従来の蒸着技術によって、基板の上方の、トン
ネル誘電層４４の上に蒸着される。
【００２４】つぎに、第１導電層がパターン形成されて
ゲート電極を形成する。これを行うには、従来のリソグ
ラフィ法とエッチング法を用いる。たとえば、フォトレ
ジスト層６４が、図９に示すように第１導電層の上に蒸
着される。ついで、フォトレジスト層が放射線に選択的
に露光され、現像されて、セルの２つの部分、すなわ
ち、図１０に示すような分離ゲートとフローティング・
ゲートが形成される部分の上にマスクを生成する。フォ
トレジスト・マスクが現像された後、第１導電層の露光
部分がエッチングされ、第１導電層（すなわち、分離ゲ
ート４６とフローティング・ゲート４８）のマスク部分
はエッチングされずに残される。従来のエッチング方法
を用いて、第１導電層６２の露光部分をエッチングでき
る。導電層を除去する際、エッチングは下に位置するト
ンネル誘電層４４上で止まって、トンネル誘電層が基板
表面全体にわたってそのまま残るようにする。ついで、
イオン注入法または他の既知のドーピング（doping）技
術を用いて、ドープ・ソース領域５０，ドープ・ソース
／ドレイン領域５２およびドープ・ドレイン領域５４を
形成する。ドープ領域５０，５２，５４はフィールド分
離領域４３，分離ゲート４６およびフローティング・ゲ
ート４８と自己整合される。
ゲート電極を形成する。これを行うには、従来のリソグ
ラフィ法とエッチング法を用いる。たとえば、フォトレ
ジスト層６４が、図９に示すように第１導電層の上に蒸
着される。ついで、フォトレジスト層が放射線に選択的
に露光され、現像されて、セルの２つの部分、すなわ
ち、図１０に示すような分離ゲートとフローティング・
ゲートが形成される部分の上にマスクを生成する。フォ
トレジスト・マスクが現像された後、第１導電層の露光
部分がエッチングされ、第１導電層（すなわち、分離ゲ
ート４６とフローティング・ゲート４８）のマスク部分
はエッチングされずに残される。従来のエッチング方法
を用いて、第１導電層６２の露光部分をエッチングでき
る。導電層を除去する際、エッチングは下に位置するト
ンネル誘電層４４上で止まって、トンネル誘電層が基板
表面全体にわたってそのまま残るようにする。ついで、
イオン注入法または他の既知のドーピング（doping）技
術を用いて、ドープ・ソース領域５０，ドープ・ソース
／ドレイン領域５２およびドープ・ドレイン領域５４を
形成する。ドープ領域５０，５２，５４はフィールド分
離領域４３，分離ゲート４６およびフローティング・ゲ
ート４８と自己整合される。
【００２５】ついで層間誘電層５６が、図１１に示すよ
うに、従来の加工条件下でセルの上に成長または蒸着さ
れる。最後に、第２導電層（これもポリシリコンが望ま
しい）を蒸着し、この層を、分離ゲートとフローティン
グ・ゲートとを形成するのに第１導電層をパターン形成
するのに用いたのと同様の方法でパターン形成すること
によって、制御ゲートが形成される。この結果できる構
造体が、図４と図５に示すセルである。
うに、従来の加工条件下でセルの上に成長または蒸着さ
れる。最後に、第２導電層（これもポリシリコンが望ま
しい）を蒸着し、この層を、分離ゲートとフローティン
グ・ゲートとを形成するのに第１導電層をパターン形成
するのに用いたのと同様の方法でパターン形成すること
によって、制御ゲートが形成される。この結果できる構
造体が、図４と図５に示すセルである。
【００２６】したがって、本発明によって、これまで述
べてきた必要性と利点を完全に満足するＥＥＰＲＯＭセ
ルと、これを製造し動作させる方法とが提供されること
は明かである。本発明は具体的な実施例を参照して説明
したが、本発明を、図に示すこれらの実施例に限定する
ことは意図していない。当業者は、本発明の意図から逸
脱せずに、変形やバリエーションを行えることを認めよ
う。たとえば、基板とドープ領域の導電形は図と反対で
あってもよい。またフローティング・ゲート・トランジ
スタは、互いに自己整合されるフローティング・ゲート
と制御ゲートを含めることができる。また、フローティ
ング・ゲートと制御ゲートの組み合わせを形成するの
に、種々の構造および製造の可能性が考えられ、それら
はすべて本発明の範囲に属する。加えて、本発明は特定
のメモリ用途に限定されない。ここに示すセルは、ほぼ
任意のタイプの電気的プログラム可能読出し専用メモリ
（ＥＰＲＯＭ）と一緒に使用でき、この中にはフラッシ
ュＥＥＰＲＯＭ（複数のメモリセルを同じ消去動作の間
に消去可能）とＥＥＰＲＯＭが含まれる。したがって本
発明は、添付請求の範囲に属するすべてのバリエーショ
ンと変形を包含することを意図する。
べてきた必要性と利点を完全に満足するＥＥＰＲＯＭセ
ルと、これを製造し動作させる方法とが提供されること
は明かである。本発明は具体的な実施例を参照して説明
したが、本発明を、図に示すこれらの実施例に限定する
ことは意図していない。当業者は、本発明の意図から逸
脱せずに、変形やバリエーションを行えることを認めよ
う。たとえば、基板とドープ領域の導電形は図と反対で
あってもよい。またフローティング・ゲート・トランジ
スタは、互いに自己整合されるフローティング・ゲート
と制御ゲートを含めることができる。また、フローティ
ング・ゲートと制御ゲートの組み合わせを形成するの
に、種々の構造および製造の可能性が考えられ、それら
はすべて本発明の範囲に属する。加えて、本発明は特定
のメモリ用途に限定されない。ここに示すセルは、ほぼ
任意のタイプの電気的プログラム可能読出し専用メモリ
（ＥＰＲＯＭ）と一緒に使用でき、この中にはフラッシ
ュＥＥＰＲＯＭ（複数のメモリセルを同じ消去動作の間
に消去可能）とＥＥＰＲＯＭが含まれる。したがって本
発明は、添付請求の範囲に属するすべてのバリエーショ
ンと変形を包含することを意図する。
【図１】先行技術のＥＥＰＲＯＭセルの断面図である。
【図２】図１に示すセルを有するＥＥＰＲＯＭアレーの
回路図である。
回路図である。
【図３】図１のセルを動作させる１つの方法を示す表で
ある。
ある。
【図４】図５を線Ａ- Ａに沿って切った、本発明による
ＥＥＰＲＯＭセルの断面図である。
ＥＥＰＲＯＭセルの断面図である。
【図５】図４に示すＥＥＰＲＯＭセルの上面図である。
【図６】図４に示すセルを有するＥＥＰＲＯＭアレーの
回路図である。
回路図である。
【図７】消去動作が選択的である、図４と図５のセルを
本発明により動作させる１つの方法を示す表である。
本発明により動作させる１つの方法を示す表である。
【図８】消去動作が選択的でない、図４のセルを本発明
により動作させる別の方法を示す表である。
により動作させる別の方法を示す表である。
【図９】図４と図５に示すセルを本発明により形成する
１つの方法を、一連の断面図で示す。
１つの方法を、一連の断面図で示す。
【図１０】図４と図５に示すセルを本発明により形成す
る１つの方法を、一連の断面図で示す。
る１つの方法を、一連の断面図で示す。
【図１１】図４と図５に示すセルを本発明により形成す
る１つの方法を、一連の断面図で示す。
る１つの方法を、一連の断面図で示す。
９ 半導体基板 １０ 従来のＥＥＰＲＯＭセル １１ フィールド分離領域 １２ フローティング・ゲート・トランジスタ １３ セレクト・ゲート・トランジスタ １４ トンネル誘電層 １６ フローティング・ゲート １８ セレクト・ゲート ２０ ドープ・ソース領域 ２２ ドープ・ソース／ドレイン領域 ２４ ドープ・ドレイン領域 ２６ ゲート誘電層 ２８ 制御ゲート ２９ 層間誘電層 ４０ メモリ・セル ４２ 半導体基板 ４４ トンネル誘電層 ４５ 分離トランジスタ ４６ 分離ゲート ４７ フローティング・ゲート・トランジスタ ４８ フローティング・ゲート ５０ ドープ・ソース領域（セル・ソース） ５２ ドープ・ソース／ドレイン領域 ５４ ドープ・ドレイン領域（セル・ドレイン） ５６ 層間誘電層 ５８ 制御ゲート ６０ 接点 ６２ 第１導電層 ６４ フォトレジスト層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ダニー・パクチャン・シャン アメリカ合衆国テキサス州オースチン、 レイン・クリーク・ピーケィダブリュワ イ7200 (72)発明者 クオタン・チャン アメリカ合衆国テキサス州オースチン、 ビスビー・コート8602 (56)参考文献 特開 平６−120514（ＪＰ，Ａ) 特開 昭64−36077（ＪＰ，Ａ) 特開 平４−72678（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 G11C 16/04 H01L 27/115 H01L 29/788 H01L 29/792
Claims (5)
- 【請求項１】 電気的消去再書込み可能な読出し専用メ
モリ・セル（４０）であって： 半導体基板（４２）； 該基板上のトンネル誘電層（４４）； フローティング・ゲート（４８）と制御ゲート（５８）
とを有するフローティング・ゲート・トランジスタ（４
７）であって、前記フローティング・ゲートが前記トン
ネル誘電層上にあり、前記トンネル誘電層（４４）と前
記制御ゲート（５８）との間にある、ところのフローテ
ィング・ゲート・トランジスタ； 前記トンネル誘電層上の分離ゲート（４６）を有する分
離トランジスタ（４５）； によって構成され、 前記トンネル誘電層は、当該セル内の前記フローティン
グ・ゲートと前記分離ゲート両方の下にあって、約１２
０オングストローム未満の実質的に一様な厚さを有す
る； ことを特徴とするメモリ・セル（４０）。 - 【請求項２】 電気的消去再書込み可能な読出し専用メ
モリ・セル（４０）であって： 半導体基板（４２）； 該基板上の約１２０オングストローム未満の厚さを有す
るトンネル誘電層（４４）； 前記基板内のソース領域（５２）と、前記基板内のドレ
イン領域（５４）と、前記トンネル誘電層上にあり前記
ソース領域と前記ドレイン領域との間にほぼ位置するフ
ローティング・ゲート（４８）と、制御ゲート（５８）
とを有するフローティング・ゲート・トランジスタ（４
７）であって、前記フローティング・ゲート（４８）が
前記トンネル誘電層（４４）と前記制御ゲート（５８）
との間にある、ところのフローティング・ゲート・トラ
ンジスタ；および 前記基板内のソース領域（５０）と、前記基板内のドレ
イン領域（５２）と、前記トンネル誘電層上にあり前記
ソース領域と前記ドレイン領域との間にほぼ位置するフ
ローティング・ゲート（４６）とを有する分離トランジ
スタ（４５）；によって構成され； 前記分離トランジスタの前記ドレイン領域は、前記フロ
ーティング・ゲート・トランジスタの前記ソース領域で
あり、 また前記分離ゲートは、前記フローティング・ゲート・
トランジスタの前記制御ゲートから物理的にも電気的に
も独立している、 ことを特徴とするメモリ・セル（５０）。 - 【請求項３】 電気的消去再書込み可能なメモリ・セル
（４０）をプログラミングする方法であって： メモリ・セル（４０）を設ける段階であって、前記セル
は：半導体基板（４２） ； ソース（５２）、ドレイン（５４）、フローティング・
ゲート（４８）および制御ゲート（５８）を有するフロ
ーティング・ゲート・トランジスタ（４７）であって、
前記フローティング・ゲート（４８）が前記半導体基板
（４２）と前記制御ゲート（５８）との間にある、とこ
ろのフローティング・ゲート・トランジスタ；および ソース（５０）、ドレイン（５２）、および分離ゲート
（４６）を有する分離トランジスタ（４５）； によって構成され、 前記分離トランジスタの前記ドレインは、前記フローテ
ィング・ゲート・トランジスタの前記ソースと結合さ
れ、 また前記分離ゲートは、前記フローティング・ゲート・
トランジスタの前記制御ゲートから物理的にも電気的に
も独立する、 ように構成したメモリ・セルを設ける段階； 前記分離トランジスタの前記分離ゲートに第１の電圧を
印加する段階； 前記分離トランジスタの前記ソースに前記第１の電圧を
印加する段階； 前記フローティング・ゲート・トランジスタの前記制御
ゲートに、前記第１の電圧より高い第２の電圧を印加す
る段階； 前記フローティング・ゲート・トランジスタの前記ドレ
インに、前記第１の電圧より高い第３の電圧を印加する
段階； によって構成されることを特徴とする方法。 - 【請求項４】 フラッシュ電気的消去再書込み可能なメ
モリ・セル（４０）をプログラミングする方法であっ
て： メモリ・セル（４０）を設ける段階であって、前記セル
は：半導体基板（４２）； ソース（５２）、ドレイン（５４）、フローティング・
ゲート（４８）、および制御ゲート（５８）を有するフ
ローティング・ゲート・トランジスタ（４７）であっ
て、前記フローティング・ゲート（４８）が前記半導体
基板（４２）と前記制御ゲート（５８）との間にある、
ところのフローティング・ゲート・トランジスタ；およ
び ソース（５０）、ドレイン（５２）、および分離ゲート
（４６）を有する分離トランジスタ（４５）； によって構成され、 前記分離トランジスタの前記ドレインは、前記フローテ
ィング・ゲート・トランジスタの前記ソースと結合さ
れ、 前記フローティング・ゲートと分離ゲートは、約１２０
オングストローム未満の厚さを有するトンネル誘電層上
にあり、 前記分離ゲートは、前記フローティング・ゲート・トラ
ンジスタの前記制御ゲートから物理的にも電気的にも独
立する、 ように構成したメモリ・セルを設ける段階； 前記分離トランジスタの前記分離ゲートに第１の電圧を
印加する段階； 前記分離トランジスタの前記ソースに前記第１の電圧を
印加する段階； 前記フローティング・ゲート・トランジスタの前記制御
ゲートに、前記第１の電圧より高い第２の電圧を印加す
る段階； 前記フローティング・ゲート・トランジスタの前記ドレ
インに、前記第１の電圧より高い第３の電圧を印加する
段階； によって構成されることを特徴とする方法。 - 【請求項５】 電気的消去再書込み可能メモリ・セル
（４０）を作る方法であって： 半導体基板（４２）を設ける段階； 該半導体基板上にトンネル誘電層（４４）を形成する段
階； 前記トンネル誘電層上に第１導電層（６２）を蒸着し、
パターン形成して、前記トンネル誘電層上に分離ゲート
（４６）とフローティング・ゲート（４８）とを形成す
る段階； 前記分離ゲートとフローティング・ゲートの上に層間誘
電層（５６）を形成する段階；および 第２導電層を蒸着し、パターン形成して、制御ゲート
（５８）を形成する段階であって、前記フローティング
・ゲートが前記制御ゲートと前記トンネル誘電層との間
にある、ところの段階； 前記基板（４２）内において、当該メモリ・セルのため
のソース領域（Ｓ）およびドレイン領域（Ｄ）を形成す
る段階； によって構成されることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US225868 | 1994-04-11 | ||
| US08/225,868 US5471422A (en) | 1994-04-11 | 1994-04-11 | EEPROM cell with isolation transistor and methods for making and operating the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07297304A JPH07297304A (ja) | 1995-11-10 |
| JP3055426B2 true JP3055426B2 (ja) | 2000-06-26 |
Family
ID=22846582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9013495A Expired - Lifetime JP3055426B2 (ja) | 1994-04-11 | 1995-03-24 | 分離トランジスタを有するｅｅｐｒｏｍセルとその製造・動作方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US5471422A (ja) |
| EP (1) | EP0676811B1 (ja) |
| JP (1) | JP3055426B2 (ja) |
| KR (1) | KR100198911B1 (ja) |
| CN (1) | CN1038080C (ja) |
| DE (1) | DE69527388T2 (ja) |
| TW (1) | TW262593B (ja) |
Families Citing this family (77)
| Publication number | Priority date | Publication date | Assignee | Title |
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