JP2003188361A - ゲートアレイ構造の半導体集積回路 - Google Patents

ゲートアレイ構造の半導体集積回路

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Yutaka Uneme
豊 釆女
Hideaki Nagasawa
秀昭 長澤
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    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1735—Controllable logic circuits by wiring, e.g. uncommitted logic arrays

Abstract

(57)【要約】 【課題】 ゲートアレイ構造の半導体集積回路におい
て、微細加工技術の進展によりゲート長が短くなる傾向
があり、それに伴うリーク電流の増加を抑える。 【解決手段】 セル内部においては、セル内ゲート出力
部とセル内電源配線部、または、、セル内ゲート出力部
とセル内接地配線部との間に複数の分離トランジスタを
直列に配置した。また、セル間においては、セル外ゲー
ト出力部とセル外電源配線部、または、セル外ゲート出
力部とセル外接地配線部との間に複数の分離トランジス
タを直列に配置した。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ゲートアレイまた
はゲートアレイの一種であるエンベデッドセルアレイ等
において、リーク電流を低減させることのできるゲート
アレイ構造の半導体集積回路に関するものである。
【０００２】
【従来の技術】近年、微細加工技術等の進展により半導
体集積回路の高速化・高集積化が進んでいるが、このよ
うな半導体集積回路においては、低消費電力化が一つの
大きな問題となっている。例えば、多数のトランジスタ
を敷き詰めて形成されるゲートアレイやゲートアレイを
大規模マクロとして埋め込んだセルベースの半導体集積
回路であるエンベデッドセルアレイ（以下ＥＣＡと略す
る）等のゲートアレイ構造の半導体集積回路において
は、トランジスタのゲート長において微細化が進んでお
り、それに伴ってリーク電流が増加し、したがって消費
電力が増加するという問題が生じている。
【０００３】すなわち、ゲート長の微細化により高速動
作が可能になり、また多くのトランジスタを使用するこ
とが可能となり、高集積化されるようになった一方、隣
接するトランジスタ間を分離する分離トランジスタや、
セルアレイ方式においてセル間を分離する分離トランジ
スタ長もまた微細化され、それに伴ってリーク電流が増
加し、消費電力が増加してしまうという傾向にある。特
に、携帯機器に使用されるような半導体集積回路におい
ては、この消費電力の増加は内蔵する電池の寿命に直接
影響し、非常に大きな問題となっている。
【０００４】図１０に従来の一般的なＥＣＡセルの一例
を示す。図１０において、１は電源配線部、２は接地配
線部、３は信号配線部、４は分離トランジスタ、５はＰ
ＭＯＳトランジスタ領域、６はＮＭＯＳトランジスタ領
域をそれぞれ示し、図中Ａ、Ｂ、ＣはそれぞれＥＣＡセ
ル中の位置を示す。すなわち、４ＡはＡ位置にある分離
トランジスタ４を、また４ＢはＢ位置にある分離トラン
ジスタ４を示している。また、ここで言う分離トランジ
タ４とは、ＰＭＯＳトランジスタのゲートを電源配線部
１に、またはＮＭＯＳトランジスタのゲートを接地配線
部２に接続し、常時ＯＦＦ状態にすることで、左右のア
クティブエリアを電気的に分離する役割を持ったトラン
ジスタのことを言う。さらに、図１１は図１０のＥＣＡ
セルを回路図で表現したもので、ＡＣ間の位置にＮＯＲ
回路、またＣＢ間の位置にインバータ回路が構成され、
セル全体としてＯＲセルを構成するものである。
【０００５】図１１において、Ｆ１、Ｆ２は二入力ＮＯ
Ｒ回路の入力部で、またＧはＯＲセルにおけるセル外ゲ
ート出力部である。ここで、ノードＥはセル内ゲート出
力部であるが、このセル内ゲートとは、全体としてある
機能を有するセル内にあって、それぞれ独立して個別の
機能を有する回路単位を意味し、図１１においては全体
としてのセルはＡＢ間に形成されたＯＲセルであるのに
対し、ＡＣ間に形成されたＮＯＲ回路およびＣＢ間に形
成されたインバータ回路がそれぞれセル内ゲートに相当
する。またこの独立した個別の回路単位は、論理回路で
構成しても良いし、さらに順序回路で構成してもよい。
図１１において、セル内ゲート出力部であるノードＥに
おける信号がＨの場合は特に問題はないが、Ｌの場合図
中のＰＭＯＳの分離トランジスタ４Ｃを通じて、セル内
電源配線部１より矢印の方向にリーク電流が生じ、問題
であった。
【０００６】図１２は従来の一般的なＥＣＡセルにおい
て、セル−セル間の状態を示した一例である。図１２に
おいて図１０と同じ符号のものは、図１０と同じものを
示している。ここで示されるように、互いに隣接したセ
ル１とセル２は、従来配置設計される時に、集積度を上
げるために、それぞれのセル端部の分離トランジスタ４
を重ねて配置するようにしていた。図１３は図１２に示
すＥＣＡセル−セル間の部分を回路図で表現したもの
で、ＯＲセルが隣接して設置されているものである。
【０００７】図１３において、Ｆ１、Ｆ２はセル２の入
力部で、またＧはセル１のセル外ゲート出力部である。
ここで、セル外ゲート出力部Ｇにおける信号がＨの場合
は、ＮＭＯＳ分離トランジスタ４Ｂを通じて、接地配線
部２にリーク電流が流れ、また、セル外ゲート出力部Ｇ
における信号がＬの場合は、ＰＭＯＳ分離トランジスタ
４Ａを通じて、セル外の電源配線部１より矢印の方向に
リーク電流が生じ、それぞれ問題であった。
【０００８】
【発明が解決しようとする課題】本発明は、上記のよう
な問題に対し、ゲート長の微細化に対応しつつ低消費電
力化を達成したゲートアレイ構造の半導体集積回路を提
供するものである。なお、ここで言うゲートアレイ構造
の半導体集積回路とはゲートアレイはもちろん、エンベ
デットアレイブロック（ＥＡＢ）またはエンベデッドセ
ルアレイ（ＥＣＡ）を含む概念とし、以下説明する。
【０００９】
【課題を解決するための手段】本発明に係るゲートアレ
イ構造の半導体集積回路においては、セル内ゲート出力
部とセル内電源配線部との間に複数の分離トランジスタ
を直列に配置したものである。
【００１０】また、本発明に係るゲートアレイ構造の半
導体集積回路においては、セル内ゲート出力部とセル内
接地配線部との間に複数の分離トランジスタを直列に配
置したものである。
【００１１】また、本発明に係るゲートアレイ構造の半
導体集積回路においては、セル内ゲート出力部とセル内
第一の電源配線部との間に複数の第一の分離トランジス
タを直列に、およびセル内ゲート出力部とセル内第二の
電源配線部との間に複数の第二の分離トランジスタを直
列に、それぞれ配置したものである。
【００１２】また、本発明に係るゲートアレイ構造の半
導体集積回路においては、セル外ゲート出力部と隣接す
るセルにおけるセル外電源配線部との間に複数の分離ト
ランジスタを直列に配置したものである。
【００１３】また、本発明に係るゲートアレイ構造の半
導体集積回路においては、セル外ゲート出力部と隣接す
るセルにおけるセル外接地配線部との間に複数の分離ト
ランジスタを直列に配置したものである。
【００１４】また、本発明に係るゲートアレイ構造の半
導体集積回路においては、セル外ゲート出力部と隣接す
るセルにおけるセル外第一の電源配線部との間に複数の
第一の分離トランジスタを直列に、およびセル外ゲート
出力部と前記隣接するセルにおけるセル外第二の電源配
線部との間に複数の第二の分離トランジスタを直列に、
それぞれ配置したものである。
【００１５】また、本発明に係るゲートアレイ構造の半
導体集積回路においては、分離トランジスタは、トラン
ジスタのゲート部に電源配線部が接続されているＰＭＯ
Ｓトランジスタである。
【００１６】また、本発明に係るゲートアレイ構造の半
導体集積回路においては、分離トランジスタは、トラン
ジスタのゲート部に接地配線部が接続されているＮＭＯ
Ｓトランジスタである。
【００１７】また、本発明に係るゲートアレイ構造の半
導体集積回路においては、第一の分離トランジスタはト
ランジスタのゲート部に第一の電源配線部が接続されて
いるＰＭＯＳトランジスタで、さらに第二の分離トラン
ジスタはトランジスタのゲート部に第二の電源配線部が
接続されているＮＭＯＳトランジスタである。
【００１８】
【発明の実施の形態】実施の形態１．本発明のゲートア
レイ構造の半導体集積回路を以下に説明する。図１は本
発明の実施の形態１を示したものである。ここで、Ｃ部
における分離トランジスタ４において、ＰＭＯＳの分離
トランジスタ４ＣおよびＮＭＯＳの分離トランジスタ４
Ｃがそれぞれ二個直列に接続されていることを除き、あ
とはすべて図１０と同じ構成である。このように分離ト
ランジスタ４を二本あるいは複数本直列に接続したもの
は、分離トランジスタ４のゲート長を長くしたのと同様
の効果がある。すなわち、ゲート長が長くなるとドレイ
ン電流は減少し、また、ドレイン電流が減少するとリー
ク電流も減少する。このことから本実施の形態に示す構
造の分離トランジスタ４はリーク電流を抑えることがで
きる。
【００１９】図２は、図１を回路図で示したものであ
る。図２においてセル内ゲート出力部であるノードＥに
おける信号がＬの場合であっても、図中のＰＭＯＳの分
離トランジスタ４Ｃが二個のＰＭＯＳトランジスタを直
列に接続して構成されているため、図１１に比べて電源
配線部１より矢印の方向のリーク電流を大幅に低減させ
ることができる。また、図２の構成のようにＡＣ間がＮ
ＯＲ回路で構成されているときは、セル内ゲート出力部
であるノードＥにおける信号がＨの場合においても、特
に接地配線部２へリーク電流が生じることはないので、
ＮＭＯＳの分離トランジスタ４Ｃは従来と同様に一個の
構成としてもなんら問題はない。またさらに、半導体集
積回路として素子面積に余裕があり、かつリーク電流を
抑えたい場合は、上記のＰＭＯＳの分離トランジスタ４
Ｃを三個で構成し、ＮＭＯＳの分離トランジスタ４Ｃは
従来どうり一個または二個で構成することもできる。
【００２０】また分離トランジスタ４は、中間ノードに
接している場合は特に複数個設置して強化する必要がな
い場合もある。このような例として図３を示す。図３の
ノードＭにおいて電位は最低でもおよそ電源電圧の半分
程度までしか下がらないので、ＰＭＯＳの分離トランジ
スタ４Ｃに流れるリーク電流は、実使用上問題とならな
い程度であり、このような場合ＰＭＯＳの分離トランジ
スタ４Ｃは特にリーク電流に対し強化する必要はない。
【００２１】実施の形態２．図４に本発明の実施の形態
２を示す。図４はＡＣ間の位置にＮＡＮＤ回路、またＣ
Ｂ間の位置にインバータ回路が構成され、セル全体とし
てＡＮＤセルを構成するＥＣＡセルの回路図である。こ
こでＦ１、Ｆ２は二入力ＮＡＮＤ回路の入力部で、また
Ｇはセル外ゲート出力部である。図４において、従来は
図１１のように分離トランジスタ４ＣはＮＭＯＳトラン
ジスタおよびＰＭＯＳトランジスタのそれぞれ一個で構
成されていたが、ここではそれぞれ二個のトランジスタ
がそれぞれ直列に接続されて構成されている。
【００２２】実施の形態１と同様に、このように分離ト
ランジスタ４を二本あるいは複数本直列に接続したもの
は、分離トランジスタ４のゲート長を長くしたのと同様
の効果があり、リーク電流を抑えることができる。すな
わち、図４においてセル内ゲート出力部であるノードＥ
における信号がＨの場合であっても、図中のＮＭＯＳの
分離トランジスタ４Ｃが二個のＮＭＯＳトランジスタを
直列に接続して構成されているため、従来に比べて接地
配線部２に対する矢印の方向のリーク電流を大幅に低減
させることができる。また、図４の構成のようにＡＣ間
がＮＡＮＤ回路で構成されているときは、セル内ゲート
出力部であるノードＥにおける信号がＬの場合において
も、特に電源配線部１からリーク電流が生じることはな
いので、ＰＭＯＳの分離トランジスタ４Ｃは従来と同様
に一個の構成としてもなんら問題はない。
【００２３】実施の形態３．図５に本発明の実施の形態
３を示す。図５はＡＣ間の位置にインバータ回路、また
ＣＢ間の位置にもインバータ回路が構成され、セル全体
としてスルーセルを構成するＥＣＡセルの回路図であ
る。ここでＦはインバータ回路の入力部で、またＧはセ
ル外ゲート出力部である。図５において、従来は分離ト
ランジスタ４はＮＭＯＳトランジスタ４ＣおよびＰＭＳ
トランジスタ４Ｃのそれぞれ一個で構成されていたが、
ここではそれぞれ二個のトランジスタがそれぞれ直列に
接続されて構成されている。
【００２４】このように分離トランジスタ４を二個ある
いは複数個直列に接続したものは、分離トランジスタ４
のゲート長を長くしたのと同様の効果があり、リーク電
流を抑えることができる。すなわち、図５においてセル
内ゲート出力部であるノードＥにおける信号がＬの場合
であっても、図中のＰＭＯＳの分離トランジスタ４Ｃが
二個のＰＭＯＳトランジスタを直列に接続して構成され
ているため、従来に比べて電源配線部１より矢印の方向
のリーク電流を大幅に低減させることができる。また、
ノードＥにおける信号がＨの場合であっても、図中のＮ
ＭＯＳの分離トランジスタ４Ｃが二個のＮＭＯＳトラン
ジスタを直列に接続して構成されているため、従来に比
べて接地配線部２に対する矢印の方向のリーク電流を大
幅に低減させることができる。
【００２５】実施の形態４．図６は本発明の実施の形態
４を示したものである。ここで、セル１におけるＢ部お
よびセル２におけるＡ部において、それぞれ分離トラン
ジスタ４Ｂおよび４Ａが重ならないように配置されてい
ることを除き、あとはすべて図１２と同じ構成である。
このように分離トランジスタ４を二本あるいは複数本直
列に接続したものは、分離トランジスタ４のゲート長を
長くしたのと同様の効果があり、セル間のリーク電流を
抑えることができる。
【００２６】図７は図６を回路図で示したものである。
図７においてセル外ゲート出力部であるＧにおける信号
がＬの場合であっても、図中のＰＭＯＳの分離トランジ
スタ４Ａおよび４Ｂが二個のＰＭＯＳトランジスタを直
列に接続して構成されているため、図１２に比べてセル
外電源配線部１より矢印の方向のリーク電流を大幅に低
減させることができる。また、セル外ゲート出力部であ
るＧにおける信号がＨの場合であっても、図中のＮＭＯ
Ｓの分離トランジスタ４Ｂおよび４Ａが二個のＮＭＯＳ
トランジスタを直列に接続して構成されているため、図
１２に比べてセル外接地配線部２への矢印の方向のリー
ク電流を大幅に低減させることができる。
【００２７】実施の形態５．図８および図９は本発明の
実施の形態４を示したものである。通常のＥＣＡ領域
は、配線領域を含まずＳＯＧ（Ｓｅａ Ｏｆ Ｇａｔ
ｅ）構造をしている。このため配置時にセルを隣接させ
ず、未使用のゲート領域をあけて配線する場合がある。
このような状態を図８および図９に示す。図９に示すよ
うに、セル１およびセル２間には未使用領域Ｄが存在す
ることになるが、このようにゲートがどこにも配線され
なくて電気的に浮いた状態のゲートは、リーク電流など
である一定の電位を保つこととなる。このような状態の
トランジスタは不安定で、強制的にＯＦＦにされている
トランジスタより多くのリーク電流を流すことになる。
【００２８】このような未使用のトランジスタのゲート
をＰＭＯＳトランジスタは電源配線１に、またＮＭＯＳ
トランジスタは接地配線２に接続するすることにより、
分離トランジスタ４Ｄとして、セル間のリーク電流を低
減させることができる。
【００２９】
【発明の効果】本発明によるゲートアレイ構造の半導体
集積回路によれば、セル内ゲート出力部とセル内電源配
線部との間に複数の分離トランジスタを直列に配置した
ので、セル内のリーク電流を低減することができる。
【００３０】また本発明によるゲートアレイ構造の半導
体集積回路によれば、セル内ゲート出力部とセル内接地
配線部との間に複数の分離トランジスタを直列に配置し
たので、セル内のリーク電流を低減することができる。
【００３１】また、本発明によるゲートアレイ構造の半
導体集積回路によれば、セル内ゲートの構成により、セ
ル内ゲート出力部と接地配線部または電源配線部との間
に分離トランジスタを選択して配置することができ、高
集積化とともにセル内のリーク電流を低減することがで
きる。
【００３２】また、本発明によるゲートアレイ構造の半
導体集積回路によれば、セル外ゲート出力部とセル外電
源配線部との間に複数の分離トランジスタを直列に配置
したので、セル間のリーク電流を低減することができ
る。
【００３３】また、本発明によるゲートアレイ構造の半
導体集積回路によれば、セル外ゲート出力部とセル外接
地配線部との間に複数の分離トランジスタを直列に配置
したので、セル間のリーク電流を低減することができ
る。
【００３４】また、本発明によるゲートアレイ構造の半
導体集積回路によれば、隣接するセル間の構成により、
セル外ゲート出力部と接地配線部または電源配線部との
間に分離トランジスタを選択して配置することができ、
高集積化とともにセル間のリーク電流を低減することが
できる。
【００３５】また、本発明によるゲートアレイ構造の半
導体集積回路によれば、隣接するセル間の未使用のゲー
ト領域を、分離トランジスタとして有効に利用すること
が出来、それによりセル間のリーク電流を低減すること
ができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１のＥＣＡセル内部の構
成を示す外形図である。
【図２】 本発明の実施の形態１のＥＣＡセル内部の構
成を示す回路図である。
【図３】 本発明の実施の形態１のＥＣＡセル内部の構
成を示す回路図である。
【図４】 本発明の実施の形態２のＥＣＡセル内部の構
成を示す回路図である。
【図５】 本発明の実施の形態３のＥＣＡセル内部の構
成を示す回路図である。
【図６】 本発明の実施の形態４のＥＣＡセル間の構成
を示す外形図である。
【図７】 本発明の実施の形態４のＥＣＡセル間の構成
を示す回路図である。
【図８】 本発明の実施の形態５のＥＣＡセル間の構成
を示す外形図である。
【図９】 本発明の実施の形態５のＥＣＡセル間の構成
を示す回路図である。
【図１０】 従来のＥＣＡセル内部の構成を示す外形図
である。
【図１１】 従来のＥＣＡセル内部の構成を示す回路図
である。
【図１２】 従来のＥＣＡセル間の構成を示す外形図で
ある。
【図１３】 従来のＥＣＡセル間の構成を示す回路図で
ある。
【符号の説明】
１ 電源配線部、２ 接地配線部、３ 信号配線部、４
分離トランジスタ、５ ＰＭＯＳトランジスタ領域、
６ ＮＭＯＳトランジスタ領域。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 CA04 CA09 CD02 EZ08 EZ20 5F064 AA03 BB03 BB05 BB06 BB07 CC12 DD05 DD26 DD34 EE52 5J042 BA03 CA07 DA02 DA06

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 セル内ゲート出力部とセル内電源配線部
    との間に複数の分離トランジスタを直列に配置したこと
    を特徴とするゲートアレイ構造の半導体集積回路。
  2. 【請求項２】 前記分離トランジスタは、トランジスタ
    のゲート部に前記電源配線部が接続されているＰＭＯＳ
    トランジスタであることを特徴とする請求項１に記載の
    ゲートアレイ構造の半導体集積回路。
  3. 【請求項３】 セル内ゲート出力部とセル内接地配線部
    との間に複数の分離トランジスタを直列に配置したこと
    を特徴とするゲートアレイ構造の半導体集積回路。
  4. 【請求項４】 前記分離トランジスタは、トランジスタ
    のゲート部に前記接地配線部が接続されているＮＭＯＳ
    トランジスタであることを特徴とする請求項３に記載の
    ゲートアレイ構造の半導体集積回路。
  5. 【請求項５】 セル内ゲート出力部とセル内第一の電源
    配線部との間に複数の第一の分離トランジスタを直列
    に、および前記セル内ゲート出力部とセル内第二の電源
    配線部との間に複数の第二の分離トランジスタを直列
    に、それぞれ配置したことを特徴とするゲートアレイ構
    造の半導体集積回路。
  6. 【請求項６】 前記第一の分離トランジスタはトランジ
    スタのゲート部に前記第一の電源配線部が接続されてい
    るＰＭＯＳトランジスタで、さらに前記第二の分離トラ
    ンジスタはトランジスタのゲート部に前記第二の電源配
    線部が接続されているＮＭＯＳトランジスタであること
    を特徴とする請求項５に記載のゲートアレイ構造の半導
    体集積回路。
  7. 【請求項７】 セル外ゲート出力部と隣接するセルにお
    けるセル外電源配線部との間に複数の分離トランジスタ
    を直列に配置したことを特徴とするゲートアレイ構造の
    半導体集積回路。
  8. 【請求項８】 前記分離トランジスタは、トランジスタ
    のゲート部に前記電源配線部が接続されているＰＭＯＳ
    トランジスタであることを特徴とする請求項７に記載の
    ゲートアレイ構造の半導体集積回路。
  9. 【請求項９】 セル外ゲート出力部と隣接するセルにお
    けるセル外接地配線部との間に複数の分離トランジスタ
    を直列に配置したことを特徴とするゲートアレイ構造の
    半導体集積回路。
  10. 【請求項１０】 前記分離トランジスタは、トランジス
    タのゲート部に前記接地配線部が接続されているＮＭＯ
    Ｓトランジスタであることを特徴とする請求項９に記載
    のゲートアレイ構造の半導体集積回路。
  11. 【請求項１１】 セル外ゲート出力部と隣接するセルに
    おけるセル外第一の電源配線部との間に複数の第一の分
    離トランジスタを直列に、および前記セル外ゲート出力
    部と前記隣接するセルにおけるセル外第二の電源配線部
    との間に複数の第二の分離トランジスタを直列に、それ
    ぞれ配置したことを特徴とするゲートアレイ構造の半導
    体集積回路。
  12. 【請求項１２】 前記第一の分離トランジスタはトラン
    ジスタのゲート部に前記第一の電源配線部が接続されて
    いるＰＭＯＳトランジスタで、さらに前記第二の分離ト
    ランジスタはトランジスタのゲート部に前記第二の電源
    配線部が接続されているＮＭＯＳトランジスタであるこ
    とを特徴とする請求項１１に記載のゲートアレイ構造の
    半導体集積回路。
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