JP5172233B2 - 半導体集積回路装置 - Google Patents

Description

本発明は、半導体集積回路装置に関し、例えば１ないし複数の機能モジュールごとに回路ブロックに分割して、それぞれに独立に電源電圧を供給するようにしたシステムＬＳＩ（大規模集積回路）のようなものに利用して有効な技術に関するものである。

本願出願人においては、特開２００５−２８６０８２号公報において、内部回路（コア）の接地線ＶＳＳＭ（仮想ＧＮＤ）と回路の接地電位ＶＳＳとの間に電源スイッチＭＯＳＦＥＴを設け、ロジックのセル列を多数並べたモジュール（もしくはブロック）単位で、電源電圧を遮断するものを提案している。
特開２００５−２８６０８２号公報

上記特許文献１のように、電源スイッチを回路の仮想接地端子ＶＳＳＭと接地端子ＶＳＳとの間に配置して不要時（スタンバイモード等）に切断することで低電力化を図ることができる。本願発明者においては、上記特許文献１のように内部回路に設けた電源スイッチを遮断して低消費電力モードにしたときに、入出力回路部での消費電力の占める割合が相対的に大きくなるものであることに着目し、電池動作するモバイル向けの半導体集積回路装置で求められる更なる低消費電力に向けて入出力回路部での低消費電力化を検討した。しかしながら、入出力回路部の電源を遮断してしまうと、システム全体の電源を遮断したと同じこととなり、上記スタンバイモードのような一時的な動作停止状態にできないという問題を有する。

この発明の目的は、一時的な動作停止状態での低消費電力化を実現した半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願の実施例の１つを簡単に説明すれば下記の通りである。入出力回路部は、外部端子との間で第１電圧に対応した入力信号を受ける入力回路及び上記第１電圧に対応した出力信号を形成する出力回路とを有する。内部回路部は、上記第１電圧と異なる第２電圧で動作し、上記第２電圧又は回路の接地電位側に第１スイッチを有する。上記入力回路は、上記外部端子からの入力信号を受け、上記第１電圧で動作する入力部と、少なくとも上記第２電圧で動作し、上記第１電圧に対応した信号振幅を上記第２電圧に対応した信号振幅に変換する第１レベル変換回路を有する。上記出力回路は、上記内部回路部からの入力信号を受け、上記第１電圧と上記第２電圧とで動作し、上記第２電圧に対応した信号振幅を上記第１電圧に対応した信号振幅に変換する第２レベル変換回路、及び上記第１電圧で動作し、上記第２レベル変換回路の出力信号を受けて上記外部端子から出力される出力信号を形成する出力部及び上記出力部の入力信号を保持するラッチを有する。上記入出力回路部は、上記第２電圧又は上記第２電圧で動作する回路部分の接地電位側に第２スイッチを有し、電源スイッチ制御回路により、上記内部回路が動作状態のときに上記第１スイッチ及び第２スイッチをオン状態にし、上記内部回路が動作を行わない所定モードのときに上記第１及び第２スイッチをオフ状態にする。

外部端子との間での信号を授受する回路部分は動作状態にして一時的な動作停止状態を維持しつつ、内部回路に対応した信号振幅で動作して入出力回路部でのリーク電流の大半を占める回路部分のリーク電流を遮断することにより、低消費電力化を実現できる。

図１には、この発明に係る半導体集積回路装置の一実施例の概略ブロック図が示されている。この実施例の半導体集積回路装置は、入出力回路部と内部回路部から構成される。内部回路部は、内部回路は、特定の機能ブロックを構成するものであり、コアとも呼ばれる。この実施例では、前記特許文献１において提案されているように、スタンバイ電流を低減するために回路の接地電位側を遮断する電源スイッチとしてのＭＯＳＦＥＴＱ１（電源スイッチＳＷ１）が設けられる。上記ＭＯＳＦＥＴＱ１は、厚膜（厚いゲート絶縁膜）のＭＯＳＦＥＴで構成される。

この実施例では、上記入出力回路部は、３．３Ｖのような電源電圧ＶＣＣに対応した信号振幅を扱う回路と、１．２Ｖのような内部電源電圧ＶＤＤに対応した信号振幅を扱う回路及び両者のレベル変換を行う回路とで構成される。このように入出力回路部においては、３．３Ｖ系回路と、１．２Ｖ系回路に分けられる。そして、１．２Ｖ系回路は、内部回路部と同様に薄膜（薄いゲート絶縁膜）ＭＯＳＦＥＴで構成される。マイクロコンピュータ等のようなモバイル向けの半導体集積回路装置では、上記入出力端子数は、約４００本等のように多い。それ故、本願発明者においては、上記入出力回路部は、４００個もの入出力回路が存在し、上記１．２Ｖ系回路で消費されるリーク電流が無視できないことに気が付いた。特に、内部回路部が電源スイッチ（ＳＷ１）のオフによりリーク電流を遮断した場合、上記１．２Ｖ系回路でのリーク電流の相対的割合が多くなって、半導体集積回路装置全体としてのスタンバイ電流の低減には上記入出力回路部でのリーク電流の低減が効果的となる。

上記入出力回路部の３．３Ｖ系回路は、電源電圧ＶＣＣと回路の接地電位ＶＳＳが定常的に供給される。これに対して、１．２Ｖ系回路は、特に制限されないが、電源電圧ＶＤＤが定常的に供給され、回路の接地電位ＶＳＳは、電源スイッチＳＷ２を構成する厚膜ＭＯＳＦＥＴＱ２を介して選択的に供給される。言い換えるならば、上記内部回路部がスタンバイ状態になるときには、内部回路の電源スイッチＭＯＳＦＥＴＱ１がオフ状態にされるとともに、上記１．２Ｖ系回路の上記電源スイッチＭＯＳＦＥＴＱ２もオフ状態にされる。これにより、入出力回路部のうち、上記１．２Ｖ系回路については、スタンバイ状態のときには、内部回路部と同様にリーク電流を遮断するスイッチＭＯＳＦＥＴＱ２がオフ状態にされる。

この実施例では、内部回路側及び入出力回路部の１．２Ｖ系回路は、ＶＳＳ側に電源スイッチ（厚膜ＭＯＳＦＥＴＱ１、Ｑ２）が配置される。このように入出力回路部の１．２Ｖ系回路は、ＶＳＳ側で回路を切断し、内部回路部も同様にＶＳＳ側で回路を遮断することで、電源スイッチＭＯＳＦＥＴＱ２及びＱ１の総チャネル幅のオフリーク量がスタンバイ電流を決めることになる。薄膜ＭＯＳＦＥＴと厚膜ＭＯＳＦＥＴのオフリーク電流は、一般に２〜３桁も差があることから、半導体集積回路装置の全体でみたスタンバイ電流を大幅に低減することができる。このことは、上記定常的に電源電圧ＶＣＣ及びＶＳＳが供給される３．３Ｖ系回路でのリーク電流も上記２〜３桁少ないことを意味し、実質的に入出力回路部でのスタンバイ時のリーク電流の大半が上記１．２Ｖ系回路で消費されることになる。この実施例では、上記入出力回路部でのリーク電流が２〜３桁も少なくされることにより、半導体集積回路装置全体としてのスタイバイ状態でのリーク電流を大幅に低減することができる。更に、この実施例の入出力回路部の１．２系回路と内部回路部の電源遮断領域間の入出力信号が、電源遮断時に同一方向に遷移するため、信号レベルのミスマッチはなく、信号の不定伝播等を考慮する必要がない。

例えば、前記のように入出力端子数が４００個の場合は、１つの入出力端子数当たりのリーク電流が０．１μＡ／ＩＯと考えられる全体で４０μＡものリーク電流が発生することになる。この実施例では、前記スイッチＭＯＳＦＥＴＱ２を設けて、それをオフ状態にすることにより、約４０μＡものリーク電流の削減が可能になる。ちなみに、上記４００端子を有するマイクロコンピュータのような半導体集積回路装置（内部回路部）におけるスタンバイ状態でのリーク電流は、前記特許文献１の技術を適用して上記電源スイッチＭＯＳＦＥＴＱ１のオフ状態により、１００μＡ程度に小さくすることができる。したがって、入出力回路部に上記スイッチＭＯＳＦＥＴＱ２を設けない場合には、スタンバイ状態でのリーク電流が約１４０μＡ程度あったものを、上記スイッチＭＯＳＦＥＴＱ２を設けて、それをスタンバイ状態でオフ状態にすることにより上記１００μＡ程度に小さくすることができる。つまり、上記スイッチＭＯＳＦＥＴＱ２を設けただけで、約３０％ものリーク電流の削減が可能になる。

図２には、この発明に係る半導体集積回路装置の他の一実施例の概略ブロック図が示されている。この実施例では、入出力回路部でのリーク電流の低減のために、１．２Ｖ系回路については、ＶＤＤ側に電源スイッチＳＷ２としてＭＯＳＦＥＴＱ２が設けられる。この構成では、入出力回路部の１．２系回路と内部回路部の電源遮断領域間の入出力信号が、電源遮断時にＶＳＳとＶＤＤのように異なる方向に遷移するため、信号レベルのミスマッチを防止する不定伝播防止回路が設けられる。この不定伝播防止回路については、例えば後述するようなゲート回路で構成される。他の構成は、前記図１と同様であり、前記図１の実施例と同様に半導体集積回路装置全体としてのスタンバイ状態でのリーク電流を大幅に低減することができる。

図３には、この発明に係る半導体集積回路装置の一実施例の全体レイアウト図が示されている。この実施例では、ＩＯ（入出力回路）部のＶＳＳ側に電源スイッチＳＷ２を配置している。内部回路部は、前記特許文献１と同様に電源スイッチＳＷ１が設けられる。内部回路部は、ＡないしＣ領域及びＲＡＭ領域のように機能ブロック毎が電源遮断領域とされる。これらの電源遮断領域の同図における両側にＶＳＳ側に設けられる電源スイッチＳＷ１がそれぞれ配置される。この実施例のように、Ｉ／Ｏ部のＶＳＳ側で回路を切断し、内部回路部では、それぞれの電源遮断領域である機能ブロック（以下、コアともいう）側でＶＳＳ側を切断する構成とした場合は、Ｉ／Ｏ部とコア側の電源遮断領域間の入出力信号が遮断時に同一方向であるＶＤＤ側に遷移するため、不定伝播等の考慮をする必要がない。この実施例では、電源スイッチＳＷ２をＩ／Ｏセルに組み込んでいるために、遮断制御信号の結線を施せば良い。結果、電源スイッチの配置を意識する必要はなく、ＩＯ部のレイアウトは、各外部端子に対応して予め設計されたＩＯセルを並べるだけでよい。

図４には、図３の半導体集積回路装置の一実施例の概略回路図が示されている。図４は、図３の一部の入出力回路及びそれに対応した１つの内部回路（ユーザー論理）が代表として例示的に示されている。１つの外部端子に対応したＩＯセルは、入出力回路部は、３．３Ｖのような電源電圧ＶＣＣで動作し、外部端子との間での信号授受を行う３．３Ｖ系回路と、１．２Ｖのような電源電圧ＶＤＤに対応した内部回路部との間で信号授受を行う１．２Ｖ系回路とで構成される。上記３．３Ｖ系回路と、１．２Ｖ系回路には、３．３Ｖと１．２Ｖの信号振幅のレベル変換を行うレベル変換回路も含まれる。この実施例では、上記１．２Ｖ系回路の接地電位ＶＳＳ側に電源スイッチとしてのＭＯＳＦＥＴＱ２が設けられる。

内部回路であるユーザー論理は、インバータ回路、ノアゲート回路あるいはナンドゲート回路のような論理回路が横方向に並べられてセルＲＯＷが構成される。このセルＲＯＷに沿って電源線ＶＤＤ、接地線ＶＳＳ及び仮想接地線ＶＳＳＭが横方向に配置される。上記接地線ＶＳＳと仮想接地線ＶＳＳＭの両端部に電源スイッチとしてのＭＯＳＦＥＴＱ１２，Ｑ１３等が配置される。これらのＭＯＳＦＥＴＱ１２、Ｑ１３は、前記図３のようにコアの両側のＳＷ１に対応している。この実施例では、コア領域の外側（左右外側）に電源スイッチを構成するＭＯＳＦＥＴＱ１１〜Ｑ１４が配置されて、それぞれのゲートを接続する制御信号線ＧＡＴＥがリング状態にされる。電源スイッチコントローラＶＳＷＣは、制御信号線ＧＡＴＥをリング状の一端から供給し、他端からモニタ信号ＭＯＮＩを得ることができる。つまり、電源スイッチＳＷ１を構成する全ＭＯＳＦＥＴのオン／オフを上記モニタ信号ＭＯＮＩにより確認することができる。上記電源スイッチコントローラＶＳＷＣは、システムコントローラＳＹＳＣからの制御信号に従って、上記電源スイッチＳＷ１，ＳＷ２を制御する制御信号ＧＡＴＥ等を形成する。

上記ユーザー論理を構成する各回路は、同図にインバータ回路を構成するＭＯＳＦＥＴが例示的に示されているように１．２Ｖのような低電源電圧ＶＤＤに対応した耐圧しか持たない薄膜ＭＯＳにより構成される。これらの薄膜ＭＯＳは、当然に低しきい値電圧にされる。これに対して、前記電源スイッチＳＷ１を構成するＭＯＳＦＥＴＱ１１〜Ｑ１４及び電源スイッチＳＷ２を構成するＭＯＳＦＥＴＱ２は、３．３Ｖに対応した高耐圧を持つ厚膜ＭＯＳにより構成され、高しきい値電圧を持つようにされる。この厚膜ＭＯＳＦＥＴは、前記入出力回路部の３．３Ｖ系回路を構成するＭＯＳＦＥＴとしても用いられる。

図５には、この発明に係る半導体集積回路装置の他の一実施例の全体レイアウト図が示されている。この実施例では、ＩＯ（入出力回路）部のＶＳＳ側に電源スイッチＳＷ２を配置している。内部回路部は、前記特許文献１と同様に電源スイッチＳＷ１が設けられる。内部回路部は、前記同様にＡないしＣ領域及びＲＡＭ領域のように機能ブロック毎が電源遮断領域とされる。これらの電源遮断領域の同図における両側にＶＳＳ側に設けられる電源スイッチＳＷ１がそれぞれ配置される。この実施例のように、Ｉ／Ｏ部のＶＳＳ側で回路を切断し、内部回路部では、それぞれの電源遮断領域である機能ブロック（以下、コアともいう）側でＶＳＳ側を切断する構成とした場合は、Ｉ／Ｏ部とコア側の電源遮断領域間の入出力信号が遮断時に同一方向であるＶＤＤ側に遷移するため、不定伝播等の考慮をする必要がない。この実施例の電源スイッチＳＷ２は、入出力回路部と内部回路部の間に内部回路部を取り囲むようリング状に配置される。

図６には、図５の半導体集積回路装置の一実施例の概略回路図が示されている。図６は、図５に点線示した部分の入出力回路及び内部回路が示されている。１つの外部端子に対応したＩＯセルは、前記同様に入出力回路部は、３．３Ｖのような電源電圧ＶＣＣで動作し、外部端子との間での信号授受を行う３．３Ｖ系回路と、１．２Ｖのような電源電圧ＶＤＤに対応した内部回路部との間で信号授受を行う１．２Ｖ系回路とで構成される。上記３．３Ｖ系回路と、１．２Ｖ系回路には、３．３Ｖと１．２Ｖの信号振幅のレベル変換を行うレベル変換回路も含まれる。この実施例では、上記１．２Ｖ系回路の接地電位ＶＳＳ側に電源スイッチＳＷ２としてのＭＯＳＦＥＴＱ２１〜２３が内部回路を取り囲むようにリング状に設けられる。このように電源スイッチＳＷ２を構成するＭＯＳＦＥＴをリング状にすることで半導体集積回路装置ＬＳＩの４辺に配置したＩＯ部に対して、各ＩＯ部からの仮想接地線ＶＳＳＭと接地線ＶＳＳの結線が自由な位置で可能になる。結果、配線が最短化でき、ＩＯ部の１．２Ｖ系（ＶＤＤ系）回路の接地線の低抵抗化も可能になる。他の構成は、前記図３、図４と同様である。

図７には、この発明に係る半導体集積回路装置の他の一実施例の全体レイアウト図が示されている。この実施例では、ＩＯ（入出力回路）部のＶＳＳ側に電源スイッチＳＷ２を配置している。内部回路部は、前記特許文献１と同様に電源スイッチＳＷ１が設けられる。前記同様に内部回路部は、ＡないしＣ領域及びＲＡＭ領域のように機能ブロック毎が電源遮断領域とされる。これらの電源遮断領域の同図における両側にＶＳＳ側に設けられる電源スイッチＳＷ１がそれぞれ配置される。この実施例のように、Ｉ／Ｏ部のＶＳＳ側で回路を切断し、内部回路部では、それぞれの電源遮断領域である機能ブロック（以下、コアともいう）側でＶＳＳ側を切断する構成とした場合は、Ｉ／Ｏ部とコア側の電源遮断領域間の入出力信号が遮断時に同一方向であるＶＤＤ側に遷移するため、不定伝播等の考慮をする必要がない。この実施例の電源スイッチＳＷ２は、Ｉ／Ｏセル外に電源遮断スイッチ領域ＳＷ２を設け、複数のＩ／Ｏセルを纏めて遮断する。

図８には、図７の半導体集積回路装置の一実施例の概略回路図が示されている。図８は、図７に点線示した部分の入出力回路及び内部回路が示されている。１つの外部端子に対応したＩＯセルは、前記同様に入出力回路部は、３．３Ｖのような電源電圧ＶＣＣで動作し、外部端子との間での信号授受を行う３．３Ｖ系回路と、１．２Ｖのような電源電圧ＶＤＤに対応した内部回路部との間で信号授受を行う１．２Ｖ系回路とで構成される。上記３．３Ｖ系回路と、１．２Ｖ系回路には、３．３Ｖと１．２Ｖの信号振幅のレベル変換を行うレベル変換回路も含まれる。この実施例では、複数のＩＯセルに対して纏めて１つのＭＯＳＦＥＴＱ２が設けられる。

本願のようにＩＯ部のＶＤＤ遮断構成に於いては、電源スイッチＳＷ２が厚膜ＭＯＳで構成され、遮断時の素子レイアウト分離が必要で、遮断に必要なＭＯＳＦＥＴのサイズが大きくなることから、ＩＯセル毎にいれることはＩＯセルサイズを長くすることになる。この結果、Ｘ／Ｙ方向にチップサイズを大きくし、チップ面積的に好ましくないことが生じる可能性がある。そこで、この実施例では、複数のＩＯセルを纏めて、１箇所に遮断ＭＯＳＦＥＴＱ２を配置する構成とされる。さらに、電源スイッチＳＷ２は、配線による電位低下（ドロップ）の悪影響を防止するため、ＩＯセル内の薄膜ＭＯＳ系回路の近傍に設けられる。

この実施例では、電源スイッチＳＷ２のレイアウトは適宜変更でき、電源スイッチＳＷ２のゲート幅Ｗも容易に増減できることからＷサイズの大小で、電源スイッチＳＷ２のオン／オフ時間を制御することができる。この結果、遮断する領域（回路規模）に応じてオン時間を高速化したり低速にしたり調整できることから、遮断速度の調整によって電源ノイズの原因となる突入電流等を緩和することもできる利点も生じる。複数のＩＯセル毎に電源スイッチＳＷ２を纏めて配置することにより、個々のＩＯセル内の面積を低減し、また任意の位置またモジュール（もしくはＩＰ）もしくはセル間の隙間が生じた空間に配置する事で面積効率の向上が図られる。

図９には、この発明に係る半導体集積回路装置の一実施例の概略回路図が示されている。この実施例では、入出力回路部の電源スイッチＳＷ２が、内部回路部の電源スイッチＳＷ１が共用される。前記実施例のように、入出力回路部及び内部回路部ともに接地電位側ＶＳＳに電源スイッチを設ける構成では、それぞれを共用することができる。この実施例では、入出力回路部のＶＤＤ系回路の仮想接地線ＶＳＳＭを複数纏めて、内部回路側の仮想接地線ＶＳＳＭに接続するものである。

図１０には、この発明に係る半導体集積回路装置の他の一実施例の概略回路図が示されている。この実施例は、図９の実施例の変形例であり、ＩＯセルの仮想接地線ＶＳＳＭを一本毎に内部回路側の遮断領域の仮想接地線ＶＳＳＭと接続するものである。図９及び図１０のようにＩＯセルの仮想接地線ＶＳＳＭを内部回路の仮想接地線ＶＳＳＭに接続する構成では、ＩＯセル用に電源スイッチＳＷ２を予め準備する必要がない。また、内部回路部の仮想接地線ＶＳＳＭと入出回路部と仮想接地線ＶＳＳＭを共有化することで、内部回路部の電源スイッチＳＷ１を有効に生かし、入出回路部の電源スイッチＳＷ２が削除でき、チップサイズを抑えて低コスト化および小型化に寄与できる。

図１１には、この発明に係る半導体集積回路装置の他の一実施例の全体レイアウト図が示されている。この実施例では、ＩＯ（入出力回路）部のＶＤＤ側に電源スイッチＳＷ２を配置している。内部回路部は、前記特許文献１と同様に電源スイッチＳＷ１が設けられる。前記同様に内部回路部は、ＡないしＣ領域及びＲＡＭ領域のように機能ブロック毎が電源遮断領域とされる。これらの電源遮断領域の同図における両側にＶＳＳ側に設けられる電源スイッチＳＷ１がそれぞれ配置される。この実施例のように、Ｉ／Ｏ部のＶＤＤ側で回路を切断し、内部回路部では、それぞれの電源遮断領域である機能ブロック（以下、コアともいう）側でＶＳＳ側を切断する構成とした場合は、Ｉ／Ｏ部とコア側の電源遮断領域間の入出力信号が遮断時にＶＳＳ側とＶＤＤ側のように異なる電位に遷移するため、不定伝播防止回路Ｇ１，Ｇ２が配置される。

図１２には、図１１の半導体集積回路装置の一実施例の概略回路図が示されている。図１２は、図１１に点線示した部分の入出力回路及び内部回路が示されている。１つの外部端子に対応したＩＯセルは、前記同様に入出力回路部は、３．３Ｖのような電源電圧ＶＣＣで動作し、外部端子との間での信号授受を行う３．３Ｖ系回路と、１．２Ｖのような電源電圧ＶＤＤに対応した内部回路部との間で信号授受を行う１．２Ｖ系回路とで構成される。上記３．３Ｖ系回路と、１．２Ｖ系回路には、３．３Ｖと１．２Ｖの信号振幅のレベル変換を行うレベル変換回路も含まれる。この実施例では、ＩＯセル毎に電源電圧ＶＤＤを遮断するＭＯＳＦＥＴＱ２が設けられる。

本実施例においては、電源ＶＤＤ、ＶＳＳを遮断すると出力信号が不定となり入力信号がハイインピーダンスとなる可能性があることから、信号を受け取った側のモジュールで不定が伝播したり、不定で貫通電流が発生したりする虞がある。従って、不定伝播を防止する例えばアンド（ＡＮＤ）回路Ｇ１，Ｇ２がＩＯ側と遮断領域側に配置される。この不定伝播防止回路は遮断領域間（Ａ領域−Ｂ領域等）でも同様に考慮が必要である。例えば、Ａ領域のＶＳＳを遮断し、Ｂ領域のＶＳＳを遮断しないで動作状態にするとき、Ａ領域からＢ領域に不定レベルが入力される可能性のある信号経路がある場合には、かかる不定レベルの伝播を防止する必要がある。

上記ゲート回路Ｇ１、Ｇ２の制御入力端子には、特に制限されないが、システムコントローラＳＹＳＣで形成された不定伝播防止のための信号がレベルシフタＬＳによりＶＤＤレベルに変換されて供給される。また、入出力回路部の電源電圧ＶＤＤと内部回路部の電源電圧ＶＤＤが異なる外部電源端子からそれぞれ供給される場合、静電破壊防止のためのダイオードＤ１，Ｄ２がそれぞれの制御信号のレベルに対応して接地電位側ＶＳＳ，電源電圧側ＶＤＤに配置される。

この実施例のように、電源電圧ＶＤＤ側を遮断する場合は、ＶＤＤ側遮断は、遮断対応でないＩＯセルでも構築できる利点がある。つまり、遮断しないＩＯセルと遮断するＩＯセルが隣接して配置されていても、ＶＤＤ電源の電源線が異なる場合には、そのＶＤＤ線毎に遮断することができる。この実施例では、不定伝播防止回路は左側に配置した例で示しているが、上下辺に対しても、右辺に対しても必要に応じて不定伝播防止回路を付加すればよい。

図１３には、この発明に係る半導体集積回路装置の他の一実施例の全体レイアウト図が示されている。この実施例でも、ＩＯ（入出力回路）部のＶＤＤ側に電源スイッチＳＷ２を配置している。ただし、前記図７の実施例と同様に複数のＩＯセルに纏めて電源スイッチＳＷ２を構成するＭＯＳＦＥＴが設けられる。前記不定伝播防止回路は、内部回路側の電源スイッチＳＷ１とＩＯ部との中間に配置される。

図１４には、図１３の半導体集積回路装置の一実施例の概略回路図が示されている。図１２は、図１３の一部の入出力回路及びそれに対応した内部回路が例示的に示されている。１つの外部端子に対応したＩＯセルは、前記同様に入出力回路部は、３．３Ｖのような電源電圧ＶＣＣで動作し、外部端子との間での信号授受を行う３．３Ｖ系回路と、１．２Ｖのような電源電圧ＶＤＤに対応した内部回路部との間で信号授受を行う１．２Ｖ系回路とで構成される。上記３．３Ｖ系回路と、１．２Ｖ系回路には、３．３Ｖと１．２Ｖの信号振幅のレベル変換を行うレベル変換回路も含まれる。この実施例では、複数のＩＯセルに対して纏めて電源電圧ＶＤＤを遮断するＭＯＳＦＥＴＱ２が設けられる。そして、これらの電源スイッチＳＷ２と内部回路部との間に、前記図１２に示したような不定伝播防止回路が配置される。この実施例のようにＩ／Ｏセルの外側に纏めて電源スイッチＳＷ２ＳＷを設けることで、前記図７、図８と同様な効果が期待できる。また、ＶＤＤ側遮断の場合、図１２で説明したように遮断対応でないＩＯセルでも構築できる。

図１５には、この発明に係るＩＯセルの一実施例の回路図が示されている。同図には、内部回路の一部も例示的に示されている。ＩＯセルは、入力系回路と出力系回路から構成される。入力系回路は、入力系回路として入力回路ＩＮ、レベルシフタＤＬＳ及びバッファ回路ＢＡ１で構成される。出力系回路としてバッファ回路ＢＡ２、レベルシフタＵＬＳ、出力回路ＯＢ及びフリップフロップ回路ＦＦで構成される。入力系回路において、入力回路ＩＮは、外部端子から供給される入力信号Ｄが供給される。レベルシフタＤＬＳは、ＶＣＣレベルの信号をＶＤＤレベルにレベルダウン動作を行う。バッファ回路ＢＡ１は、ＶＤＤレベルに変換された入力信号を内部回路に伝える。出力系回路において、バッファ回路には、内部回路からのＶＤＤレベルの信号が供給される。レベルシフタＵＬＳは、ＶＤＤレベルの信号をＶＣＣレベルにレベルアップ動作を行う。出力回路ＯＢは、ＶＣＣレベルに変換された出力信号Ｑを外部端子から出力させる。

上記入力回路ＩＮと出力回路ＯＢと、レベルシフタＤＬＳ、ＵＬＳの一部には電源電圧ＶＣＣが供給される。上記レベルシフタＤＬＳ、ＵＬＳの一部とバッファ回路ＢＡ１，ＢＡ２には電源電圧ＶＤＤが供給される。上記電源電圧ＶＤＤが供給される回路の接地電位は、仮想接地線ＶＳＳＭに接続される。この仮想接地線ＶＳＳＭは、電源スイッチＳＷ２を構成するＭＯＳＦＥＴＱ２を介して接地線ＶＳＳに接続される。このＭＯＳＦＥＴＱ２のゲートには、電源スイッチコントローラＶＳＷＣで形成された制御信号ｓｗｃａが供給される。上記電源スイッチＳＷ２を構成するＭＯＳＦＥＴＱ２は、前記説明したようにＩＯセル単位に設けても良いし、複数のＩＯセル毎に纏めて設けても良い。更にＶＳＳＭの配線抵抗が低抵抗の範囲であれば、ＩＯセル側とコア側のＶＳＳＭを複数纏めても共通化してもよい。

図１６には、この発明に係る半導体集積回路装置の他の一実施例の全体レイアウト図が示されている。この実施例では、内部回路部がマルチＶＤＤ化（ＶＤＤ１〜ＶＤＤｎ）された電源遮断領域で構成される。このようにマルチＶＤＤ化された場合、電源電圧側ＶＤＤ１〜ＶＤＤｎに電源スイッチＳＷ２が設けられ、異なるＶＤＤ１〜ＶＤＤｎの遮断が制御される。この実施例のようにマルチＶＤＤ化する目的は、電源電圧をオーバードライブ、もしくはアンダードライブ化して、高速化と低電力を得るための技術である。この際、内部回路部においては、少なくとも各遮断領域間には電源レベルが異なることからレベルシフタＬＳと不定伝播防止回路Ｇが設けられる。一方、各ＩＯ部の電源電圧は、コア側遮断領域の電源種に応じてＶＤＤ１〜ＶＤＤｎを同一種として揃えているので、コアの遮断領域１〜遮断領域ｎと、それぞれに対応したＩＯ部の間には、レベルシフタ回路が不要である。ただし、前記ＩＯ部は、電源電圧側ＶＤＤを遮断し、内部回路側は接地電位側ＶＳＳを遮断するので、前記不定伝播防止回路が内部回路側又はＩＯ部に設けられる。

この実施例では、図示しないシステムコントローラＳＹＳＣからの指示でパワーマネージャＰＭＧは、電源遮断コントローラＶＳＷＣを制御し、遮断領域のオン／オフを制御すると共に各領域のＶＤＤをオーバードライブ、もしくはアンダードライブ化の指示をする。この実施例のようにマルチＶＤＤ化として、ＶＤＤ１、ＶＤＤ２、…ＶＤＤｎが複数ある場合、ＶＤＤにある程度以上レベル差があると、遮断中に電源間で電流が流れるため、遮断領域間でレベルシフタＬＳが必要となる。更には各領域間で不定伝播防止回路Ｇが必要になる。これらのレベルシフタＬＳは、後述するように遮断対応も図れる様にすることで、不要な際は一層低電力化される。

図１７には、この発明に係る半導体集積回路装置の他の一実施例の全体レイアウト図が示されている。この実施例では、前記図１６と同様に内部回路部がマルチＶＤＤ化（ＶＤＤ１〜ＶＤＤｎ）された電源遮断領域で構成される。このようにマルチＶＤＤ化された場合、電源電圧側ＶＤＤ１〜ＶＤＤｎに電源スイッチＳＷ２が設けられ、異なるＶＤＤ１〜ＶＤＤｎの遮断が制御される。一方、各ＩＯ部の電源電圧は、ＶＣＣと同一種のＶＤＤとされる。この場合は、電源遮断される領域があることから、ＩＯ部と内部回路（遮断領域）との間に不定伝播防止（兼レベルシフタ）回路を付加される。さらにＩＯ部にも不定伝播回路、レベルシフタ回路が付加される。この実施例では、ＩＯ部の電源種はＶＣＣ，ＶＤＤの同一タイプになるので、図１６の実施例のように電源種ＶＤＤ１〜ＶＤＤｎの違いによるＩＯ部の分離領域が不要になり、また不定伝播防止等制御信号等も不要であり、レイアウトが容易になる。他の構成は、前記図１６と同様である。

図１８には、この発明に係る半導体集積回路装置の他の一実施例の全体レイアウト図が示されている。この実施例では、前記図１７の実施例に加えて、不定伝播防止／レベルシフタ回路も完全に遮断する様、電源スイッチが付加される。この実施例では、前記不定伝播防止／レベルシフタ回路に付加される電源スイッチは、不定伝播防止回路のＶＳＳＭとＶＳＳ間の低抵抗化を実現する意味で分割した単位で配置される。この構成は、内部回路の遮断領域１〜ｎに設けられた不定伝播防止回路にも、スイッチＭＯＳＦＥＴを付加して全ての内部回路の遮断時に制御信号ｓｗｃｃによりリーク電流を遮断する。

図１９には、この発明に係る半導体集積回路装置の内部回路に設けられる電源スイッチの一実施例のブロック図が示されている。内部回路の機能ブロック又は遮断領域に設けられる電源スイッチは、ＶＤＤ側もしくはＶＳＳ側に挿入され、ＰチャネルＭＯＳＦＥＴ、ＮチャネルＭＯＳＦＥＴの二通りの組み合わせになる。ＰチャネルＭＯＳＦＥＴ、ＮチャネルＭＯＳＦＥＴの各利点を考慮して付加される。

図１９（Ａ）の例は、ＶＳＳ遮断、厚膜ＮチャネルＭＯＳＦＥＴが用いられ、ゲートには０／ＶＣＣ振幅の制御信号が供給される。図１９（Ｂ）の例は、ＶＤＤ遮断、厚膜ＰチャネルＭＯＳＦＥＴが用いられ、ゲートには０／ＶＤＤ振幅の制御信号が供給される。図１９（Ｃ）の例は、ＶＤＤ遮断、厚膜ＮチャネルＭＯＳＦＥＴが用いられ、ゲートには０／ＶＣＣ振幅の制御信号が供給される。図１９（Ｄ）の例は、ＶＤＤ／ＶＳＳ両遮断、厚膜ＮチャネルＭＯＳＦＥＴと厚膜ＰチャネルＭＯＳＦＥＴが用いられる。ＮチャネルＭＯＳＦＥＴのゲートには、０／ＶＣＣ振幅の制御信号が供給され、ＰチャネルＭＯＳＦＥＴのゲートには、０／ＶＤＤ振幅の制御信号が供給される。

図２０には、この発明に係る半導体集積回路装置の入出力回路部における出力系回路に設けられる電源スイッチの一実施例のブロック図が示されている。図２０（Ａ）の例は、ＶＳＳ遮断のための厚膜ＮチャネルＭＯＳＦＥＴが制御信号ｓｗｃａでスイッチ制御される。出力部には出力情報保持のためのフリップフロップ回路ＦＦと、ＶＤＤ系回路での電源遮断時の不定伝播防止用のためのゲート回路が設けられる。このゲート回路は、ＶＤＤ系電源遮断時に信号ｃにより出力信号を固定レベルにする。

図２０（Ｂ）の例は、ＶＤＤ遮断のための厚膜ＰチャネルＭＯＳＦＥＴが制御信号／ｓｗｃａでスイッチ制御される。出力部には前記同様に出力情報保持のためのフリップフロップ回路ＦＦと、ＶＤＤ系回路での電源遮断時の不定伝播防止用のためのゲート回路が設けられる。このゲート回路は、ＶＤＤ系電源遮断時に信号ｃにより出力信号を固定レベルにする。

図２０（Ｃ）の例は、ＶＤＤ／ＶＳＳ遮断のための厚膜ＰチャネルＭＯＳＦＥＴ／厚膜ＮチャネルＭＯＳＦＥＴが制御信号／ｓｗｃａとｓｗｃａでスイッチ制御される。出力部には前記同様に出力情報保持のためのフリップフロップ回路ＦＦと、ＶＤＤ系回路での電源遮断時の不定伝播防止用のためのゲート回路が設けられる。このゲート回路は、ＶＤＤ系電源遮断時に信号ｃにより出力信号を固定レベルにする。

図２１には、この発明に係る半導体集積回路装置の入出力回路部における出力系回路に設けられる電源スイッチの他の一実施例のブロック図が示されている。図２１（Ｄ）の例は、ＶＳＳ遮断のための厚膜ＮチャネルＭＯＳＦＥＴが制御信号ｓｗｃａでスイッチ制御される。出力部はフリップフロップ回路ＦＦが設けられない。フリップフロップ回路ＦＦが不要な場合、ＶＤＤ系の出力が不定レベルになっても、あるいはＶＤＤ系の出力が電源遮断により一定レベルになり、ＶＣＣとの間で直流電流が流れない場合である。

図２１（Ｅ）の例は、ＶＤＤ遮断のための厚膜ＰチャネルＭＯＳＦＥＴが制御信号／ｓｗｃａでスイッチ制御される。出力部は前記（Ｄ）と同様にフリップフロップ回路ＦＦが設けられない。図２１（Ｆ）の例は、ＶＳＳ遮断のための厚膜ＮチャネルＭＯＳＦＥＴが制御信号ｓｗｃａでスイッチ制御される。出力部はフリップフロップ回路ＦＦが設けられる。出力部の動作電圧は、ＶＯＥとＶＯＳが用いられる。このＶＯＥとＶＯＳは高速差動出力回路の動作電圧である。

図２２には、この発明に係る半導体集積回路装置の一実施例の概略構成図が示されている。この実施例は、携帯電話機等のモバイル電子装置に用いられるマイクロコンピュータに向けられており、内部回路は電源遮断領域として、マイクロコンピュータ部、ＵＳＢ部クロック生成部ＣＰＧＭ及びアナログ部ＡＤ／ＤＡから構成される。マイクロコンピュータ部の上部には、保持ＲＡＭ部が設けられ、ＶＣＣとＶＳＳとが定常的に供給されて、マイクロコンピュータ部での電源遮断時のおける保持データの退避エリアとして用いられる。この保持ＲＡＭは、マイクロコンピュータ部のＵＲＡＭ（ユーザーメモリ）やレジスタでの必要なデータを保持する等ために用いられる。上記の内部回路は、スタンバイ時には電源スイッチＳＷ１がオフ状態にされて低消費電力モードにされる。このときに、必要なデータは、上記保持ＲＡＭに退避される。

この実施例では、スタンバイ時での入出力回路部のＶＤＤ系回路については、同図では図示しない電源スイッチが設けられて、前記同様にスタンバイ時に遮断される。この実施例では、半導体チップの外周に沿って配置された入出力回路部上に、ＵＳＢ部、アナログ部を除いて、外側から順にＶＳＳ−ＶＣＣ−ＶＣＣ−ＶＳＳ−ＶＳＳ−ＶＤＤ−ＶＳＳの順に電源線が配置される。外側から順にＶＳＳ−ＶＣＣのペアは、前記図１５の入力回路ＩＮ，出力回路ＯＢに用いられる。次のＶＣＣ−ＶＳＳのペアは、前記図１５のレベルシフタＤＬＳ、ＵＬＳを構成する回路に用いられる。そして、ＶＳＳ−ＶＤＤ−ＶＳＳは、図１４のレベルシフタＤＬＳ、ＵＬＳを構成する回路、バッファ回路ＢＡ１，ＢＡ２及び内部回路への電源線として用いられる。入出力回路部においては、ＶＳＳはスイッチを介して上記レベルシフタＤＬＳ、ＵＬＳを構成する回路、バッファ回路ＢＡ１，ＢＡ２のＶＳＳＭと接続される。これらの電源線には、チップの４つの辺からそれぞれ複数の外部端子が設けられて供給される。

上記クロック生成部ＣＰＧＭには、ＰＬＬＶＳＳ、ＰＬＬＶＤＤが、ＵＳＢ部にはＵＳＢＶＤＤ，ＵＳＢＶＣＣ、ＵＳＢＶＳＳ、ＵＳＢＶＤＤＡ，ＵＳＢＶＣＣＡ、ＵＳＢＶＳＳＡが、ＡＤ／ＤＡ部にはＡＶＣＣ，ＡＶＳＳ及び基準電圧ＡＶＲＥＦがそれぞれの外部端子から独自に供給される。厚膜ＭＯＳＦＥＴで構成される電源ＶＣＣ系からなるリアルタイムクロックＲＴＣ、パワーマネージャＰＭＧなどのシステムコントロール回路ＳＹＳＣは、常時電源供給されて動作状態に置かれる。アナログ回路ＡＤ／ＤＡなどはオフリークが２〜３桁小であり定常的に電源供給ＡＶＣＣ，ＡＶＳＳが供給される。薄膜ＭＯＳＦＥＴ，ＶＤＤ系回路はオフリークが多いので、コアとＩＯ部を含んでスイッチＳＷ１によって遮断する構成となっている。なお、電源スイッチＳＷ２はＩＯ部用にチップの上下左右に（例えば各ＳＷ１の左右外側に）別途配置し、また上下に配置し、ＩＯ部電源ＶＤＤを遮断して良い事はいうまでもない。

図２３には、図２２の半導体集積回路装置の入出力部の一実施例のレイアウト図が示されている。この実施例は、ＩＯ部とコア間に電源スイッチを配置する例であり、ＩＯ側はＶＳＳ遮断で、コア側もＶＳＳ遮断の場合が示されている。この実施例は、コア側に設けられる電源スイッチをＩＯ側の複数のＩＯセルのＶＤＤ系回路の仮想接地線ＶＳＳＭに接続する例が示されている。この構成は、前記図９の構成に対応している。

図２４には、図２２の半導体集積回路装置の入出力部の他の一実施例のレイアウト図が示されている。この実施例は、ＩＯ部とコア間に電源スイッチを配置する例であり、ＩＯ側はＶＤＤ遮断で、コア側はＶＳＳ遮断の場合が示されている。ＩＯ側に設けられた２つのスイッチＭＯＳＦＥＴは、電源電圧ＶＤＤを上下のＩＯセル群の仮想電源線ＶＤＤＭに振り分けて電源電圧ＶＤＤを供給する。これに対して、コア側に設けられた２つのスイッチＭＯＳＦＥＴは、接地電位ＶＳＳを上下のセルＲＯＷの仮想接地線ＶＳＳＭに振り分けて接地電位ＶＳＳを供給する。このようにＩＯ側のＶＤＤ系回路遮断スイッチは、ＩＯセル幾つかごとに纏めて分散配置される。

図２５には、図２２の半導体集積回路装置の入出力部の更に他の一実施例のレイアウト図が示されている。半導体チップ（ＬＳＩ）において、上辺は電源スイッチを配置し、ＩＯ側ＶＳＳＭとコア側ＶＳＳＭの結線をする。このことは、図示しない半導体チップの下辺においても同様である。半導体チップ左辺は、ＩＯ側ＶＳＳＭとコア側ＶＳＳＭとが結線される。つまり、ＩＯ側に設けられる電源スイッチＳＷ２は、コア側の電源スイッチＳＷ１を併用する。図示しない半導体チップの右辺においても同様である。本実施例ではコア側左右の電源スイッチＳＷ１を活用してＩＯ側に併用し、上下辺では左右の電源スイッチＳＷ１では距離が遠すぎることから、またチップの大きさ（５〜１０mm）を考慮すると電源配線を太くして低抵抗するにも限界があることから、別途ＩＯ近傍に電源スイッチＳＷ２を配置するものである。

図２６には、この実施例の半導体集積回路装置における電源スイッチの制御動作の一実施例を示すフローチャート図が示されている。この発明に係る半導体集積回路装置における電源遮断復帰について、ディープスタンバイ動作の遷移フローとして以下に説明する。状態１は電源オフ状態からＶＣＣ，ＶＤＤの電源を投入した過渡状態である。状態２では電源の投入が完了後チップは通常動作状態になっている。通常動作時にＣＰＵからディープスタンバイの命令が実行されると状態３になり、下記の順番で電源遮断が行われる。

状態３において、ＵＲＡＭの情報保持及びＩＯバッファの前置情報保持の有無を選択する。状態４は、ＩＯのＶＤＤ電源遮断が実行される過渡状態である。この状態４によりは、コア部のＶＳＳの電源遮断（ディープスタンバイ状態）にされる。

状態６は、端子からの復帰信号を入力される過渡状態である。状態７は、ＩＯのＶＤＤ電源の復帰が行われる過渡状態である。状態８では、コアのＶＳＳ電源の復帰が行われて、前記状態２の通常の動作状態になる。

図２７には、図１５の入力系回路の一実施例の回路図が示されている。図１５の入力回路ＩＮは、インバータ回路ＩＶ１で構成される。インバータ回路ＩＶ２と、ＭＯＳＦＥＴＱ１０〜Ｑ１４がレベルシフタＤＬＳを構成する。インバータ回路ＩＶ１とＩＶ２は、電源電圧ＶＣＣで動作し、厚膜ＭＯＳＦＥＴで構成される。インバータ回路ＩＶ２は、レベルシフト動作のために入力信号Ｄと同相の内部信号を形成してＮチャネルＭＯＳＦＥＴＱ１０のゲートに供給する。ＮチャネルＭＯＳＦＥＴＱ１１のゲートには、上記インバータ回路ＩＶ１の出力信号が供給される。これらのＭＯＳＦＥＴＱ１０とＱ１１は、上記ＶＣＣレベルの入力信号が供給されるので、Ｎチャネル型の厚膜ＭＯＳＦＥＴで構成される。上記ＭＯＳＦＥＴＱ１０とＱ１１のドレインと電源電圧ＶＤＤとの間には、ゲートとドレインとが交差接続されてラッチ形態にされたＰチャネルＭＯＳＦＥＴＱ１２とＱ１３が設けられる。これらのＭＯＳＦＥＴＱ１２とＱ１３は、薄膜ＭＯＳＦＥＴで構成される。

上記ＭＯＳＦＥＴＱ１１とＱ１３の共通接続されたドレインからレベルシフトされた出力信号が形成され、インバータ回路ＩＶ３、ＩＶ４を通して内部回路に伝えられる信号ｄｉｎが形成される。これらのＭＯＳＦＥＴＱ１０、Ｑ１１及びインバータ回路ＩＶ３，ＩＶ４は、仮想接地線ＶＳＳＭに接続される。この仮想接地線ＶＳＳＭと接地線ＶＳＳとの間には、電源スイッチＭＯＳＦＥＴＱ２が設けられる。このＭＯＳＦＥＴＱ２は、厚膜ゲートＭＯＳＦＥＴで構成される。

図２８には、図１５の出力系回路の一実施例の回路図が示されている。図１５の出力回路ＯＢは、駆動用インバータ回路ＩＶ７と出力段としてのインバータ回路ＩＶ８で構成される。インバータ回路ＩＶ７とＩＶ８は、電源電圧ＶＣＣで動作し、厚膜ＭＯＳＦＥＴで構成される。内部回路で形成された信号ｑは、バッファ回路ＢＡ２を構成するインバータ回路ＩＶ５に入力される。インバータ回路ＩＶ６と、ＭＯＳＦＥＴＱ２０〜Ｑ２４がレベルシフタＵＬＳを構成する。上記インバータ回路ＩＶ６は、レベルシフト動作のために入力信号ｑと同相の内部信号を形成してＮチャネルＭＯＳＦＥＴＱ２０のゲートに供給する。ＮチャネルＭＯＳＦＥＴＱ２１のゲートには、上記インバータ回路ＩＶ５の出力信号が供給される。これらのＭＯＳＦＥＴＱ２０とＱ２１は、上記ＶＣＣで動作するのでＮチャネル型の厚膜ＭＯＳＦＥＴで構成される。上記ＭＯＳＦＥＴＱ２０とＱ２１のドレインと電源電圧ＶＣＣとの間には、ゲートとドレインとが交差接続されてラッチ形態にされたＰチャネルＭＯＳＦＥＴＱ２２とＱ２３が設けられる。これらのＭＯＳＦＥＴＱ２２とＱ２３は、厚膜ＭＯＳＦＥＴで構成される。

上記ＭＯＳＦＥＴＱ２１とＱ２３の共通接続されたドレインからレベルシフトされた出力信号が形成され、上記インバータ回路ＩＶ７、ＩＶ８を通して外部端子から出力信号Ｑが出力される。これらのＭＯＳＦＥＴＱ２０、Ｑ２１及びインバータ回路ＩＶ５，ＩＶ６は、仮想接地線ＶＳＳＭに接続される。この仮想接地線ＶＳＳＭと接地線ＶＳＳとの間には、電源スイッチＭＯＳＦＥＴＱ２が設けられる。このＭＯＳＦＥＴＱ２は、厚膜ゲートＭＯＳＦＥＴで構成される。この出力系回路のＭＯＳＦＥＴＱ２と前記入力系回路のＭＯＳＦＥＴＱ２は同じものである。この実施例では、前記図１５のフリップフロップ回路ＦＦに代えて、ＭＯＳＦＥＴＱ２４がインバータ回路ＩＶ７の入力端子と電源電圧ＶＣＣとの間に設けられて、上記スイッチＭＯＳＦＥＴＱ２の制御信号ｓｗｃａが供給される。制御信号ｓｗｃａがロウレベルにされるとき、ＭＯＳＦＥＴＱ２がオフ状態にされてＶＤＤ系回路の電源遮断が行われるとき、ＭＯＳＦＥＴＱ２４がオン状態となってインバータ回路ＩＶ７の入力信号をＶＣＣレベルにプルアップする。これにより、出力系回路から出力される出力信号Ｑはロウレベルに固定される。なお、ＶＣＣ系のＭＯＳＦＥＴＱ２０、Ｑ２１、２２、Ｑ２３は厚膜系ＭＯＳＦＥＴでありオフリーク電流が薄膜より２〜３桁小の為、ＶＤＤ側インバータ回路ＩＶ５，ＩＶ６の仮想接地線ＶＳＳＭのみに上記スイッチＭＯＳＦＥＴＱ２を接続する構成としても良い。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、前記半導体チップの角部の入出力回路が形成されない領域に、システムコントローラＳＹＳＣ等が配置されるようにしてもよい。データを保持したいために電源遮断を行えないＲＡＭやレジスタについては、電源電圧ＶＤＤを低電圧に切り替えたり、仮想接地電位ＶＳＳＭをデータ保持に必要な電圧を確保しつつ、中間電位にしたりする等の低消費電力技術を組み合わせるものであってもよい。

この発明は、スタンバイ（待機）時の低電力化を必要とするモバイル機器、バッテリー駆動時における待機時電力低減が期待されるカーオーディオ等の製品、ＳＯＣ（システム・オン・チップ）、マイコン、フラッシュメモリ、その他システムＬＳＩ等のような半導体集積回路装置に広く利用することができる。

この発明に係る半導体集積回路装置の一実施例の概略ブロック図である。 この発明に係る半導体集積回路装置の他の一実施例の概略ブロック図である。 この発明に係る半導体集積回路装置の一実施例の全体レイアウト図である。 図３の半導体集積回路装置の一実施例の概略回路図である。 この発明に係る半導体集積回路装置の他の一実施例の全体レイアウト図である。 図５の半導体集積回路装置の一実施例の概略回路図である。 この発明に係る半導体集積回路装置の他の一実施例の全体レイアウト図である。 図７の半導体集積回路装置の一実施例の概略回路図である。 この発明に係る半導体集積回路装置の一実施例の概略回路図である。 この発明に係る半導体集積回路装置の他の一実施例の概略回路図である。 この発明に係る半導体集積回路装置の他の一実施例の全体レイアウト図である。 図１１の半導体集積回路装置の一実施例の概略回路図である。 この発明に係る半導体集積回路装置の他の一実施例の全体レイアウト図である。 図１３の半導体集積回路装置の一実施例の概略回路図である。 この発明に係るＩＯセルの一実施例の回路図である。 この発明に係る半導体集積回路装置の他の一実施例の全体レイアウト図である。 この発明に係る半導体集積回路装置の他の一実施例の全体レイアウト図である。 この発明に係る半導体集積回路装置の他の一実施例の全体レイアウト図である。 この発明に係る半導体集積回路装置の内部回路に設けられる電源スイッチの一実施例のブロック図である。 この発明に係る半導体集積回路装置の入出力回路部における出力系回路に設けられる電源スイッチの一実施例のブロック図である。 この発明に係る半導体集積回路装置の入出力回路部における出力系回路に設けられる電源スイッチの他の一実施例のブロック図である。 この発明に係る半導体集積回路装置の一実施例の概略構成図である。 図２２の半導体集積回路装置の入出力部の一実施例のレイアウト図である。 図２２の半導体集積回路装置の入出力部の他の一実施例のレイアウト図である。 図２２の半導体集積回路装置の入出力部の更に他の一実施例のレイアウト図である。 この実施例の半導体集積回路装置における電源スイッチの制御動作の一実施例を示すフローチャート図である。 図１５の入力系回路の一実施例の回路図である。 図１５の出力系回路の一実施例の回路図である。

符号の説明

ＳＷ１，ＳＷ２…電源スイッチ、ＩＯ部…入出力回路部、ＳＹＳＣ…システムコントローラ、ＶＳＷＣ…電源スイッチコントラーラ、Ｇ１，Ｇ２…ゲート回路（不定伝播防止回路）、ＩＮ…入力回路、ＯＢ…出力回路、ＤＬＳ…レベルシフタ（ダウン）、ＵＬＳ…レベルシフタ（アップ）、ＢＡ１，ＢＡ２…バッファ回路、ＵＲＡＭ…ユーザーＲＡＭ、ＣＡＲＡＭ…キャッシュメモリ、ＣＰＧＭ…クロック生成部、ＡＤ／ＤＡ…アナログ回路部、Ｑ１（Ｑ１１〜Ｑ１４）…電源スイッチＭＯＳＦＥＴ、Ｑ２（Ｑ２１〜Ｑ２３）…電源スイッチＭＯＳＦＥＴ、ＩＶ１〜ＩＶ８…インバータ回路、Ｑ１０〜Ｑ２４…ＭＯＳＦＥＴ。

Claims (11)

1. 外部端子との間で第１電圧に対応した入力信号を受ける入力回路及び上記第１電圧に対応した出力信号を形成する出力回路とを有する入出力回路部と、
   上記入出力回路部との間で信号の授受を行い、上記第１電圧とは異なる第２電圧で動作する内部回路部と、
   電源スイッチ制御回路とを有し、
   上記内部回路部は、上記第２電圧又は回路の接地電位側に第１スイッチを有し、
   上記入力回路は、上記外部端子からの入力信号を受け、上記第１電圧で動作する入力部と、少なくとも上記第２電圧で動作し、上記第１電圧に対応した信号振幅の第１信号を上記第２電圧に対応した信号振幅に変換する第１レベル変換回路を有し、
   上記出力回路は、上記内部回路部からの入力信号を受け、上記第１電圧と上記第２電圧とで動作し、上記第２電圧に対応した信号振幅の第２信号を上記第１電圧に対応した信号振幅に変換する第２レベル変換回路、及び上記第１電圧で動作し、上記第２レベル変換回路の出力信号を受けて上記外部端子から出力される出力信号を形成する出力部及び上記出力部の入力信号を保持するラッチを有し、
   上記入出力回路部は、上記第２電圧又は上記第２電圧で動作する回路部分の接地電位側に第２スイッチを有し、
   上記電源スイッチ制御回路は、上記内部回路が動作状態のときに上記第１スイッチ及び第２スイッチをオン状態にし、上記内部回路が動作を行わない所定モードのときに上記第１及び第２スイッチをオフ状態にする半導体集積回路装置。
2. 請求項１において、
   上記内部回路部は、第１ゲート絶縁膜のＭＯＳＦＥＴで構成され、
   上記第１スイッチ及び第２スイッチは、上記第１ゲート絶縁膜よりも厚い第２ゲート絶縁膜のＭＯＳＦＥＴで構成される半導体集積回路装置。
3. 請求項２において、
   上記入力回路は、上記第２ゲート絶縁膜のＭＯＳＦＥＴで構成され、
   上記第１レベル変換回路は、上記入力回路の出力信号を受けるＭＯＳＦＥＴが上記第２ゲート絶縁膜のＭＯＳＦＥＴで構成され、他のＭＯＳＦＥＴは上記第１ゲート絶縁膜のＭＯＳＦＥＴで構成され、
   上記出力回路は、上記第２ゲート絶縁膜のＭＯＳＦＥＴで構成され、
   上記第２レベル変換回路は、上記第２電圧で動作する回路のＭＯＳＦＥＴが上記第１ゲート絶縁膜のＭＯＳＦＥＴで構成され、上記第１電圧で動作する回路のＭＯＳＦＥＴが上記第２ゲート絶縁膜のＭＯＳＦＥＴで構成される半導体集積回路装置。
4. 請求項２において、
   上記第１スイッチが上記第２電圧側に設けられ、上記第２スイッチが上記回路の接地電位側に設けられ、又は上記第１スイッチが上記回路の接地電位に設けられ、上記第２スイッチが上記第２電圧側に設けられ、
   上記入出力回路部と上記内部回路部との信号伝達経路には、上記第２電圧で動作し、上記電源スイッチ制御回路からの制御信号によって上記第１信号及び第２信号の伝達が制御されるゲート回路を更に有し、
   上記電源スイッチ制御回路は、上記所定モードのときに上記制御信号を上記第１信号及び第２信号の伝達を停止させ、第１スイッチと第２スイッチをオフ状態にさせるタイミングに時間差を設けた半導体集積回路装置。
5. 請求項２において、
   上記１つの外部端子に対応した１つの入出力回路部に上記第２スイッチを構成するＭＯＳＦＥＴがそれぞれ設けられる半導体集積回路装置。
6. 請求項２において、
   上記複数の外部端子に対応した複数の入出力回路部に対して共通領域に上記第２スイッチを構成するＭＯＳＦＥＴが設けられる半導体集積回路装置。
7. 請求項５又は６において、
   上記入出力回路部及び内部回路部は、異なる回路機能を有する複数組を有し、
   上記回路機能の動作に対応して複数組の入出力回路部及び内部回路部がそれぞれ独立して上記所定モードにされる半導体集積回路装置。
8. 請求項５又は６において、
   上記内部回路部に設けられる第１スイッチは、並列形態にされた複数のＭＯＳＦＥＴにより構成され、ゲートが１つの配線に順次に接続され、
   上記電源スイッチ制御回路で形成された制御信号は、上記配線の一端側から供給されて他端側からの信号が上記複数の全てのＭＯＳＦＥＴのオン／オフ状態の検出するモニタ信号として上記電源スイッチ制御回路に入力される半導体集積回路装置。
9. 請求項１において、
   上記第１スイッチ及び第２スイッチは共に上記回路の接地電位側に設けられ、
   上記第２スイッチは上記第１スイッチが共用される半導体集積回路装置。
10. 請求項１において、
    上記第１スイッチ及び第２スイッチは共に上記回路の接地電位側に設けられ、
    上記第１のスイッチは、上記内部回路部が形成される半導体領域の両側に設けられ、
    上記入出力回路部は、上記内部回路部を取り囲むように半導体チップの周辺部に設けられ、
    上記入出力回路部の上記内部回路の両側に対応した入出力回路部分の第２スイッチは、上記第１スイッチを共用され、
    上記内部回路の上下側に対応した入出力回路部部分の第２スイッチは、かかる入出力回路部に隣接して設けられる半導体集積回路装置。
11. 請求項１において、
    上記所定モードに入るときには、上記入出力回路部の上記第２スイッチをオフ状態にした後に上記内部回路部の上記第１スイッチをオフ状態にし、
    上記所定モードから通常モードに復帰するときには、上記入出力回路部の上記第２スイッチをオン状態にした後に上記内部回路部の上記第２スイッチをオン状態にする半導体集積回路装置。

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