JP5296313B2

JP5296313B2 - 集積回路

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Publication number: JP5296313B2
Application number: JP2006518914A
Authority: JP
Inventors: ベドナー、トーマス、アール; グールド、スコット、ダブリュ; ラッキー、デイヴィッド、イー; スタウト、ダグラス、ダブリュ; ズコウスキー、ポール、エス
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2003-07-08
Filing date: 2004-07-08
Publication date: 2013-09-25
Anticipated expiration: 2024-07-08
Also published as: EP1649493A2; WO2005008725A2; KR100827056B1; US7131074B2; WO2005008725A3; CN100592302C; US20050010887A1; KR20060034270A; CN101142576A; EP1649493A4; JP2007531244A; EP1649493B1

Description

本発明は、集積回路の分野に関する。更に具体的には、これは、電圧アイランドを含む集積回路のためのアーキテクチャに関する。

特定用途向け集積回路（ＡＳＩＣ：application specific integrated circuit）およびシステム・オン・チップ（ＳＯＣ：system-on-chip）の設計では、設計ライブラリから選択されるいくつかの異なる設計を選択すること、ならびに、それらを、入力、出力、および電源の基本的なフレームワークに挿入することが必要である。しかしながら、集積回路製造技法の進歩により、高度なＡＳＩＣおよびＳＯＣ集積の複雑さのためにＡＳＩＣまたはＳＯＣデバイスのコアに対する電力分配に関連して重大な問題が生じるようになっている。

一部のコアは、選択的に電源を入れ、または電源を切り、または他のコア電圧とは異なる電圧で電力供給される場合がある。例えば、アナログ・コア、埋め込みフィールド・プログラマブル・ゲート・アレイ（ｅＦＰＧＡ：embedded field programmable gate array）、および埋め込みダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ：dynamic random access memory）のコアは、例えば、デジタル相補型金属酸化膜シリコン（ＣＭＯＳ：complementary metal-oxide-silicon）論理コアよりも、機能するために必要な最小電圧が高い。場合によっては、性能を向上させるために、コアをもっと高い電圧で動作させることが有利であり得る。また、いくつかの用途（例えばバッテリ電源）は、コア内の非スイッチング回路における漏れ電流が消費する電力に対して敏感である。

しかしながら、ＡＳＩＣおよびＳＯＣデバイスの集積のオーダ（order）がますます複雑になるにつれて、コア自体が内部電力消費および電力分配の問題を有し、これに関しては解決されないままである。従って、コア内電力消費および電力分配の問題を解決するための技法が要望されている。

本発明の第１の態様は、集積回路であって、階層構造を有する第１の電圧アイランドと、この第１の電圧アイランド内にネスト化され、第１の電圧アイランドと同じ階層構造を有する第２の電圧アイランドと、を含む。

本発明の第２の態様は、集積回路であって、親領域と、この親領域内のネスト化電圧アイランドの階層オーダであって、各上位電圧アイランドが下位電圧アイランド内にネスト化され、各ネスト化電圧アイランドが同じ階層構造を有する、ネスト化電圧アイランドの階層オーダと、を含む。

本発明の第３の態様は、集積回路を設計する方法であって、集積回路内に親領域を設けるステップと、この親領域内に階層構造を有する第１の電圧アイランドを配置するステップと、第１の電圧アイランド内にネスト化された第２の電圧アイランドを配置するステップであって、第２の電圧アイランドが第１の電圧アイランドと同じ構造を有する、ステップと、を含む。

特許請求の範囲に、本発明の特徴を記載する。しかしながら、本発明自体は、例示的な実施形態の以下の詳細な説明を、添付図面に関連付けて読み、参照することによって、もっとも良く理解されよう。

本発明の目的のため、電圧アイランドに供給される全体的な供給電力としてＶＤＤＮを定義し、電圧アイランド内に存在し電圧アイランド内のデバイスに対するネットワークを介して分配される供給電力としてＶＤＤＩを定義し、電圧アイランド親領域の供給電力としてＶＤＤＯを定義し、電圧アイランド内の状態保存機能をサポートするための任意の供給電力としてＶＤＤＳＳを定義する。親領域は、電圧アイランドが配置されている直接物理領域として定義される。親領域は、集積回路チップを有する電圧アイランド階層のあるオーダにおける集積回路チップまたは別の電圧アイランドとすることができる。供給電力としてＶＤＤＧを定義する。これは、下位の階層領域のＶＤＤＮ、ＶＤＤＩ、ＶＤＤＯ、またはＶＤＤＳＳのいずれかに電源が入ると、いつでも電源が入れられる。分離（fence）アクション（以下で述べる）を制御するために用いるグローバル制御信号、および、物理的に電圧アイランドを横切るが論理的にアイランドと相互作用しない信号を除いて、電圧アイランドに入るまたはそこから出る全ての信号は分離されるか、レベル・シフトされるか、またはそれら双方を行う。分離回路は、アイランドの供給電力がオフになった場合にアイランドの境界で用いられる。分離回路の目的は、アイランド電圧（ＶＤＤＩ）が降下した場合に、アイランド出力上の有効論理信号を維持することである。分離回路は、ＶＤＤＯおよびＶＤＤＩの双方から電力供給される。アイランド電圧の電力が切られている間、分離回路は、アイランド出力上の出力の論理０を保持し、論理１を保持し、または、最後の有効状態を保持するように生成することができる。分離回路は、アイランド入力には必要ないが、アイランドに入る信号が浮動ｐ＋拡散を駆動しないように注意しなければならない。適正に設計した分離回路をアイランド入力上に配置することで、このタスクを達成することができる。

ＶＤＤＩ電圧がＶＤＤＯ電圧と異なる場合（双方の電圧がスイッチ・オフされていないと仮定する）、アイランド境界においてレベル・シフタ回路（level-shifter circuit）を用いる。レベル・シフタ回路の目的は、低電圧信号によって高電圧を用いた回路の入力の駆動を防ぐことである。これは、著しい漏れまたは機能性の問題を引き起こす恐れがある。レベル・シフタ回路は、ＶＤＤＯおよびＶＤＤＩの双方から電力供給される。本発明では、アイランド入力信号（これらはＧＮＤとＶＤＤＯとの間で切り替わる）を変換して、それらがＧＮＤとＶＤＤＩとの間で切り替わるようにする。アイランド入力上で、通常ＧＮＤとＶＤＤＩとの間で切り替わる信号を変換して、ＧＮＤとＶＤＤＯとの間で切り替わるようにする。

ＶＤＤＩがスイッチ・オフし、かつＶＤＤＯとは異なることがあり得る場合、レベル・シフトおよ分離の双方が必要である。

図１は、本発明に従った、電圧アイランドに対する多数の電圧供給を示す概略図である。図１において、親領域１２内に電圧アイランド１０が含まれている。親領域１２は、集積回路チップまたは別の電圧アイランドとすることができる。電圧アイランド１０は、任意のスイッチング要素１４、および、ＶＤＤＩ電力を電圧アイランド内に含まれる論理ゲート等の様々なデバイスに供給するための電力分配ネットワーク１６を含む。スイッチング要素１４に対する入力はＶＤＤＮであり、スイッチング要素１４の出力はＶＤＤＩである。

スイッチング要素１４は、ヘッダ・デバイス（header device）、フッタ・デバイス（footerdevice）、電圧レギュレータ、またはハード接続（hardconnection）とすることができる。フッタおよびヘッダは、それらの最も単純な形態では、本質的に、スイッチとして用いられるＮチャネル電界効果トランジスタ（ＮＦＥＴ：N-channel field effect transistor）またはＰチャネル電界効果トランジスタ（ＰＦＥＴ：P-channel field effect transistor）である。ＰＦＥＴ／ＮＦＥＴのソース／ドレインはＶＤＤＮに結合され、ＰＦＥＴ／ＮＦＥＴのドレイン／ソースは電力分配ネットワーク１６に結合されている。ＮＦＥＴ／ＰＦＥＴのゲートは、電力オン／オフすることで、ＶＤＤＮから電力分配ネットワーク１６を切断する。ヘッダはＶＤＤＮのＶＤＤ側に接続し、フッタはＶＤＤのＧＮＤ側に接続する。電圧レギュレータは、ＶＤＤＮの値を上げてＶＤＤＩがＶＤＤＮより高いようにするか、または、ＶＤＤＮの値を下げてＶＤＤＩがＶＤＤＮより低いようにする。スイッチング要素１４がハード接続である場合、電力分配ネットワーク１６とＶＤＤＮとの間のハード接続が行われる点から、ＶＤＤＩを指定する。

ＶＤＤＩが電圧アイランド１０内の電圧の概念を示すのと同じように、ＶＤＤＯは、電圧アイランド１０外の電圧、すなわち親領域の全体的な電圧の概念を示す。

電圧アイランド１０は、更に、ＶＤＤＳＳの供給を受ける。電圧アイランド境界をまたぐ通信は、ＶＤＤＩおよびＶＤＤＯが異なる時点で電力供給される可能性等、ＶＤＤＩとＶＤＤＯとの間の相違に対応しなければならない。ＶＤＤＩの電力が切れると電圧アイランド１０内の論理ラッチの状態は失われるので、それらの論理ラッチの状態を保存するための回路がＶＤＤＳＳによって供給される。

ＶＤＤＮ、ＶＤＤＩ、ＶＤＤＯ、およびＶＤＤＳＳは、電圧アイランド内の様々な機能に電力供給するために必要な全ての異なる電圧源を規定する。従って、ＶＤＤＮ、ＶＤＤＩ、ＶＤＤＯ、およびＶＤＤＳＳは、機能電圧である。しかしながら、ＶＤＤＮ、ＶＤＤＩ、ＶＤＤＯ、およびＶＤＤＳＳの電圧値は、互いに異なるものである必要はなく、ＶＤＤＮ、ＶＤＤＩ、ＶＤＤＯ、およびＶＤＤＳＳの１つ以上は同じ電圧値である場合がある。図１は、ＶＤＤＳＳおよびＶＤＤＮがＶＤＤＯから供給されるものとして示すが、これは一般的な例ではなく、ＶＤＤＳＳおよびＶＤＤＮが、ある上位の階層の電圧供給から発しなければならないことを示すために、このように図示した。本発明の階層的な電圧供給についての充分な考察を図３および４に示し、以下に記載する。本発明による全ての電圧アイランドの最小階層構造は、少なくとも、ＶＤＤＮ供給電力、電圧シフト手段もしくは分離手段、または電圧シフト手段および分離手段の双方を含む。加えて、本発明による全ての電圧アイランドは、更に、状態保存手段、１つ以上のスイッチング要素、ＶＤＤＩ電源および関連する電力分配ネットワーク、ＶＤＤＳＳ電源、および１つ以上の電圧バッファリング回路を含む場合がある。電圧アイランドが、別のネスト化（nested）電圧アイランドのための親領域として機能する場合、その親電圧アイランドのＶＤＤＩは、ネスト化電圧アイランドのＶＤＤＯである。これらの要素を図５に示し、以下に論じる。最後に、グローバルＶＤＤすなわちＶＤＤＧの概念について検討することは有用であろう。ＶＤＤＧは、ＶＤＤＮ、ＶＤＤＩ、ＶＤＤＯ、またはＶＤＤＳＳがオンである場合はいつでも常に電力がオンになる供給電力として定義する。ネスト化電圧アイランドの概念を図２に示し、以下に説明する。多くの場合、階層の下位のオーダは集積回路チップであり、集積チップのＶＤＤＯはＶＤＤＧである。しかしながら、特定の電圧アイランドのＶＤＤＩをＶＤＤＧとして指定し、その親領域の電源を制御することが可能である。図２は、本発明によるネスト化電圧アイランドの物理的な電圧階層を示す概略図である。図２において、集積回路チップ２０は、多数の電圧アイランド２２を含む。集積回路チップ２０は、電圧アイランド２２のための親領域である。電圧アイランド２２は、ネスト化された第１のオーダである。各電圧アイランド２２は、多数の電圧アイランド２４を含む。各電圧アイランド２２は、電圧アイランド２４のための親領域である。電圧アイランド２４は、ネスト化された第２のオーダである。各電圧アイランド２４は、多数の電圧アイランド２６を含む。各電圧アイランド２４は、電圧アイランド２６のための親領域である。電圧アイランド２６は、ネスト化された第３のオーダである。チップ２０は、最下位オーダすなわちゼロのネスティング・オーダ（nesting order）である。図２には、ネスティングの４つのオーダ（０、１、２、および３）を示すが、いかなる数のネスティング・オーダも可能である。ネスト化された電圧アイランドのオーダが高くなればなるほど、ネスティング中の深い位置に電圧アイランドが存在し、上位のネスト化された電圧アイランドと親領域との間に、より下位の電圧アイランドが存在することに留意すべきである。所与のネスト化電圧アイランド階層において、全ての下位オーダのネスト化電圧アイランドに、全ての上位オーダのネスト化電圧アイランドまたは同じ数の上位オーダの電圧アイランドを実装する必要はない。ネスト化電圧アイランドの正確な構成は、純粋に、集積回路チップ設計の相関的要素（function）である。

集積回路チップ回路２０のＶＤＤＩは、電圧オーダ・ゼロ（Ｖ０）として指定される。また、集積回路チップ２０には、多数の外部電圧供給ＶＸ（１）からＶＸ（ｎ）を供給することができる。電圧アイランド２２のＶＤＤＩには電圧オーダ１（Ｖ１）が指定され、電圧アイランド２４のＶＤＤＩには電圧オーダ（Ｖ２）が指定され、電圧アイランド２６のＶＤＤＩには第３の電圧オーダ（Ｖ３）が指定される。図３および４に示し、以下に説明するように、各電圧アイランド２２上のＶＤＤＩ（すなわちＶ１）は、電圧値、あるいは電圧がオンになる回数、あるいはＶＤＤＩが導出される電源、またはそれら全てについて、互いに異なる場合もあり、異ならない場合もある。同じことは、各電圧アイランド２４上のＶＤＤＩ（すなわちＶ２）、および各電圧アイランド２６上のＶＤＤＩ（すなわちＶ３）にも当てはまる。

図３は、本発明によるネスト化電圧アイランド階層において可能な様々な電圧の関係を示す図である。図３には、ゼロからＺまでのネスティング・オーダを示す。いずれかの電圧オーダの電源を、いずれかの下位のオーダの電圧オーダ電源またはＶＸから導出可能であることが、容易に理解される。いずれかの所与の電圧オーダの電源は、間にある全てのオーダの電源を通過する必要はない。いくつか例を挙げると、Ｖ３はＶ２から導出することができ、Ｖ３はＶ０から導出することができ、または、Ｖ３は、Ｖ０からＶ２（Ｖ１をスキップする）から導出することができる。

図４は、図２および３の電圧構造を図１に示した多数の電圧源に関連付けた表を示す。以下で論じるように、所与のオーダの電圧アイランドのＶＤＤＩは、直接に電圧オーダと関連する。ＶＤＤＯ、ＶＤＤＳＳ、およびＶＤＤＮ間には、同様の関係があるが、ＶＤＤＩと電圧オーダとの関係ほど直接的ではない。図４は、ネスティング・オーダＷの所与の電圧アイランドについて、ＶＤＤＯ、ＶＤＤＩ、ＶＤＤＳＳ、およびＶＤＤＮを導出可能なネスティングの最も近いオーダ、およびそのオーダとの関係を示す。分数関数は、電圧が供給電圧の分数であることを示し、階段関数は、ゼロまたは完全な供給電圧を示す。

図５は、本発明による電圧アイランドの様々な構成要素間の関係を示す概略図である。集積回路チップ３０は、電圧アイランド３２を含む。電圧アイランド３２は、スイッチング要素３４、分離入力回路３６、第１の論理回路３８、状態保存回路４０、第２の論理回路４２、および分離出力回路４４を含む。本例では、スイッチング要素３４は、チップＶＤＤＯ（これは、この例ではＶＤＤＧである）から供給される。スイッチング要素３４は、ＶＤＤＩを、分離入力回路３６、第１の論理回路３８、状態保存ラッチ４０、第２の論理回路４２、および分離出力回路４４に分配する。また、ＶＤＤＯは、分離入力回路３６、および分離出力回路４４にも供給される。また、状態保存ラッチ４０には、ＶＤＤＳＳも供給される（これは、この例ではＶＤＤＯである）。また、集積回路チップ３０は、電力管理状態デバイス４６を含む。電力管理状態デバイス４６は、ＶＤＤＯによって電力供給される。電力管理状態デバイス４６は、スイッチング要素３４に結合されるＤＩＳＡＢＬＥ制御信号、および、状態保存ラッチ４０および分離出力回路４４に結合されるＦＥＮＣＥＮ制御信号を発生する。第１および第２の論理回路３８および４２は、一般に、電圧アイランド３２内の論理または他の回路（図示せず）に結合されている。

ＦＥＮＣＥＮは、イネーブルされると、電圧アイランド境界をまたぐ通信をディスエーブルし、ＶＤＤＩの電力を切る前に、状態保存ラッチ４０に、状態保存ラッチ４０の現在の内容を保存（ラッチ）させて、ＶＤＤＩに電力を入れると状態保存ラッチ４０の状態を復元可能であるようにする。ＤＩＳＡＢＬＥは、スイッチング要素３４をオフにするために用いられ、これによってＶＤＤＩの電力を切る（スイッチング要素が電圧レギュレータまたはヘッダまたはフッタである場合）。

電圧アイランド３０を電力オフにするためには、（１）電圧アイランドへの全てのクロック信号をオフにし、（２）ＦＥＮＣＥＮのオンに応答して、分離入力回路３６および分離出力回路４４が、電圧アイランドと集積回路チップ３０との間のデータ入力およびデータ出力通信をディスエーブルし、状態保存ラッチ４０の状態を保存し、更に、（３）ＤＩＳＡＢＬＥのオンに応答して、スイッチング要素３４が、ＶＤＤＩをＶＤＤＯから切断し、これによって、ＶＤＤＳＳが電力供給する状態保存ラッチ４０を除いて、電圧アイランドの電力を切る。

電圧アイランド３０を電力オンにするためには、（１）ＤＩＳＡＢＬＥのオフに応答して、スイッチング要素３４がＶＤＤＩをＶＤＤＯに結合し、これによって電圧アイランドに電力供給し、（２）ＶＤＤＩが安定化するのを待ち、（３）ＦＥＮＣＥＮのオフに応答して、分離入力回路３６および分離出力回路４４が、電圧アイランドと集積回路チップ３０との間のデータ入力およびデータ出力通信を再び確立し、状態保存ラッチ４０を復元し、（４）第１および第２の論理ラッチ３８および４２に、いずれかの必要な電力オン・リセットを行い、更に、（５）電圧アイランドへの全てのクロック信号をオンにする。電力管理状態デバイス４６が、電源を入れた領域に存在することが重要である。

集積回路チップ３０は、更に、第１の論理回路４８、第２の論理回路５０、および電圧バッファ５２を含む。電圧バッファ５２には、電圧ＶＤＤＯ（ＶＤＤＧ）を供給する。電圧バッファは、それらを通る信号ライン上の信号レベルを増大させる。第１および第２の論理回路４８および５０は、電圧アイランド３２内にはないが、信号ライン５４は電圧アイランドを通過する。この状況が起こるのは、電圧アイランドが極めて大きく、第１および第２の論理回路４８および５０間の通信が電圧降下またはノイズに敏感であるので、信号ライン５４を可能な限り短く維持しなければならない場合である。電圧バッファ５２は、ＶＤＤＯによって電力供給されるので、電圧アイランド３２が電力オフである場合であっても、電圧バッファはオンであり、ライン５４上の信号を増大させることが可能である。

図６は、本発明に従って設計されたデバイスの一例である。図６において、集積チップ６０は、第１の電圧アイランド６２Ａおよび第２の電圧アイランド６２Ｂを含む。第１の電圧アイランド６２Ａは、ヘッダ６４Ａ、ＶＤＤＩ電力分配ネットワーク６６Ａ、および第３の電圧アイランド６８Ａを含む。第３の電圧アイランド６８Ａは、電圧レギュレータ７０ＡおよびＶＤＤＩ電力分配ネットワーク７２Ａを含む。第２の電圧アイランド６２Ｂは、ヘッダ６４Ｂ、ＶＤＤＩ電力分配ネットワーク６６Ｂ、および第４の電圧アイランド６８Ｂを含む。第４の電圧アイランド６８Ｂは、電圧レギュレータ７０ＢおよびＶＤＤＩ電力分配ネットワーク７２Ｂを含む。

集積チップ６０のＶＤＤＯは、チップ外のＶＤＤＮ（ＶＤＤＧ）電源から給電され、ヘッダ６４Ａおよび６４Ｂならびに電圧レギュレータ７０Ａおよび７０Ｂも同様である。第１の電圧アイランド６２ＡのＶＤＤＳＳおよび第２の電圧アイランド６２ＢのＶＤＤＳＳは、ＶＤＤＯから電力供給される。第３の電圧アイランド６８ＡのＶＤＤＳＳは、ＶＤＤＮから電力供給される。第４の電圧アイランド６８ＢのＶＤＤＳＳは、第２の電圧アイランド６２ＢのＶＤＤＩから電力供給される。

第１および第２の電圧アイランド６２Ａおよび６２Ｂは、第１オーダのネスト化電圧アイランドである。すなわち、それらは集積チップ６０内にネスト化されている。第３および第４の電圧アイランド６８Ａおよび６８Ｂは、第２オーダのネスト化電圧アイランドである。すなわち、それらは第１オーダのネスト化電圧アイランド内にネスト化されている。

第４の電圧アイランド６８Ｂは、第２の電圧アイランド６２Ｂの電源が入った後に電源を入れなければならず、また、電圧アイランド６２Ｂに電源が入ったままである場合にのみ、電圧アイランド６８Ｂの電源を切り、６２Ｂの状態を維持することができる。なぜなら、第４の電圧アイランド６８ＢのＶＤＤＳＳが、第２の電圧アイランド６２ＢのＶＤＤＩから供給されるからである。第３の電圧アイランド６８Ａは、第１の電圧アイランド６２Ａの電源が入った後に、電源を切ったままである場合がある。なぜなら、第３の電圧アイランド６８ＡのＶＤＤＳＳが、ＶＤＤＮから供給されるからである。しかしながら、第３の電圧アイランド６８Ａは、電源を切った第２の電圧アイランド６２Ｂと通信を行うことはできない。

第４の電圧アイランド６８Ｂは、第２の電圧アイランド６２Ｂの電源が入った後に電源を切らなければならず、また、第４の電圧アイランド６８Ｂの状態を維持するために、電圧アイランド６８Ｂは、第２の電圧アイランド６２Ｂの電源を切った後に電源を切らなければならない。なぜなら、第４の電圧アイランド６８ＢのＶＤＤＳＳが、第２の電圧アイランド６２ＢのＶＤＤＩから供給されるからである。第３の電圧アイランド６８Ａは、第１の電圧アイランド６２Ａの電源が入った後に、電源を入れたままである場合がある。なぜなら、第３の電圧アイランド６８ＡのＶＤＤＳＳが、ＶＤＤＮから供給されるからである。しかしながら、第３の電圧アイランド６８Ａは、電源を切った第２の電圧アイランド６２Ｂと通信を行うことはできない。

本発明の理解のため、本発明の実施形態の説明を行った。本発明は、本明細書中に記載した特定の実施形態に限定されるものではなく、本発明の範囲から逸脱することなく、当業者に現在明らかになった様々な変形、再構成、および置換が可能であることは理解されよう。従って、特許請求の範囲は、本発明の真の精神および範囲内に該当する全てのかかる変形および変更を包含することが意図される。

本発明に従った、電圧アイランドに対する多数の電圧供給を示す概略図である。本発明に従った、ネスト化電圧アイランドの物理的な電圧階層を示す概略図である。本発明に従った、ネスト化電圧アイランド階層において可能な様々な電圧関係を示す図である。図１に示す多数の電圧源に図２および３の電圧構造を関連付けた表である。本発明に従った、電圧アイランドの様々な構成要素間の関係を示す概略図である。本発明に従って設計したデバイスの一例である。

Claims

集積回路に設けられた電圧アイランドを備え、
前記電圧アイランドが、
前記電圧アイランドに供給される第１の供給電力を受け取り前記電圧アイランド内で使用する第２の供給電力を生じるスイッチング要素と、
前記スイッチング要素に接続され、前記第２の供給電力を前記電圧アイランド内に分配する電力分配ネットワークと、
前記電圧アイランドへの入力データを電圧シフトまたは分離する第１の電圧シフト・分離手段と、
前記電圧アイランドからの出力データを電圧シフトまたは分離する第２の電圧シフト・分離手段とを有する、集積回路。
前記第１の供給電力及び前記第２の供給電力が、前記第１の電圧シフト・分離手段及び前記第２の電圧シフト・分離手段に供給される、請求項１に記載の集積回路。
前記第１の電圧シフト・分離手段及び前記第２の電圧シフト・分離手段との間に第１の論理回路、状態保存ラッチ及び第２の論理回路が接続されており、前記第１の論理回路及び前記第２の論理回路に前記第２の供給電力が供給され、前記状態保存ラッチに前記第１の供給電力及び前記第２の供給電力が供給される、請求項２に記載の集積回路。
前記電圧アイランド外にある第３の論理回路及び第４の論理回路相互間を接続する信号ラインが前記電圧アイランド内に設けられ、前記信号ライン上の信号レベルを増大する電圧バッファが前記電圧アイランドに設けられ、前記電圧バッファに前記第１の供給電圧が供給される、請求項１に記載の集積回路。
集積回路に設けられた電圧アイランドと、
前記集積回路のうち前記電圧アイランドとは別の場所に設けられた電力管理状態デバイスを備え、
前記電圧アイランドが、
前記電圧アイランドに供給される第１の供給電力を受け取り前記電圧アイランド内で使用する第２の供給電力を生じるスイッチング要素と、
前記スイッチング要素に接続され、前記第２の供給電力を前記電圧アイランド内に分配する電力分配ネットワークと、
前記電圧アイランドへの入力データを電圧シフトまたは分離する第１の電圧シフト・分離手段と、
前記電圧アイランドからの出力データを電圧シフトまたは分離する第２の電圧シフト・分離手段と、
前記第１の電圧シフト・分離手段及び前記第２の電圧シフト・分離手段との間に接続された第１の論理回路、状態保存ラッチ及び第２の論理回路とを備え、
前記第１の論理回路及び前記第２の論理回路に前記第２の供給電力が供給され、
前記状態保存ラッチに前記第１の供給電力及び前記第２の供給電力が供給され、
前記電力管理状態デバイスからのＦＥＮＣＥＮ制御信号の第１状態に応答して、前記第１の電圧シフト・分離手段及び前記第２の電圧シフト・分離手段が、前記電圧アイランドと前記集積回路との間のデータ入力通信及びデータ出力通信をディスエーブルし、
前記電力管理状態デバイスからのＦＥＮＣＥＮ制御信号の第２状態に応答して、前記第１の電圧シフト・分離手段及び前記第２の電圧シフト・分離手段が、前記電圧アイランドと前記集積回路との間のデータ入力通信及びデータ出力通信を確立する、集積回路。
前記第１の供給電力及び前記第２の供給電力が、前記第１の電圧シフト・分離手段及び前記第２の電圧シフト・分離手段に供給される、請求項５に記載の集積回路。
前記集積回路のうち前記電圧アイランドとは別の場所に設けられた第３の論理回路及び第４の論理回路相互間を接続する信号ラインが前記電圧アイランド内に設けられ、前記信号ライン上の信号レベルを増大する電圧バッファが前記電圧アイランドに設けられ、前記電圧バッファに前記第１の供給電圧が供給される、請求項５に記載の集積回路。
前記電力管理状態デバイスからのＤＩＳＡＢＬＥ制御信号の第１状態に応答して、前記スイッチング要素が前記第２の供給電力を前記第１の供給電力から切断し、
前記電力管理状態デバイスからのＤＩＳＡＢＬＥ制御信号の第２状態に応答して、前記スイッチング要素が前記第２の供給電力を前記第１の供給電力に結合する、請求項５に記載の集積回路。
前記電力管理状態デバイスからのＦＥＮＣＥＮ制御信号の第１状態に応答して、前記状態保存ラッチが該ラッチの状態を保存し、
前記電力管理状態デバイスからのＦＥＮＣＥＮ制御信号の第２状態に応答して、前記状態保存ラッチが復元する、請求項５に記載の集積回路。