JP2003298410A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 本発明の目的は、高速・低消費電力の半導体
集積回路を提供することにある。 【解決手段】 第１配線と、上記第１配線にソース・ド
レイン経路が接続され、上記第１配線により動作電位が
供給される複数のMOSトランジスタを有する第１回路ブ
ロックと、第２配線と、上記第２配線にソース・ドレイ
ン経路が接続され、上記第２配線により動作電位が供給
される複数のMOSトランジスタを有する第２回路ブロッ
クとを有し、上記第１配線は第１ＭＯＳＦＥＴのソース
・ドレイン経路を介して第３配線に接続され、上記第２
配線は第２ＭＯＳＦＥＴのソース・ドレイン経路を介し
て上記第３配線に接続され、上記第３配線は第１方向に
延在し、上記第１配線は上記第１方向と交わる第2方向
に延在するように配置され、上記第２配線は上記第２方
向に延在するように配置する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は微細ＭＯＳトランジ
スタで構成された半導体集積回路に係り、特に高速・低
電力動作に適した回路に関する。

【０００２】

【従来の技術】非特許文献１に述べられているように、
ＭＯＳトランジスタが微細化されるにつれてその耐圧が
低下するために、その動作電圧を低くせざるを得ない。
この場合に、高速動作を維持するためには、動作電圧の
低下に見合ってＭＯＳトランジスタのしきい電圧
（Ｖ_T）も低下させる必要がある。これは、動作速度
は、ＭＯＳトランジスタの実効ゲート電圧、すなわち動
作電圧からＶ_Tを差し引いた値で支配され、この値が大
きいほど高速だからである。しかし、Ｖ_Tを０．４Ｖ程
度以下にすると、以下に述べるように、ＭＯＳトランジ
スタのサブスレッショルド特性（テーリング特性）によ
って、トランジスタを完全にオフすることはもはやでき
なくなり、直流電流が流れるという現象が生ずる。

【０００３】図４９に示す従来のＣＭＯＳインバータに
ついて説明する。理想的には、入力信号ＩＮが低レベル
（＝Ｖ_SS）の時はＮチャネルＭＯＳトランジスタＭ_Nが
オフ、ＩＮが高レベル（＝Ｖ_CC）の時はＰチャネルＭＯ
ＳトランジスタＭ_Pがオフになり、いずれにしても電流
が流れることはない。しかし、ＭＯＳトランジスタのＶ
_Tが低くなると、サブスレッショルド特性を無視するこ
とができなくなる。

【０００４】図５０に示すように、サブスレッショルド
領域におけるドレイン電流Ｉ_DSは、ゲート・ソース間電
圧Ｖ_GSの指数関数に比例し、次式で表される。

【０００５】

【数１】

【０００６】ただし、ＷはＭＯＳトランジスタのチャネ
ル幅、Ｉ₀、Ｗ₀はＶ_Tを定義する際の電流値およびチャ
ネル幅、Ｓはテーリング係数（Ｖ_GS-log Ｉ_DS特性の傾
きの逆数）である。したがって、Ｖ_GS＝０でもサブスレ
ッショルド電流

【０００７】

【数２】

【０００８】が流れる。図４９のＣＭＯＳインバータで
オフ状態のトランジスタはＶ_GS＝０であるから、非動作
時において高電源電圧Ｖ_CCから接地電位である低電源電
圧Ｖ_SSに向かって上記の電流Ｉ_Lが流れることになる。
このサブスレッショルド電流は、図５０に示すように、
しきい電圧をＶ_TからＶ_T'に低下させると、Ｉ_LからＩ_L'
に指数関数的に大きくなる。数２の上式から明らかなよ
うに、サブスレッショルド電流を低減するためには、Ｖ
_Tを大きくするかＳを小さくすればよい。しかし、前者
は実効ゲート電圧の低下による速度の低下を招く。特
に、耐圧の点から微細化とともに動作電圧を低くしてい
くと、速度低下は顕著になり、微細化の利点を生かせな
くなるので好ましくない。また後者は、室温動作を前提
とする限り、次の理由により困難である。テーリング係
数Ｓは、ゲート絶縁膜の容量Ｃ_OXとゲート下の空乏層の
容量Ｃ_Dにより、次のように表される。

【０００９】

【数３】

【００１０】ここで、ｋはボルツマン定数、Ｔは絶対温
度、ｑは素電荷である。上式から明らかなように、Ｃ_OX
およびＣ_Dの如何にかからわずＳ≧ｋＴ ln 10／ｑであ
り、室温では60ｍＶ以下にすることは困難である。以上
述べた現象のために、多数のＭＯＳトランジスタで構成
された半導体集積回路の実質的な直流電流は著しく増大
してしまう。特に高温動作時には、Ｖ_Tが低くＳが大き
くなるため、この問題はさらに深刻になる。低電力化が
重要である今後のコンピュータ等のダウンサイジング時
代においては、このサブスレッショルド電流の増大は本
質的な問題である。

【非特許文献１】１９８９ インターナショナル シン
ポジウム オン ブイ・エル・エス・アイテクノロジ
ー，システムズ アンド アプリケーションズ、プロシ
ーディングズ オブ テクニカル ペーパーズ（1989年
5月）第１８８頁から第１９２頁（1989 International
Symposium on VLSI Technology, Systems and Applicat
ions, Proceedings of Technical Papers, pp.188-192
(May 1989)）

【００１１】

【発明が解決しようとする課題】本発明の目的は、ＭＯ
Ｓトランジスタを微細化しても高速・低電力の半導体集
積回路を提供することにある。

【００１２】

【課題を解決するための手段】上記目的を達成するため
の一つの手段は、本発明では、ＭＯＳトランジスタのソ
ースと電源の間に大電流と小電流との電流供給を制御す
る制御回路手段を挿入し、用途に応じてこれらの電流を
切り換えてＭＯＳトランジスタ回路に供給する。たとえ
ば、高速動作が要求される時は大電流を供給し、低消費
電力が要求される時は小電流を供給する。その際に、上
記ＭＯＳトランジスタのソースに接続される電源線と上
記電源に接続される電源線を交差するように配置する。

【００１３】上記の構成により通常動作時には高速動作
が要求されるので、上記電流供給手段から大電流をＭＯ
Ｓトランジスタ回路に供給し、高速動作を可能にする。
この時、ＭＯＳトランジスタ回路には前述のとおり直流
電流が流れるが、動作電流すなわち負荷の充放電電流に
比べて普通十分小さいので差し支えない。一方、待機時
には低消費電力が要求されるので、供給される電流を小
電流に切り換え、サブスレッショルド電流を抑える。こ
の時、電流が制限されることにより、ＭＯＳトランジス
タ回路の論理振幅は一般に大電流供給時よりも小さくな
るが、論理レベルを保証できる程度であれば差し支えな
い。

【００１４】

【発明の実施の形態】以下、まず、参考例として図１〜
図３５及び図４０〜図４３を参照して本発明を適用する
半導体集積回路を説明し、図３６〜図３９及び図４４〜
図４８を参照して具体的な実施例を説明する。

【００１５】まず、図１は本発明を適用する半導体集積
回路の原理を説明するのに好適な参考例である。図１
（ａ）は参考例によるインバータの回路図である。図
中、ＬはＣＭＯＳインバータであり、ＰチャネルＭＯＳ
トランジスタＭ_PとＮチャネルＭＯＳトランジスタＭ_Nか
らなる。本発明を適用する半導体集積回路は、後述のよ
うに、インバータだけでなくＮＡＮＤ、ＮＯＲなどの論
理ゲートあるいは論理ゲート群にも適用できるが、ここ
では簡単のためインバータの場合について説明する。Ｓ
_CおよびＳ_Sはスイッチ、Ｒ_CおよびＲ_Sは抵抗であり、本
参考例の特徴は、インバータＬの電源端子Ｖ_CL、Ｖ_SLと
電源Ｖ_CC、Ｖ_SSの間にそれぞれスイッチＳ_C、Ｓ_Sと抵抗
Ｒ_C、Ｒ_Sが並列に挿入されていることであり、これによ
り以下に説明するようにサブスレッショルド電流低減が
実現される。高速動作が要求される時間帯には、スイッ
チＳ_C、Ｓ_Sをオンにし、Ｖ_CC、Ｖ_SSを直接インバータＬ
に印加する（以下、高速動作モードという）。Ｍ_P、Ｍ_N
のしきい電圧（Ｖ_T）を低く設定しておけば、高速動作
させることができる。この時、前述のようにインバータ
Ｌにはサブスレッショルド電流が流れるが、これは普
通、動作電流すなわち負荷の充放電電流に比べて十分小
さいので問題にならない。

【００１６】一方、低消費電力が要求される時間帯に
は、スイッチＳ_C、Ｓ_Sをオフにして、抵抗Ｒ_C、Ｒ_Sを通
してインバータに電源を供給する（以下、低消費電力モ
ードという）。サブスレッショルド電流が抵抗を通して
流れることによる電圧降下により、Ｖ_CLはＶ_CCよりも低
下し、Ｖ_SLはＶ_SSよりも上昇する。図２に示すように、
この電圧降下により、次の２種の機構によってサブスレ
ッショルド電流が減少する。尚、入力信号ＩＮが低レベ
ル（Ｖ_SS）の場合のＭ_Nについて説明するが、ＩＮが高
レベル（Ｖ_CC）の場合のＭ_Pも同様である。 (i)ソース電位Ｖ_SLが上昇するため、バックゲートバイ
アスＶ_BS＝Ｖ_SS−Ｖ_SL＝−Ｖ_Mがかかり、しきい電圧が
Ｖ_T0からＶ_T1まで上昇する。しきい電圧の上昇分は、

【００１７】

【数４】

【００１８】である。これにより、サブスレッショルド
電流はＩ_L0からＩ_L1まで減少する。減少率は、

【００１９】

【数５】

【００２０】である。ここでＫは基板効果係数である。
例えば、Ｖ_M＝0.3Ｖ、Ｋ＝0.4√Ｖ、Ｓ＝100ｍＶ／deca
de、２ψ＝0.64Ｖならば、サブスレッショルド電流は21
％に低減される。

【００２１】(ii)ソース電位Ｖ_SLが上昇するため、ゲー
ト・ソース間電圧Ｖ_GS＝Ｖ_SS−Ｖ_SL＝−Ｖ_Mが負にな
る。これにより、サブスレッショルド電流はさらにＩ_L1
からＩ_{L 2}まで減少する。減少率は、

【００２２】

【数６】

【００２３】である。例えば、Ｖ_M＝0.3Ｖ、Ｓ＝100ｍ
Ｖ／decadeならば、サブスレッショルド電流は０．１％
に低減される。(i)(ii)の効果を併せると、

【００２４】

【数７】

【００２５】となる。例えば、Ｖ_M＝0.3Ｖならば0.02％
になる。ここで、Ｖ_Mは方程式

【００２６】

【数８】

【００２７】の解である。尚、インバータＬのＭＯＳト
ランジスタＭ_P、Ｍ_Nのバックゲートはそれぞれのソース
（Ｖ_CL、Ｖ_SL）に接続してもよいが、(i)の効果を得る
ためには図１（ａ）のようにＶ_CC、Ｖ_SSに接続する方が
望ましい。

【００２８】図３にサブスレッショルド電流低減効果を
示す。ここでは、将来の超低電圧動作の超高集積ＬＳＩ
を想定し、バックゲートバイアスが０のときのしきい電
圧Ｖ _T0＝0.05〜0.15Ｖ、ＬＳＩ全体のオフ状態のトラン
ジスタのチャネル幅の総和Ｗ＝100ｍである場合につい
て計算している。抵抗を大きくするほどＶ_Mが大きくな
り、効果が大きくなる。ただし、図１（ｂ）に示すよう
に、出力信号ＯＵＴの論理振幅は入力信号ＩＮの論理振
幅よりも小さくなるので、多段接続の際は信号の電圧レ
ベルに注意しなければならないが、これについては後述
する。

【００２９】また、本発明を適用する半導体集積回路に
はしきい電圧のバラツキを自動的に補償する作用があ
る。すなわち、しきい電圧が低くサブスレッショルド電
流が大きいときは、抵抗による電圧降下Ｖ_Mが大きくな
り、しきい電圧が高くサブスレッショルド電流が小さい
ときは、Ｖ_Mが小さくなる。いずれの場合も、電流の変
動が抑制される。図３から明らかなように、サブスレッ
ショルド電流の変動は抵抗値が大きいほど小さい。例え
ば、抵抗値を３ｋΩ以上にすれば、しきい電圧が±０．
０５Ｖばらついても、サブスレッショルド電流Ｉ_Lの変
動は±２０％以内に抑えられる。

【００３０】次に、参考例１で説明したスイッチと抵抗
の具体的な実現方法を示す。図４は、スイッチと抵抗と
をともにＭＯＳトランジスタで実現した例である。スイ
ッチ用のＭＯＳトランジスタＭ_C1とＭ_S1は、コンダクタ
ンスの大きいＭＯＳトランジスタであり、それぞれ図１
のスイッチＳ_C、Ｓ_Sに相当する。高速動作モードの時
は、信号φ_Cを低レベル、φ_Sを高レベルにすることによ
って、Ｍ_C1、Ｍ_S1はオンになる。φ_C、φ_Sの電圧レベル
は、それぞれＶ_SS、Ｖ_CCでもよいが、Ｍ_C1、Ｍ_S1のコン
ダクタンスをより大きくするために、φ_CをＶ_SSよりも
低く、φ_SをＶ_CCよりも高くしてもよい。そのための電
圧は、チップの外部から与えるか、ＥＥＰＲＯＭやＤＲ
ＡＭで周知のオンチップ昇圧回路で発生させればよい。
低消費電力モードのときは逆に、φ_Cを高レベル、φ_Sを
低レベルにすることによって、Ｍ_C1、Ｍ_S1はオフにな
る。この時は、電流を確実に抑止できるようにしなけれ
ばならない。そのためには、次の２通りの方法がある。
第１の方法は、外部電圧またはオンチップ昇圧回路によ
って、φ_CをＶ_CCよりも高く、φ_SをＶ_SSよりも低くする
ことである。第２の方法は、Ｍ_C1、Ｍ_S1として、インバ
ータＬに用いられているものよりもしきい電圧が高い
（よりエンハンスメントの）トランジスタを用いること
である。第１の方法は、しきい電圧の異なるトランジス
タを作るための工程が不要であるという利点がある。一
方、第２の方法は、外部電圧を受ける端子あるいはオン
チップ昇圧回路が不要であるから、面積の点で有利であ
る。ＭＯＳトランジスタＭ_C2とＭ_S2はコンダクタンスの
小さいＭＯＳトランジスタであり、それぞれ図１の抵抗
Ｒ_C、Ｒ_Sに相当する。これらのトランジスタは、ゲート
がそれぞれＶ_SS、Ｖ_CCに接続されており、常にオンであ
る。これらのトランジスタはオフにする必要がないの
で、そのしきい電圧は低くても差し支えない。

【００３１】次に、本発明を適用する半導体集積回路が
適用される時間帯について述べる。図５に信号φ_C、φ_S
のタイミングの例を示す。図５（ａ）および（ｂ）は、
本発明を適用する半導体集積回路をメモリＬＳＩに適用
した場合である。メモリＬＳＩは、チップエネーブル信
号ＣＥ￣（補信号）が低レベルのとき動作状態、高レベ
ルのとき待機状態になる。図５（ａ）の場合は、信号φ
_Cは、ＣＥ￣の立下りに同期して低レベルになり、ＣＥ
￣の立上りからやや遅れて高レベルになる。信号φ_Sは
その逆である。従って、図中のａの時間帯は高速動作モ
ード、ｂの時間帯は低消費電力モードになる。一般に多
数のメモリＬＳＩを用いたメモリ装置では、動作状態に
あるＬＳＩは少数であり、大多数のＬＳＩは待機状態に
ある。従って、待機状態にあるＬＳＩを低消費電力にす
れば、メモリ装置全体の低消費電力化に大きく寄与す
る。なお、ＣＥ￣の立上りから低消費電力モードに入る
までに遅延を設ける理由は、この間にＬＳＩの内部回路
のリセットが行われるからである。図５（ｂ）はさらに
低消費電力化を図った例である。ここでは、ＣＥ￣が変
化した直後のみを高速動作モードにしている。すなわ
ち、ＣＥ￣が低レベルになった直後はデータの読出し／
書込みが行なわれ、ＣＥ￣が高レベルになった直後は内
部回路のリセットが行なわれるので、これらの時間帯は
高速動作モードとし、その他の時間帯は低消費電力モー
ドにしている。なお、ここには記載されていないが、ア
ドレス信号が変化したときに高速動作モードに入るよう
にしてもよい。図５（ｃ）は本発明を適用する半導体集
積回路をマイクロプロセッサに適用した例である。通常
動作状態では、クロックＣＬＫが印加されている。この
とき、信号φ_Cは低レベル、φ_Sは高レベルであり、高速
動作モードである。マイクロプロセッサが待機状態また
はデータ保持状態になると、クロックＣＬＫが停止し、
信号ＢＵが高レベルになる。これに同期して、φ_Cは高
レベル、φ_Sは低レベルになり、低消費電力モードにな
る。これにより、マイクロプロセッサの消費電力が低減
され、電池などの小容量の電源で長時間バックアップす
ることが可能になる。

【００３２】図６は、図４の回路を実現するためのデバ
イス構造の一例である。この図のポリシリコン１３０、
１３１、１３２、１３３がそれぞれ図４のＭ_C2、Ｍ_P、
Ｍ_N、Ｍ_S2のゲートに相当する（Ｍ_C1、Ｍ_S1はここには
記載されていない）。注意すべきことは、Ｍ_C2とＭ_Pと
が同一のｎウェル１０１（ｎ＋拡散層１２０を介してＶ
_CCに接続されている）を共有していることである。Ｍ_N
とＭ_S2も同様にｐ基板（Ｖ_SSに接続されている）１００
を共有している。これからわかるように、ＭＯＳトラン
ジスタのバックゲートをＶ_CC、Ｖ_SSに接続する方が、ソ
ースに接続する場合に比べて、前述の(i)の効果が得ら
れるだけでなく、レイアウト面積の点でも有利である。
ここに示した例では、ｐ基板中にｎウェルを形成してい
るが、逆にｎ基板中にｐウェルを形成してもよい。ある
いは、アイ・エス・エス・シー・シー、ダイジェスト・
オブ・テクニカル・ペーパーズ、第２４８頁から第２４
９頁、１９８９年２月（ISSCC Digest of Technical Pa
pers, pp.248-249, Feb.1989）に記載されているような
三重ウェル構造を用いてもよい。

【００３３】図７にスイッチと抵抗の他の実現方法を示
す。本参考例の特徴は、カレントミラー回路を用いてい
ることである。すなわち、しきい電圧が同じＭＯＳトラ
ンジスタＭ_C2とＭ_C3は、ゲートとソースを共有するいわ
ゆるカレントミラー回路を成しており、Ｍ_C2には電流源
Ｉ₀に比例する電流が流れ、そのインピーダンスは大き
い。Ｍ_S2とＭ_S3についても同様である。したがって、Ｍ
_C2、Ｍ_S2は高抵抗とみなすことができる。尚、電流源Ｉ
₀とＭ_C3、Ｍ_S3から成る回路ＣＳを複数の論理ゲートで
共有してもよい。カレントミラー回路はここに示した回
路だけでなく、他の回路でもよい。例えば、ＭＯＳトラ
ンジスタの代わりにバイポーラトランジスタを用いても
よい。

【００３４】このように、スイッチと抵抗の実現方法
は、いろいろな変形がありうる。要は、高速動作が要求
される時間帯には大電流を、低消費電力が要求される時
間帯には小電流を流す手段であればよい。以下の図面で
は、簡単のため、図１のようにスイッチと抵抗で表すこ
とにする。

【００３５】インバータのＭＯＳトランジスタのバック
ゲートは、Ｖ_CC、Ｖ_SSに限らず別の電源に接続してもよ
く、その電圧を可変にしてもよい。図８にその例を示
す。ここでは、Ｍ_P、Ｍ_Nのバックゲートをそれぞれ電源
Ｖ_WW、Ｖ_BBに接続し、それらのバックゲート電圧値を動
作時と待機時とで変えている。Ｖ_BBについて言えば、高
速動作が要求される時間帯にはＶ_BBを浅くして（あるい
は極端な場合わずかに正にして）Ｍ_NのＶ_Tを低くして高
速動作を可能にする。低消費電力が要求される時間帯に
はＶ_BBを深くしてＭ_NのＶ_Tを高くして、サブスレッショ
ルド電流を抑える。これにより、前記(i)の効果がさら
に大きくなる。以上Ｖ_BBについて述べたが、Ｖ_WWも電圧
の極性が逆になるだけで同様である。なお、この種のバ
ックゲート電圧発生回路は、例えばアイ・エス・エス・
シー・シー、ダイジェスト・オブ・テクニカル・ペーパ
ーズ、第２５４頁から第２５５頁、１９８５年２月（IS
SCCDigest of Technical Papers, pp.254-255, Feb.198
5）に記載されている。

【００３６】図９は、図８の回路を実現するためのデバ
イス構造の一例である。ここでは、前述の三重ウェル構
造を用いており、ｎウェル１０５（ＰチャネルＭＯＳト
ランジスタのバックゲート）はｎ＋拡散層１２０を介し
てＶ_WWに、ｐウェル１０３（ＮチャネルＭＯＳトランジ
スタのバックゲート）はｐ＋拡散層１２７を介してＶ _BB
に接続されている。この三重ウェル構造は、Ｐチャネ
ル、Ｎチャネル共に回路ごとに独立したウェルに入れる
ことができるので、回路ごとにバックゲート電圧を設定
できるという利点がある。例えば、１つのＬＳＩ内に動
作状態にある回路と待機状態にある回路が混在する場
合、前者のバックゲート電圧を浅く、後者のバックゲー
ト電圧を深くすることができる。

【００３７】次に、インバータを多段接続したインバー
タ列の場合について述べる。簡単のため、まず２段の場
合で原理を説明する。図１０（ａ）は、ＣＭＯＳインバ
ータＬ₁、Ｌ₂を接続した場合の回路図である。各段のイ
ンバータごとに、スイッチＳ_Ci、Ｓ_Siと抵抗Ｒ_Ci、Ｒ_Si
（ｉ＝１，２）が挿入されている。高速動作モードで
は、４個のスイッチをすべてオンにし、Ｖ_CC、Ｖ_SSを直
接インバータＬ₁、Ｌ₂に印加する。インバータのＭＯＳ
トランジスタのしきい電圧（Ｖ_T）を低く設定しておけ
ば、高速動作させることができる。一方、低消費電力モ
ードでは、４個のスイッチをすべてオフにして、抵抗を
通してインバータに電源を供給する。サブスレッショル
ド電流が抵抗を通して流れることによる電圧降下によ
り、Ｖ_CL1、Ｖ_CL2はＶ_CCよりも低下し、Ｖ_SL1、Ｖ_SL2は
Ｖ_SSよりも上昇する。第１段のインバータＬ₁について
は、図１の場合と同様に、前記(i)(ii)の機構によって
サブスレッショルド電流が減少する。しかし、図１０
（ｂ）に示すように、Ｌ₁の出力Ｎ₁の論理振幅は入力信
号ＩＮの論理振幅よりも小さい。すなわち、ＩＮが低レ
ベル（＝Ｖ_SS）の時はＮ₁の電圧レベルはＶ_CL1になり、
ＩＮが高レベル（＝Ｖ_CC）の時はＮ₁の電圧レベルはＶ
_SL1になる。これが第２段のインバータＬ₂の入力となる
から、Ｌ₂のサブスレッショルド電流低減のためには、
Ｖ_CC＞Ｖ_CL1＞Ｖ_CL2、Ｖ_SS＜Ｖ_SL1＜Ｖ_SL2となるように
抵抗値を設定するのが望ましい。これにより、Ｌ₂につ
いても前記(i)(ii)の機構によってサブスレッショルド
電流が減少する。Ｖ_CL1＝Ｖ_CL2、Ｖ_SL1＝Ｖ_SL2の時は、
(i)による効果は得られるが(ii)による効果は得られな
い。

【００３８】図１１（ａ）に示す多段接続の場合も上と
同様で、Ｖ_CC＞Ｖ_CL1＞Ｖ_CL2＞……＞Ｖ_CLk、Ｖ_SS＜Ｖ
_SL1＜Ｖ_SL2＜……＜Ｖ_SLkとなるようにするのがよい。
ただし、図１１（ｂ）に示すように、１段ごとに論理振
幅が小さくなるので、適宜レベル変換回路を挿入して振
幅を回復させる。この例では、ｋ段のインバータの後に
レベル変換回路ＬＣを付加して、出力信号ＯＵＴの論理
振幅が入力信号ＩＮと同じになるようにしている。この
種のレベル変換回路は、例えばシンポジウム・オン・ブ
イ・エル・エス・アイ・サーキッツ、ダイジェスト・オ
ブ・テクニカル・ペーパーズ、第８２頁から第８３頁、
１９９２年６月（Symposium on VLSI Circuits, Digest
of Technical Papers, pp.82-83, June 1992）に記載
されている。レベル変換回路ＬＣは高速動作時には不要
である。なぜなら、スイッチがすべてオンになっている
ので、Ｖ_CL1＝Ｖ_CL2＝……＝Ｖ_CLk＝Ｖ_CC、Ｖ_SL1＝Ｖ
_SL2＝……＝Ｖ_SLk＝Ｖ_SSであり、論理振幅の減少がない
からである。したがって、高速動作時には、スイッチＳ
_LCをオンにしてレベル変換回路をバイパスさせることに
よって、遅延を避けることができる。

【００３９】図１２（ａ）に多段接続インバータ列の他
の例を示す。この例では、スイッチＳ_C、Ｓ_Sと抵抗
Ｒ_C、Ｒ_SがすべてのインバータＬ₁〜Ｌ_kにより共有され
ており、電圧Ｖ_CL、Ｖ_SLはＬ₁〜Ｌ_kに共通である。それ
ゆえに、図１０の説明で述べたように、前記(i)の機構
によるサブスレッショルド電流低減効果は得られるが(i
i)による効果は得られない。したがって、サブスレッシ
ョルド電流低減効果は前参考例よりも小さくなる。しか
し、その反面スイッチと抵抗のレイアウト面積が節約で
きるという利点がある。また、図１２（ｂ）に示すよう
に、すべての信号（入出力信号を含めて）の電圧レベル
が同一であり、前参考例のような論理振幅の減少がない
という特長がある。そのため、レベル変換回路は不要で
あり、また、ＮＡＮＤ、ＮＯＲなどの論理が組みやすい
という利点がある。

【００４０】次に、本発明を適用する半導体集積回路を
一般の組合せ論理回路に適用する場合について述べる。

【００４１】例えば、図１３に示す組合せ論理回路を考
える。これに本発明を適用する半導体集積回路を適用す
るには、まず論理ゲートを図１３のようにグループ分け
する。この例では、１５個の論理ゲートＬ₁〜Ｌ₁₅が３
つのグループＧ₁、Ｇ₂、Ｇ₃に分けられている。グルー
プ分けに当たっては、第ｉ番目のグループに含まれる論
理ゲートの出力信号は、第（ｉ＋１）番目以降のグルー
プの論理ゲートにのみ入力されるようにする。

【００４２】次に、図１４に示すように、各グループご
とに電源との間にスイッチと抵抗を挿入する。論理ゲー
トの出力信号の論理振幅は、図１１の場合と同様に、１
段ごとに小さくなるから、図１４に示すようにレベル変
換回路群ＧＣ₁、ＧＣ₂を挿入して振幅を回復させる。
尚、図示されていないが、高速動作時には図１１の場合
と同様にレベル変換回路群ＧＣ₁、ＧＣ₂をパイパスさせ
てもよい。本参考例の特徴の１つは、同じグループに含
まれる論理ゲートは、スイッチと抵抗を共有しているこ
とである。図１３の例で言えば、グループＧ₁に含まれ
る３個のインバータは、スイッチＳ_C1、Ｓ_S1と抵抗
Ｒ_C1、Ｒ_S1を共有している。本参考例のもう１つの特徴
は、レベル変換回路の前後のグループでスイッチと抵抗
を共有していることである。すなわち、グループＧ₁と
Ｇ_k+1はスイッチＳ_C1、Ｓ_S1および抵抗Ｒ_C1、Ｒ_S1を、
グループＧ₂とＧ_k+2はスイッチＳ_C2、Ｓ_S2および抵抗Ｒ
_C2、Ｒ_S2を、……、グループＧ_kとＧ_2kはスイッチ
Ｓ_Ck、Ｓ_Skおよび抵抗Ｒ_Ck、Ｒ_Skをそれぞれ共有してい
る。このように、複数の論理ゲートでスイッチと抵抗を
共有することにより、ＬＳＩ全体として見ればスイッチ
と抵抗との数を低減でき、レイアウト面積を節約でき
る。

【００４３】図１５に本発明を適用する半導体集積回路
の他の参考例を示す。図１５の参考例がこれまでの参考
例と相違するのは、電圧リミッタ（降圧回路、昇圧回
路）ＶＣ₁、ＶＣ₂、……、ＶＣ_k、ＶＳ₁、ＶＳ₂、…
…、ＶＳ_kを用いていることである。低消費電力が要求
される時には、スイッチＴ_C1〜Ｔ_Ck、Ｔ_S1〜Ｔ_Skを図示
の側に切換え、電圧リミッタによって論理ゲート群に電
源を供給する。電圧リミッタＶＣ₁、ＶＣ₂、……、ＶＣ
_kは、電源電圧Ｖ_CC側の降圧回路として動作し、Ｖ_CCよ
りも低くほぼ安定化された内部電圧Ｖ_CL1、Ｖ_CL2、…
…、Ｖ_CLkをそれぞれ発生する。一方、ＶＳ₁、ＶＳ₂、
……、ＶＳ_kは、接地Ｖ_SS側の昇圧回路として動作し、
Ｖ_SSよりも高くほぼ安定化された内部電圧Ｖ_SL1、
Ｖ_SL2、……、Ｖ_SLkをそれぞれ発生する。発生する電圧
は前述の参考例と同様に、Ｖ_CC＞Ｖ_CL1＞Ｖ_CL2＞……＞
Ｖ_CLk、Ｖ_SS＜Ｖ_SL1＜Ｖ_SL2＜……＜Ｖ_SLkとするのがよ
い。尚、この種の電圧リミッタについては、特開平２−
２４６５１６号公報に開示されている。逆に、高速動作
が要求される時は、スイッチを図示されているのとは反
対側に切換えて、Ｖ_CC、Ｖ_SSを直接論理ゲート群に印加
して、高速動作を可能にする。尚、この時は電圧リミッ
タは不要になるので、その動作を停止させてもよい。

【００４４】これまでの参考例は、インバータ列や組合
せ論理回路といったフィードバックのない回路であった
が、本発明を適用する半導体集積回路はフィードバック
のある回路にも適用できる。一例として、図１６（ａ）
に示す２個のＮＡＮＤゲートを組合せたラッチ回路の場
合について説明する。図１６（ｂ）に回路図を示す。２
個のＮＡＮＤゲートＬ₁、Ｌ₂と電源Ｖccおよび接地Ｖss
との間に、それぞれスイッチＳ_C1、Ｓ_S1、Ｓ_C2、Ｓ_S2お
よび抵抗Ｒ_C1、Ｒ_S1、Ｒ_C2、Ｒ_S2が挿入されている。Ｖ
_CL1、Ｖ_CL2がＶ_CCよりも低下し、Ｖ_{SL 1}、Ｖ_SL2がＶ_SSよ
りも上昇し、前記(i)の機構によってサブスレッショル
ド電流が低減される。

【００４５】図１７は、さらにサブスレッショルド電流
を低減するために、情報のラッチに用いられる４個のＭ
ＯＳトランジスタＭ_P12、Ｍ_P22、Ｍ_N12、Ｍ_N22のしきい
電圧Ｖ_Tを他のＭＯＳトランジスタＭ_P11、Ｍ_P21、
Ｍ_N11、Ｍ_N21のしきい電圧より高く（よりエンハンスメ
ントに）した例である。入力信号が印加される他のＭＯ
ＳトランジスタＭ_P11、Ｍ_P21、Ｍ_N11、Ｍ_N21のしきい電
圧Ｖ_Tは低いままであるから、高速動作が可能である。
この場合、Ｖ_SS側のスイッチと抵抗は不要である。なぜ
ならば、高しきい電圧のＶ_SS側トランジスタＭ_N12、Ｍ
_N22によって電流を確実に抑止できるからである。

【００４６】これまでの参考例は、入力信号が低レベル
でも高レベルでもサブスレッショルド電流を低減できる
ものであった。しかし実際のＬＳＩでは、サブスレッシ
ョルド電流低減が必要な時間帯、例えば待機状態におけ
る特定の信号のレベルは予め判っていることが多い。こ
のような場合は、より簡単な回路でサブスレッショルド
電流を低減することができる。

【００４７】図１８は、待機状態における入力信号ＩＮ
は低レベル（“Ｌ”）であると判っている場合のインバ
ータ列の回路例である。ＩＮが低レベルであるから、ノ
ードＮ₁、Ｎ₃、Ｎ₅、……は高レベル、Ｎ₂、Ｎ₄、Ｎ₆、
……は低レベルになり、ＰチャネルＭＯＳトランジスタ
のうちＭ_P2、Ｍ_P4、……がオフ、ＮチャネルＭＯＳトラ
ンジスタのうちＭ_N1、Ｍ_N3、……がオフである。スイッ
チと抵抗は、これらのオフ状態のトランジスタのソース
にのみ挿入すれば十分である。サブスレッショルド電流
が流れるのはオフ状態のトランジスタだからである。

【００４８】また、図１９に示すように、スイッチと抵
抗を複数のインバータで共有しても差し支えない。これ
らの参考例は、入力信号のレベルが判っていなければな
らないという制約はあるが、簡単な回路でサブスレッシ
ョルド電流を低減できるという利点がある。図１８、１
９を図１１と比較してみれば明らかなように、スイッチ
と抵抗の数が少なくなり、レベル変換回路が不要にな
る。インバータだけでなくＮＡＮＤ、ＮＯＲなどの論理
ゲートでも、待機状態における入力信号のレベルが判っ
ている場合は、より簡単な回路でサブスレッショルド電
流を低減することができる。

【００４９】図２０は２入力ＮＡＮＤゲート、図２１は
２入力ＮＯＲゲートの例である。２つの入力信号ＩＮ₁
とＩＮ₂がいずれも低レベル、あるいはいずれも高レベ
ルの場合は、これらのゲートは実質的にインバータと等
価であるから、図１８、図１９で説明した方法が適用で
きる。問題は、図のように一方の入力が低レベル
（“Ｌ”）、他方の入力が高レベル（“Ｈ”）の場合で
ある。

【００５０】図２０のＮＡＮＤゲートの場合は、Ｐチャ
ネルＭＯＳトランジスタＭ_P12とＮチャネルＭＯＳトラ
ンジスタＭ_N11がオフであるが、出力ＯＵＴは高レベル
であるから、サブスレッショルド電流が流れるのはＭ
_N11である。従って、Ｖ_SS側にスイッチと抵抗を挿入す
ればよい。図２１のＮＯＲゲートの場合は逆に、サブス
レッショルド電流が流れるのはＰチャネルＭＯＳトラン
ジスタＭ_P14である。従って、Ｖ_CC側にスイッチと抵抗
を挿入すればよい。図２０、図２１は上記方式を２入力
論理ゲートに適用した例であるが、３入力以上の論理ゲ
ートでも同様にできる。また、スイッチと抵抗は、他の
論理ゲートと共有してもよいことはもちろんである。

【００５１】図２２はクロックインバータにおいて、待
機状態ではクロックＣＬＫ₁は低レベル、ＣＬＫ₂は高レ
ベルであると判っている場合の回路例である。この場合
は、ＭＯＳトランジスタＭ_P16、Ｍ_N16が共にオフである
から、出力ＯＵＴは高インピーダンスになり、その電圧
レベルはＯＵＴに接続されている他の回路（図示せず）
によって決まる。電圧レベルによってＭＯＳトランジス
タＭ_P16、Ｍ_N16のいずれにサブスレッショルド電流が流
れるかが決まるから、この場合は、図のようにスイッチ
と抵抗をＶ_CC側、Ｖ_SS側の両方に挿入すればよい。一般
の組合せ論理回路の場合も、入力信号のレベルが予め判
っている場合は、より簡単な回路でサブスレッショルド
電流を低減することができる。図１３に示した組合せ論
理回路を例にとりあげて説明する。

【００５２】図２３は、この回路の入力ＩＮ₁〜ＩＮ₆が
すべて低レベルと判っている場合の回路構成例である。
インバータＬ₁〜Ｌ₃、Ｌ₅、Ｌ₆については、図１８、図
１９と同様に、Ｌ₁〜Ｌ₃のＶ_SS側とＬ₅、Ｌ₆のＶ_CC側に
スイッチと抵抗を挿入する。ＮＯＲゲートＬ₇は、入力
信号がいずれも低レベルであるから、実質的にインバー
タと等価である。従って、Ｖ_SS側にスイッチと抵抗を挿
入すればよい。ＮＯＲゲートＬ₄は、入力信号の一方が
低レベル、他方が高レベルであるから、図２１と同様
に、Ｖ_CC側にスイッチと抵抗を挿入する。回路グループ
Ｇ内の８個のＮＡＮＤゲートのうち、Ｌ₁₂だけは３つの
入力信号がすべて高レベルであり、インバータと等価で
あるから、Ｖ_CC側にＭＣで示したスイッチと抵抗を挿入
する。他のＮＡＮＤゲートは、入力信号に低レベルのも
のと高レベルのものが混在するから、図２０と同様に、
Ｖ_SS側にＭＳで示したスイッチと抵抗を挿入すればよ
い。以上の説明から明らかなように、出力が高レベルで
ある論理ゲートにはＶ_SS側に、出力が低レベルである論
理ゲートにはＶ_CC側に、スイッチと抵抗を挿入すればよ
い。図２３に示すように、これらのスイッチと抵抗を複
数の論理ゲートで共有することにより、レイアウト面積
を節約できる。

【００５３】図２４はレイアウト構成の例を示す図であ
る。この例は他に開示されておらず本明細書で初めて示
されたものである。メモリ特にダイナミック形ランダム
アクセスメモリ（ＤＲＡＭ）のデコーダ回路とワードド
ライバ回路を例にしている。グループＧ１（デコーダ回
路），Ｇ２１〜Ｇ２４（ワードドライバ回路）は図２３
のＧと同種の回路グループであり、回路グループＧ１と
Ｖ_CC側の電源であるＶ_CC1との間にはＭＣ１を、回路グ
ループＧ２１〜Ｇ２４とＶ_CC側の電源であるＶ_{C C2}との
間にはＭＣ２を挿入している。ＭＣ１とＭＣ２はｐＭＯ
Ｓで構成し、ｐＭＯＳのオン抵抗とオフ抵抗によって、
図２３のＭＣで示したスイッチと抵抗を実現している。
すなわち、オン抵抗は図２３でスイッチを閉じた時の抵
抗であり、オフ抵抗は図２３でスイッチを開いた時のＲ
ｃである。また、ＭＡはメモリセルＭＣを２次元的に敷
き詰めたメモリセルアレーであり、ワードドライバ回路
の出力Ｗ１，Ｗ２のうち例えばＷ１が選択されるとデー
タ線対ＤＴ，ＤＢにメモリセルの信号が読み出され、こ
れがセンスアンプＳＡ１，ＳＡ２で増幅される。このよ
うな構成がＤＲＡＭでは多数あり、レイアウト上ＭＡの
図２４での横方向の長さとＧ１，Ｇ２１〜Ｇ２４の長さ
とはほぼ一致する。この時、ＭＣ１，ＭＣ２は多数のＧ
１，Ｇ２１〜Ｇ２４で共用し、この図２４に示すよう
に、図中でセンスアンプ領域の下の領域に配置する。こ
のように配置することによりレイアウト面積を節約でき
る。

【００５４】フィードバックがある回路についても、信
号のレベルが予め判っている場合は、より簡単な回路で
サブスレッショルド電流を低減することができる。図２
５は、図１６（ａ）のラッチに適用した例である。この
種のラッチは、待機状態においては普通、入力信号ＩＮ
₁、ＩＮ₂が共に高レベルであり、出力信号ＯＵＴ₁、Ｏ
ＵＴ₂のうちの一方が低レベル、他方が高レベルとなっ
て１ビットの情報を保持している。図２５は、ＯＵＴ₁
が低レベル、ＯＵＴ₂が高レベルであると判っている場
合の回路構成例である。ＮＡＮＤゲートＬ₁は、２つの
入力信号が共に高レベルであるから、インバータと等価
であり、図１８、図１９と同様に、Ｖ_CC側にスイッチと
抵抗を挿入する。ＮＡＮＤゲートＬ₂は、入力信号の一
方が低レベル、他方が高レベルであるから、図２０と同
様に、Ｖ_SS側にスイッチと抵抗を挿入すればよい。これ
らのスイッチと抵抗は、他の論理ゲートと共有してもよ
いことはもちろんである。

【００５５】図２６は、上記方式をメモリＬＳＩなどで
周知のデータ出力バッファに適用した例である。待機状
態においては、出力エネーブル信号ＯＥが低レベルであ
り、ＮＡＮＤゲートＬ₂₁及びＬ₂₂の出力は高レベル、イ
ンバータＬ₂₃の出力は低レベルである。従って、出力段
Ｌ₂₄を構成する２個のＭＯＳトランジスタＭ_P20および
Ｍ_N20は共にオフであり、出力ＤＯＵＴは高インピーダ
ンスである。論理ゲートＬ₂₁〜Ｌ₂₃については、図２３
の説明で述べた方針に従って、Ｖ_SS側もしくはＶ_CC側に
スイッチと抵抗を挿入すればよい。出力段Ｌ₂₄について
は、図２２のクロックインバータの場合と同様に、スイ
ッチと抵抗をＶ_CC側、Ｖ_SS側の両方に挿入すればよい。

【００５６】図２７は、上記方式をメモリＬＳＩなどで
周知のデータ入力バッファに適用した例である。図中、
ＳＢは待機状態のときに高レベルになる信号である。イ
ンバータＬ₃₁およびＬ₃₂の出力は、図４および図７に示
したように、それぞれφ_S、φ_Cとしてスイッチの制御に
用いることができる。Ｌ₃₃はＮＡＮＤゲートであり、そ
の入力はφ_Sとデータ入力信号Ｄ_INである。待機状態の
ときはφ_Sは低レベルであるから、Ｄ_INの如何にかかわ
らずＬ₃₃の出力は高レベル、従ってインバータＬ₃₄の出
力ｄ_INの出力は低レベルになる。一方、動作状態のとき
は、ＳＢが低レベルであるから、ｄ_INはＤ_INに追随す
る。ＮＡＮＤゲートＬ₃₃とインバータＬ₃₄については、
それぞれＶ_SS側、ＶＣＣ側にスイッチと抵抗を挿入する
ことにより、サブスレッショルド電流を低減できる。イ
ンバータＬ₃₁とＬ₃₂についてはこの手法は使えないが、
ＭＯＳトランジスタのしきい電圧を高くすることによ
り、サブスレッショルド電流を低減できる。待機状態と
動作状態の切り換えにはそれほど高速性は要求されない
ことが多いから、しきい電圧の高いＭＯＳトランジスタ
を用いても差し支えない。図１８〜２６の参考例は、簡
単な回路でサブスレッショルド電流を低減できるという
利点がある反面、サブスレッショルド電流低減が必要な
時間帯、例えば待機状態における信号レベルが判ってい
なければ適用できないという制約がある。従って、この
ときには、ＬＳＩ内のできるだけ多くのノードのレベル
が確定するようにすることが望ましい。図２７の入力バ
ッファを用いることによって、このときの信号ｄ_INのレ
ベルを低レベルに確定させることができる。なお、信号
ｄ_INのレベルを確定させる方法としては、この他に、例
えば「待機状態のときはデータ入力端子Ｄ_INは低レベル
（または高レベル）にする」という仕様を定めておく方
法もある。以上、データ入力バッファについて述べた
が、アドレス信号その他の信号の入力バッファも同様で
ある。

【００５７】図１８〜図２７の参考例は、メモリＬＳＩ
に適用するのに好適である。メモリＬＳＩでは、待機状
態の時に高レベルであるか低レベルであるかが判ってい
るノードが比較的多く、さらに図２７の入力バッファを
用いることによってほとんどのノードのレベルを確定さ
せられるからである。図２６、２７の参考例は、ＬＳＩ
チップの外部端子に対する入出力回路としてだけでな
く、例えばマイクロプロセッサの内部バスに対するドラ
イバ／レシーバとしても用いることができる。

【００５８】これまでは本発明を用いる半導体集積回路
をＣＭＯＳ回路に適用した参考例について述べてきた
が、本発明を用いる半導体集積回路は、単一極性のＭＯ
Ｓトランジスタで構成された回路にも適用できる。図２
８にＮチャネルＭＯＳトランジスタのみで構成された回
路の例を示す。図中、ＰＣはプリチャージ信号、Ｉ
Ｎ₁、ＩＮ₂は入力信号である。待機時、すなわちプリチ
ャージ状態では、ＰＣが高レベル、ＩＮ₁とＩＮ₂は低レ
ベルであり、出力ＯＵＴは高レベル（＝Ｖ_CC−Ｖ_T）に
プリチャージされている。動作時には、ＰＣが低レベル
になった後、ＩＮ₁とＩＮ₂は高レベルになるかあるいは
低レベルにとどまる。ＩＮ₁とＩＮ₂のうち少なくとも一
方が高レベルになれば、ＯＵＴは低レベルになり、両方
共低レベルにとどまれば、ＯＵＴは高レベルのままであ
る。すなわち、この回路はＩＮ₁とＩＮ₂のＮＯＲを出力
する回路である。この回路では、待機時にオフになって
いるトランジスタは、Ｖ_SS側のＭ_N41、Ｍ_N42であり、こ
れらのトランジスタにサブスレッショルド電流が流れ
る。従って、この回路に本発明を用いる半導体集積回路
を適用するには、図に示すように、Ｖ_SS側にスイッチと
抵抗を挿入すればよい。Ｖ_CC側には不要である。

【００５９】図１８〜２８の参考例は、簡単な回路でサ
ブスレッショルド電流を低減できるという利点がある反
面、サブスレッショルド電流低減が必要な時間帯、例え
ば待機状態における信号レベルが判っていなければ適用
できないという制約がある。従って、このときには、Ｌ
ＳＩ内のできるだけ多くのノードのレベルが確定するよ
うにすることが望ましい。このための手段としては、図
２７の入力バッファのような回路を用いることによっ
て、このときの信号ｄ_INのレベルを低レベルに確定させ
ることができる。このレベルを確定させる方法として
は、この他に、例えば「待機状態のときはデータ入力端
子Ｄ_INは低レベル（または高レベル）にする」という仕
様を定めておく方法もある。図１８〜図２８の参考例
は、メモリＬＳＩに適用するのに好適である。メモリＬ
ＳＩでは、待機状態の時に高レベルであるか低レベルで
あるかが判っているノードが比較的多く、さらに図２７
の入力バッファを用いることによってほとんどのノード
のレベルを確定させられるからである。

【００６０】以上の例では、論理振幅が段数の増加とと
もに低下したり、入力信号の電圧レベルが予め判ってい
ない場合にはやや複雑な設計が必要であるといった問題
がある。図２９は、これらを解決するもので、論理出力
が確定するまでの所要時間帯は、これまで述べてきたよ
うにスイッチをオンにして、通常の高速動作をさせる。
それ以外の時間帯では、スイッチをオフにすることによ
って、論理回路（図はＣＭＯＳインバータの例）のサブ
スレッショルド電流経路を遮断するものである。ただ
し、スイッチがオフになると電源電圧の供給路が断たれ
るため、論理回路の出力はフローティングとなり、論理
出力は確定しなくなる。そこで、その出力に、電圧レベ
ルを保持する一種のラッチ回路（レベルホールド回路）
を設けていることが特長である。レベルホールド回路に
しきい電圧の高いトランジスタなどを使えば、レベルホ
ールド回路のサブスレッショルド電流は無視できるほど
小さくなり、全体としてはサブスレッショルド電流は小
さくできる。遅延時間は、レベルホールド回路の影響は
小さく、論理回路により定まる。論理回路に駆動能力の
大きい高速な回路を用いても、待機状態では論理回路を
通じて電流が流れないため、消費電流はレベルホールド
回路を通じて流れる電流だけである。レベルホールド回
路は、出力を保持するだけなので駆動能力が小さくて良
く、消費電流は小さくできる。スイッチをオフにして
も、レベルホールド回路により論理回路の出力が保持さ
れるので、出力が反転する恐れが無く、安定に動作す
る。したがって、低消費電力で高速に安定動作を行う半
導体装置を実現できる。本発明を適用する半導体集積回
路によれば、電圧レベルが常にレベルホールド回路で一
定値に保証されるので、論理段数の増加とともに論理振
幅が低下することはない。また、論理入力によらず効力
を発揮する。図２９を用いてさらに本参考例を説明す
る。論理回路ＬＣが、スイッチＳＷＨ及びＳＷＬを介し
て、高電位の電源線ＶＨＨ及び低電位の電源線ＶＬＬに
接続される。ここでＶＨＨならびにＶＬＬは、これまで
述べてきたＶ_CC、Ｖ_SSにそれぞれ対応させることもでき
る。論理回路ＬＣの出力端子ＯＵＴには、レベルホール
ド回路ＬＨが接続される。スイッチＳＷＨとＳＷＬは、
制御パルスＣＫで制御され、同時にオン，オフする。論
理回路ＬＣは、インバータ、ＮＡＮＤ回路、ＮＯＲ回路
などの論理ゲートやフリップフロップ回路、あるいはそ
れら複数個の組合せで構成される。レベルホールド回路
ＬＨは、正帰還回路により構成できる。論理回路ＬＣの
動作は、スイッチＳＷＨ及びＳＷＬをオンにして行う。
論理回路ＬＣの入力ＩＮに応じた出力ＯＵＴが確定した
後、スイッチＳＷＨ及びＳＷＬをオフにして、論理回路
ＬＣを介したＶＨＨからＶＳＳへの電流経路を遮断し、
論理回路ＬＣの出力をレベルホールド回路ＬＨにより保
持する。回路の遅延時間には、レベルホールド回路ＬＨ
の影響は小さく、論理回路ＬＣにより定まる。論理回路
ＬＣに駆動能力の大きい回路を用いて遅延時間の短い高
速な動作を行うことができる。例えば待機状態では論理
回路ＬＣを通じて電流が流れないため、消費電流はレベ
ルホールド回路ＬＨを通じて流れる電流だけである。レ
ベルホールド回路ＬＨは、駆動能力が小さくて良いの
で、消費電流は小さくできる。しかも、レベルホールド
回路ＬＨにより論理回路ＬＣの出力ＯＵＴが維持される
ため、誤動作の恐れがない。したがって、低消費電力で
高速に安定動作を行う回路を実現できる。

【００６１】本発明を適用する半導体集積回路をＣＭＯ
Ｓインバータで構成した参考例を、図３０に示す。ＮＭ
ＯＳトランジスタＭＮ１，ＰＭＯＳトランジスタＭＰ１
が、それぞれ図２９でのスイッチＳＷＬ，ＳＷＨとして
動作する。オフにしたときのリーク電流を小さくするた
め、トランジスタＭＮ１，ＭＰ１のしきい値電圧は十分
大きくする。オン抵抗が大きくならないようにチャネル
幅／チャネル長を定める。ＮＭＯＳトランジスタＭＮ１
のゲートには制御パルスＣＫが、ＰＭＯＳトランジスタ
ＭＰ１のゲートには制御パルスＣＫＢが入力される。Ｃ
ＫＢはＣＫの相補信号である。ＮＭＯＳトランジスタＭ
Ｎ２とＰＭＯＳトランジスタＭＰ２からなるＣＭＯＳイ
ンバータＩＮＶを、ＭＮ１，ＭＰ１に接続する。低電圧
動作で駆動能力を大きくするため、トランジスタＭＮ
２，ＭＰ２のしきい値電圧は小さくする。インバータＩ
ＮＶの出力端子ＯＵＴには、ＮＭＯＳトランジスタＭＮ
３，ＭＮ４とＰＭＯＳトランジスタＭＰ３，ＭＰ４から
なるレベルホールド回路ＬＨが接続される。出力を保持
している間の貫通電流を小さくするため、トランジスタ
ＭＮ３，ＭＮ４，ＭＰ３，ＭＰ４のしきい値電圧を十分
大きくし、チャネル幅／チャネル長を十分小さくする。
電源電圧としきい値電圧の数値例を挙げる。ＶＬＬを接
地電位０Ｖとし、ＶＨＨを外部電源電圧１Ｖとする。Ｎ
ＭＯＳトランジスタのしきい値電圧は、ＭＮ２は０．２
Ｖ，ＭＮ１とＭＮ３及びＭＮ４は０．４Ｖとする。ＰＭ
ＯＳトランジスタのしきい値電圧は、ＭＰ２は−０．２
Ｖ，ＭＰ１とＭＰ３及びＭＰ４は−０．４Ｖとする。

【００６２】図３１に示すタイミング図を用いて、動作
を説明する。まず、制御パルスＣＫをＶＨＨに上げ、Ｃ
ＫＢをＶＬＬに下げて、トランジスタＭＮ１，ＭＰ１を
オンにして、インバータＩＮＶをＶＨＨ，ＶＬＬに接続
する。入力信号ＩＮがＶＬＬからＶＨＨに上がることに
より、ＭＰ２がオフにＭＮ２がオンになり、出力ＯＵＴ
がＶＨＨからＶＬＬに放電される。トランジスタＭＮ２
は飽和領域で導通を始め、ＭＮ２を流れる電流値はゲー
ト（入力端子ＩＮ）−ソース（ノードＮＬ）間の電圧で
定まる。トランジスタＭＮ１がノードＮＬとＶＬＬとの
間に設けられているので、ＭＮ１のオン抵抗とＭＮ２か
ら流れる電流によりノードＮＬの電位が一時的に上昇す
る。しかし、ＭＮ１のゲートはＶＨＨとなっているの
で、しきい値電圧が大きくても、オン抵抗が十分小さく
なるように設計することができ、遅延時間に対する影響
を小さくできる。また、出力ＯＵＴがＶＬＬに反転する
とき、レベルホールド回路ＬＨは出力ＯＵＴをＶＨＨに
保つように、ＭＮ４がオフにＭＰ４がオンになってい
る。そのため、ＭＮ２がオンになることによりＶＨＨか
らＭＰ４，ＭＮ２を通じてＶＬＬに貫通電流が流れる
が、ＭＮ２に比べてＭＰ４の駆動能力を小さく設計する
ことにより、遅延時間や消費電流に対する影響は小さ
い。出力ＯＵＴが下がることにより、ＭＮ３がオフにＭ
Ｐ３がオンになり、レベルホールド回路内のノードＮＬ
ＨがＶＬＬからＶＨＨに反転し、ＭＮ４がオンにＭＰ４
がオフになって、レベルホールド回路ＬＨは出力ＯＵＴ
をＶＬＬに保つように動作し、貫通電流は流れなくな
る。ＭＰ２はゲート，ソースが共にＶＨＨなのでオフで
あるが、しきい値電圧が小さいため、リーク電流が大き
く貫通電流がインバータＩＮＶを通じて流れる。そし
て、制御パルスＣＫをＶＬＬに下げ、ＣＫＢをＶＨＨに
上げて、トランジスタＭＮ１，ＭＰ１をオフにして、イ
ンバータＩＮＶをＶＨＨ，ＶＬＬから分離する。このと
き、ＭＮ１，ＭＰ１はゲート，ソースが等電位で、しき
い値電圧が大きいため完全にオフになる。レベルホール
ド回路ＬＨの正帰還により、出力ＯＵＴはＶＨＨに保た
れる。このとき、ＮＭＯＳトランジスタＭＮ２がオンな
ので、ノードＮＬはＶＬＬに保たれる。一方、ノードＮ
Ｈから出力端子ＯＵＴへのＰＭＯＳトランジスタＭＰ２
のリーク電流のため、ノードＮＨの電圧は低下し始め
る。そして、ＭＰ２はゲート電位よりもソース電位が下
がり完全にオフとなる。その結果、待機状態でインバー
タＩＮＶの貫通電流は流れない。そして、入力信号ＩＮ
が変化する前に、制御パルスＣＫをＶＨＨに上げ、ＣＫ
ＢをＶＬＬに下げて、トランジスタＭＮ１，ＭＰ１をオ
ンにして、ノードＮＨをＶＨＨにする。入力ＩＮがＶＨ
ＨからＶＬＬに反転することにより、出力ＯＵＴがＶＬ
ＬからＶＨＨに反転する。インバータＩＮＶとレベルホ
ールド回路ＬＨを通じて貫通電流が流れる期間が短くな
るように、レベルホールド回路ＬＨが出力ＯＵＴにすば
やく追従するのが望ましい。そのため、インバータＩＮ
Ｖとレベルホールド回路ＬＨは近接して配置し、配線遅
延を小さくする。本参考例から明らかなように、スイッ
チとして用いるＭＯＳトランジスタのしきい値電圧を、
従来サブスレッショルド電流を小さくするために必要と
されている０．４Ｖ程度以上にすれば、待機状態の貫通
電流を増加させずに、論理回路中のＭＯＳトランジスタ
のしきい値電圧を小さくすることができる。動作電圧を
１Ｖ以下に低電圧化しても、ＭＯＳトランジスタのしき
い値電圧を０．２５Ｖ以下にして駆動能力を確保でき
る。したがって、低電圧化による低消費電力化が実現で
きる。また、従来のスケーリング則に基づき、素子のス
ケーリングによる性能向上が実現できる。しかも、スイ
ッチとレベルホールド回路を負荷すること以外は、従来
のＣＭＯＳ論理回路と同じ構成であるので、従来と同じ
設計手法を用いることができる。

【００６３】図３２は、上記方式をＣＭＯＳインバータ
チェーンに適用した参考例を示している。図３０に示し
た１段のインバータにスイッチ２個とレベルホールド回
路も設けた構成を多段接続すればインバータチェーンが
実現できるが、本参考例はスイッチやレベルホールド回
路を複数のインバータで共有して、素子数及び面積を小
さくした例である。ここでは４段のインバータチェーン
の場合を例にとるが、他の段数の場合も同様に構成され
る。４個のインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３，
ＩＮＶ４が直列接続される。最終段のインバータＩＮＶ
４の出力端子ＯＵＴにレベルホールド回路ＬＨが接続さ
れる。各インバータは、図３０中のＩＮＶと同様にＰＭ
ＯＳトランジスタとＮＭＯＳトランジスタ１個ずつで構
成される。各インバータのトランジスタサイズは、同じ
であっても異なっていても良い。ドライバとしてよく用
いられるように、チャネル長を同じにして、一定の段間
でチャネル幅をＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ
４の順に大きくしていくこともできる。各インバータの
ＰＭＯＳトランジスタのソースはノードＮＨに、ＮＭＯ
ＳトランジスタのソースはノードＮＬに接続される。ノ
ードＮＬと低レベルの電源ＶＬＬとの間にスイッチＳＷ
Ｌが、ノードＮＨと高レベルの電源ＶＨＨとの間にスイ
ッチＳＷＨが設けられる。スイッチＳＷＬとＳＷＨは制
御パルスＣＫにより制御され、同時にオン，オフする。
図３０に示したように、スイッチＳＷＬはＮＭＯＳトラ
ンジスタで、ＳＷＨはＣＫの相補信号をゲートに入力し
たＰＭＯＳトランジスタで実現される。インバータチェ
ーンの動作は、スイッチＳＷＬ，ＳＷＨをオンにして行
う。例えば、入力ＩＮが低レベルＶＬＬから高レベルＶ
ＨＨに反転すると、インバータＩＮＶ１によりノードＮ
１がＶＨＨからＶＬＬに反転し、ＩＮＶ２によりノード
Ｎ２がＶＬＬからＶＨＨに反転し、ＩＮＶ３によりノー
ドＮ３がＶＨＨからＶＬＬに反転し、ＩＮＶ４により出
力端子ＯＵＴがＶＬＬからＶＨＨに反転する。ＯＵＴが
ＶＨＨに確定すると、レベルホールド回路ＬＨはＯＵＴ
をＶＨＨに保つように動作する。待機状態では、スイッ
チＳＷＬ，ＳＷＨをオフにすることにより、インバータ
を介したＶＨＨからＶＬＬへの電流経路を遮断する。イ
ンバータチェーンに上記方式を適用する場合、本参考例
の様にインバータチェーンをまとめて一つの論理回路と
して取扱うことにより、その出力端子にのみレベルホー
ルド回路を設ければ良い。また、スイッチＳＷＬ，ＳＷ
Ｈを複数のインバータで共有できる。スイッチＳＷＬ、
ＳＷＨの大きさは、流れるピーク電流の大きさで決定さ
れる。複数個のインバータを流れる電流和のピークは、
各インバータのピーク電流での和よりも小さくなる。例
えば、段間比を３としてインバータチェーンを構成する
場合、電流和のピークは最終段のピーク電流にほぼ同じ
になる。したがって、複数のインバータでスイッチを共
有する方が、インバータごとにスイッチを設ける場合に
比べて、スイッチの面積が小さくて済む。

【００６４】図３３は、上記方式をインバータチェーン
に適用した別の参考例を示している。図３２と同様に４
段のインバータチェーンの場合を例にとるが、他の段数
の場合も同様に構成される。４個のインバータＩＮＶ
１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４が直列接続される。
インバータＩＮＶ３の出力端子でＩＮＶ４の入力端子で
あるノードＮ３とＩＮＶ４の出力端子ＯＵＴに、それぞ
れレベルホールド回路ＬＨ３，ＬＨ４が接続される。各
インバータは、図３０中のＩＮＶと同様にＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタ１個ずつで構成され
る。奇数番目のインバータＩＮＶ１，ＩＮＶ３はノード
ＮＬ１及びＮＨ１に、偶数番目のインバータＩＮＶ２，
ＩＮＶ４はノードＮＬ２及びＮＨ２に接続される。ノー
ドＮＬ１，ＮＬ２と低レベルの電源ＶＬＬとの間にそれ
ぞれスイッチＳＷＬ１，ＳＷＬ２が、ノードＮＨ１，Ｎ
Ｈ２と高レベルの電源ＶＨＨとの間にそれぞれスイッチ
ＳＷＨ１，ＳＷＨ２が設けられる。スイッチＳＷＬ１，
ＳＷＬ２とＳＷＨ１，ＳＷＨ２は制御パルスＣＫにより
制御され、同時にオン，オフする。インバータの動作
は、スイッチＳＷＬ１，ＳＷＬ２，ＳＷＨ１，ＳＷＨ２
をオンにして行う。例えば、入力ＩＮが低レベルＶＬＬ
から高レベルＶＨＨに反転すると、ノードＮ１がＶＨＨ
からＶＬＬに、ノードＮ２がＶＬＬからＶＨＨに、ノー
ドＮ３がＶＨＨからＶＬＬに、ＩＮＶ４により出力端子
ＯＵＴがＶＬＬからＶＨＨに順次反転する。Ｎ３がＶＬ
Ｌに確定すると、レベルホールド回路ＬＨ１はＮ３をＶ
ＬＬに保つように動作する。また、ＯＵＴがＶＨＨに確
定すると、レベルホールド回路ＬＨはＯＵＴをＶＨＨに
保つように動作する。たとえば待機状態では、スイッチ
ＳＷＬ１，ＳＷＬ２，ＳＷＨ１，ＳＷＨ２をオフにする
ことにより、インバータを介したＶＨＨからＶＬＬへの
電流経路を遮断する。このとき、ノードＮ３がレベルホ
ールド回路ＬＨ３により低レベルＶＬＬに保たれるた
め、ノードＮＬ１もインバータＩＮＶ３を通じてＶＬＬ
に保たれる。さらに、インバータＩＮＶ１を通じてノー
ドＮ１がＶＬＬに保たれる。同様に、出力端子ＯＵＴが
レベルホールド回路ＬＨ４により高レベルＶＨＨに保た
れることにより、ノードＮＨ２及びＮ２もＶＨＨに保た
れる。したがって、インバータ間を接続するノードがＶ
ＨＨとＶＬＬのいずれかに保たれる。以上のように、ス
イッチを２組設け、奇数番目のインバータと偶数番目の
インバータとを違うスイッチに接続し、奇数番目のイン
バータのいずれかの出力端子と偶数番目のインバータの
いずれかの出力端子とに、それぞれレベルホールド回路
を接続することにより、インバータ間のノードＮ１，Ｎ
２，Ｎ３が全て高レベルと低レベルのいずれかに保たれ
る。待機状態が長く続いてもインバータの入力が中間レ
ベルとならないため安定に動作し、スイッチをオンにし
たときに情報が反転したり貫通電流が流れたりする恐れ
がない。以上上記方式を、ＣＭＯＳインバータやインバ
ータチェーンに適用した参考例を示しながら説明してき
たが、論理回路にスイッチとレベルホールド回路を負荷
して低消費電力で高速に安定動作を行うという上記方式
の趣旨を逸脱しないかぎり、これまでに述べた参考例に
限定されるものではない。

【００６５】例えば、上記方式をＣＭＯＳインバータに
適用した別の参考例を図３４に示す。図３０に示した参
考例では、スイッチとして動作するトランジスタＭＮ
１，ＭＰ２をＣＭＯＳインバータＩＮＶと電源ＶＬＬ，
ＶＨＨとの間に設けている。それに対して、本参考例で
はＮＭＯＳトランジスタとＰＭＯＳトランジスタとの間
に設ける。２個のＮＭＯＳトランジスタＭＮ２，ＭＮ１
と２個のＰＭＯＳトランジスタＭＰ１，ＭＰ２が直列
に、低レベルの電源ＶＬＬと高レベルの電源ＶＨＨの間
に接続される。ＮＭＯＳトランジスタＭＮ１，ＰＭＯＳ
トランジスタＭＰ１は、スイッチとして動作する。オフ
にしたときのリーク電流を小さくするため、トランジス
タＭＮ１，ＭＰ１のしきい値電圧は大きくする。ＮＭＯ
ＳトランジスタＭＮ１のゲートには制御パルスＣＫが、
ＰＭＯＳトランジスタＭＰ１のゲートにはＣＫの相補信
号の制御パルスＣＫＢが入力される。ＮＭＯＳトランジ
スタＭＮ２とＰＭＯＳトランジスタＭＰ２は、ゲートが
入力端子ＩＮに接続され、ＣＭＯＳインバータとして動
作する。低電圧動作で駆動能力を大きくするため、トラ
ンジスタＭＮ１，ＭＰ１のしきい値電圧は小さくする。
出力端子ＯＵＴには、図３０と同様に構成されたレベル
ホールド回路ＬＨが接続される。図３０に示した参考例
と同様に、動作を行う。制御パルスＣＫ，ＣＫＢによ
り、トランジスタＭＮ１，ＭＰ１をオンにして、トラン
ジスタＭＮ２，ＭＰ２をＣＭＯＳインバータとして動作
させる。例えば、入力ＩＮが低レベルＶＬＬから高レベ
ルＶＨＨに反転すると、それまでオフであったトランジ
スタＭＮ２が導通し始め飽和領域で動作する。このとき
ＭＮ２の電流値はゲート−ソース間の電圧で定まる。本
参考例では、トランジスタＭＮ１がＭＮ２と出力端子Ｏ
ＵＴとの間に設けられているので、ＭＮ１のオン抵抗は
ＭＮ２のドレインに接続される。そのため、ＭＮ１のオ
ン抵抗の、ＭＮ２の電流値に対する影響は小さい。出力
ＯＵＴが確定後、トランジスタＭＮ１，ＭＰ１をオフに
して、貫通電流を防止し、レベルホールド回路ＬＨによ
り出力ＯＵＴを維持する。本参考例のようにスイッチを
論理回路の出力端子側に挿入すると、スイッチを複数の
論理ゲートで共有することは出来ないが、スイッチのオ
ン抵抗の影響が小さい。スイッチとして用いるトランジ
スタが同じ場合、図３０に示した参考例の様にスイッチ
を論理回路の電源側に設ける場合に比べて、遅延時間が
短くなる。あるいは、遅延時間が同じになるように設計
すると、スイッチとして用いるトランジスタのチャネル
幅／チャネル長が小さくて済み、その面積を小さくでき
る。

【００６６】図３５は、レベルホールド回路の別な構成
例である。このレベルホールド回路を、図３０に示した
参考例でＮＭＯＳトランジスタＭＮ３，ＭＮ４とＰＭＯ
ＳトランジスタＭＰ３，ＭＰ４で構成されているレベル
ホールド回路ＬＨと置き換えて、用いた場合について説
明する。このレベルホールド回路は、それぞれ３個のＮ
ＭＯＳトランジスタＭＮ３，ＭＮ４，ＭＮ５とＰＭＯＳ
トランジスタＭＰ３，ＭＰ４，ＭＰ５で構成される。待
機状態でのリーク電流を低減するため、各トランジスタ
のしきい値電圧は大きくする。例えば、ＮＭＯＳトラン
ジスタは０．４Ｖ，ＰＭＯＳトランジスタは−０．４Ｖ
とする。ＭＮ３，ＭＰ３はインバータを構成しており、
ＭＮ４，ＭＮ５，ＭＰ４，ＭＰ５はスイッチングインバ
ータを構成している。ＭＮ５のゲートには制御パルスＣ
ＫＢが、ＭＰ５のゲートには制御パルスＣＫが入力され
る。動作タイミングは、図３０に示したレベルホールド
回路ＬＨを用いた場合と同じで、図３１に示したとおり
である。制御パルスＣＫを高レベルＶＨＨに上げ、ＣＫ
Ｂを低レベルＶＬＬに下げてインバータＩＮＶを動作さ
せる。この時、レベルホールド回路で、トランジスタＭ
Ｎ５，ＭＰ５がオフとなる。そのため、出力ＯＵＴが反
転するときに、インバータＩＮＶとレベルホールド回路
を通じて貫通電流が流れることがなく、遅延時間と消費
電流が小さくて済む。待機状態では、制御パルスＣＫを
低レベルＶＬＬに下げ、ＣＫＢを高レベルＶＨＨに上げ
てインバータＩＮＶを電源ＶＬＬ，ＶＨＨから切り離
す。この時、レベルホールド回路で、トランジスタＭＮ
５，ＭＰ５がオンとなり、正帰還により出力ＯＵＴが保
持される。

【００６７】このように、レベルホールド回路をインバ
ータとスイッチングインバータの組合せで構成すること
により、トランジスタが２個増えるが、論理回路とレベ
ルホールド回路が競合することが無くなり、遅延時間と
消費電流が小さくて済む。また、レベルホールド回路の
駆動能力を大きくしてもよく、出力端子でのリークが大
きい場合でも出力が変動する恐れがなく安定動作ができ
る。最近の３．３Ｖから５Ｖで動作するマイクロプロセ
ッサでは、前述したように低電力化するために、低電力
バックアップモード（スリープモード）などでは不必要
な回路へのクロックの印加を停止させ充放電電流を低減
したりしている。本参考例では、図４２に示すように、
スリープモードの間クロックＣＫ１ｔ，ＣＫ２ｔをとも
に低レベルにすることにより、トランジスタＭＰ１１及
びＭＮ１１，ＭＰ１２及びＭＮ１２がいずれもオフにな
り、論理回路ＬＣ１，ＬＣ２の両方の貫通電流が遮断さ
れる。そのため、スリープモードでは動作モードより
も、サブスレッショルド電流を低減する効果がさらに大
きい。図２９〜図３５の参考例では、一つのタイミング
信号ＣＫ（ＣＫＢ）によって電源スイッチを制御してい
たが、ＬＳＩ内に複数の回路ブロックがある場合はそれ
ぞれの電源スイッチを別々のタイミングで制御すること
によりサブスレッショルド電流をさらに減じることがで
きる。本発明の実施例としてこの方法を図３６〜図３９
に示す。なお、以下の手法ではサブスレッショルド電流
低減のみではなく一般の非過渡動作時の電流低減にも用
いることができる。

【００６８】実施例１ 図３６は本発明の第１の実施例である複数の回路ブロッ
クの電源スイッチの制御例を示す例である。ＩＮはこの
ＬＳＩチップに入力する信号を代表させて示したもの
で、動作期間ではこのＩＮの信号によって、ＬＧ１，Ｌ
Ｇ２，ＬＧ３と続く論理回路ブロックが次々と動作して
いく。各論理回路ブロックは図２９〜図３５で説明した
ように、論理回路ＬＣとレベルホールド回路ＬＨとから
なる。ＳＷＨ１〜ＳＷＨ３はＶＣＣとＬＧ１，ＬＧ２，
ＬＧ３との間に挿入した電源スイッチであり、ＳＷＬ１
〜ＳＷＬ３はＶＳＳとＬＧ１，ＬＧ２，ＬＧ３との間に
挿入した電源スイッチである。図３６の特長は、ＬＧ１
の電源スイッチＳＷＨ１，ＳＷＬ１の制御はスリープモ
ード／通常動作モード切り換え信号ＳＬＰで行うが、後
段のＬＧ２，ＬＧ３以降は、前段の動作を感知する手段
ＫＨ１〜ＫＨ３によって電源スイッチＳＷＨ２〜ＳＷＬ
３の制御を行うことにある。また、図面には示していな
いが後段の動作を検知し各論理回路ブロックの電源スイ
ッチをオフしたり、タイマを備え一定の時間後に自動的
に電源スイッチをオフする手段を設けてもよい。電源ス
イッチをオフしても各論理回路ブロック内のレベルホー
ルド回路によって情報は保持される。各論理回路ブロッ
クの電源スイッチは、論理回路ブロックが動作する時に
初めてオンになるので、ＬＳＩ全体のサブスレッショル
ド電流は小さくなる。また、スリープモードから通常動
作モードへの移行は初段のみリセット（セット）すれば
良いため短い時間で済む。なお、図ではＬＧ１において
ＫＨ１はＬＣの出力の変化を検知する例を示したが、Ｌ
Ｃの内部ノードの変化を検知しても良い。また、ＫＨ１
で次段のＬＧ２の電源スイッチを活性化するだけでな
く、さらに後段のＬＧ３の電源スイッチを活性化しても
良い。

【００６９】図３６の動作例を図３７に示す。ＳＬＰが
高レベルの時スリープモードであり、低レベルの時が動
作モードである例である。さて、時刻ｔ１でＳＬＰが高
レベルから低レベルに切り替わり、スリープ状態から通
常動作状態に切り替わる。これによって、初段のＬＧ１
の電源スイッチＳＷＨ１，ＳＷＬ１がオンになる。次
に、時刻ｔ２でＩＮが変化しＬＧ１が動作する。この時
間ｔ２−ｔ１は、前述のようにＳＷＨ１，ＳＷＬ１をオ
ンするのみで良いので短くて済む。なお、このＳＷＨ
１，ＳＷＬ１はＳＬＰが低レベルの間は常に活性化して
いる。一方、その他の電源スイッチは信号の流れに沿っ
て対応する回路ブロックのものがオンになる。すなわ
ち、時刻ｔ３でＬＧ１の出力φＧ１が切り替わり、これ
をＫＨ１が検知してφ１を切り替え、次段のＬＧ２の電
源スイッチＳＷＨ２，ＳＷＬ２をオンにする。これによ
って、ＬＧ２が動作し、時刻ｔ４でその出力φＧ２が切
り替わる。また、ＫＨ２がこの変化を検知しφ２を切り
替え、ＬＧ３の電源スイッチＳＷＨ３，ＳＷＬ３をオン
する。これによってＬＧ３が動作する。ここで、時刻ｔ
４でφＧ２が切り替わり後段のＬＧ３が動作し始めれ
ば、ＬＧ２はその出力レベルを保持しておきさえすれば
良い。このため、時刻ｔ５で再びφ１を切り替え、電源
スイッチをオフすることができる。この時刻ｔ５の検知
は前述のように後段の回路の出力からフィードバックし
ても良いし、タイマを設けても良い。以下、同様な動作
を行う。

【００７０】実施例２ 図３８は本発明の第２の実施例であるクロックに同期し
て動作するＬＳＩにおける電源スイッチの制御例を示す
図である。この例では、注目するＬＳＩチップはクロッ
ク信号ＣＬＫに同期して動作し、しかもｎサイクル（こ
こではｎ＝４）のクロックによって、このＬＳＩの一回
の動作が完了する場合である。チップ内では、ＣＬＫに
同期して入力ＩＮを受けて回路ブロックＬＧ１〜ＬＧ４
が順に動作する。各回路ブロックは、前参考例同様に論
理回路とレベルホールド回路からなる。この例の特長は
ＣＬＫを用いて、電源線スイッチ制御回路ＳＶで電源線
スイッチＳＷＨ１〜ＳＷＬ４を制御し、サブスレッショ
ルド電流を小さく抑えることにある。各回路ブロックは
ｎサイクルのうちの１サイクルのみ動作するから、チッ
プ内部の信号の流れに沿って電源線スイッチを順次オン
し、またオフすれば良い。これによって、電源スイッチ
が活性化している回路ブロックはおよそｎ分の１に抑え
ることができる。

【００７１】図３８の動作例を図３９に示す。ＣＬＫの
４クロック分でＬＳＩチップの１サイクルが動作する例
である。１サイクル目のＣＬＫの立ち下がりを受けて、
その時のＩＮの信号を取り込み、φ１が切り替わりＳＷ
Ｈ１，ＳＷＬ１がオンになり、ＬＧ１が動作する。この
ＬＧ１の出力φＧ１が切り替わる前後に（図では少し
前）、次のＣＬＫの立ち下がりを受けてφ２が切り替わ
り、ＳＷＨ２，ＳＷＬ２がオンになりＬＧ２が動作可能
となる。φＧ１が切り替わり、ＬＧ２の動作が開始する
とＬＧ１では出力レベルを保持しさえすれば良い。この
ため、適当なタイミング（ここでは次のＣＬＫの立ち上
がり）によってＳＷＨ１，ＳＷＬ１をオフし、ＬＧ１内
のレベルホールド回路によって信号を保持しておく。以
下、φ４まで示したように電源スイッチの制御を行う。
これによって、ＬＳＩチップ内の各回路ブロックでは、
その電源線スイッチをＣＬＫによってこまめにオンオフ
できるので、サブスレッショルド電流を含めた消費電流
の小さな動作とすることができる。

【００７２】マイクロプロセッサのようなランダムロジ
ックＬＳＩなどにおいては、内部のレジスタの出力を固
定したり、リセット機能付きフリップフロップ回路など
の論理を追加して、問題となるノードの電圧を強制的に
固定することも有効である。図４０に、出力を固定でき
るラッチ回路の構成例を示す。この回路は、通常のラッ
チ回路中のインバータをＮＡＮＤ回路で置き換えただけ
の簡単な構成である。図４１に示すように、φ_Sが高レ
ベルの間は通常のラッチ回路とし動作し、φ_Sが低レベ
ルの間（スリープモード）は出力信号Ｑのレベルを高レ
ベルに確定させる。ここで、スリープモードとは、消費
電流低減のために、ＬＳＩ全体もしくは回路ブロック単
位の動作を停止させるモードである。なお、スリープモ
ードの間、φｔを低レベル，φｂを高レベルにしておけ
ば、ラッチ回路自身のサブスレッショルド電流も低減で
きる。このラッチ回路を用いた場合、φ_Sが低レベルに
なることによりノードＮ₄₁が強制的に高レベルになるた
め、スリープモードによりレジスタの情報が消去され
る。しかし、ＣＰＵ中の必要な情報を主記憶へ退避して
おき、スリープモード後にリセット状態から再開するよ
うな使い方、例えばノートパソコンで入力が一定時間無
いときに待機状態にするレジューム機能などでは問題な
い。図４２は出力を強制的に固定できるラッチ回路の別
な構成例である。図４３に示すように、この回路も、φ
_Sが高レベルの間は通常のラッチ回路とし動作し、φ_Sが
低レベルの間は出力信号Ｑのレベルを高レベルに確定さ
せる。このラッチ回路は、φ_Sが低レベルになってもノ
ードＮ₄₁に影響しないため、スリープモードの間も情報
を保持できる。スリープモード解除後にスリープモード
前の状態からそのまま再開でき、ＣＰＵがタスクを実行
している間でもスリープモードにできる。そのため、ス
リープモードから比較的短時間で復帰するような場合に
好適である。尚、ランダムロジックＬＳＩのように複雑
な動作をするＬＳＩ等においては、例えば待機状態での
チップ内部の各ノードの論理（電圧）状態をデザインオ
ートメーション（ＤＡ）の手法を用いて求め、その結果
に応じて、ＤＡで上述したスイッチと抵抗を挿入する位
置を自動的に決めることができる。図１８〜図２７の参
考例は、入力信号が特定のレベルにあることを前提とし
ている。入力レベルが意図したレベルとは異なる場合
は、サブスレッショルド電流低減効果が小さくなる。し
たがって、例えば電源投入時においては、入力信号レベ
ルが確定せず、大きなサブスレッショルド電流が流れる
可能性がある。これを防ぐためには、本発明の実施例と
して図４４より図４８に示すように電源線にスイッチを
入れることが望ましい。

【００７３】実施例３ 図４４は、本発明の第３の実施例である電源線スイッチ
の第１の制御例を示す図である。Ｋ１は、例えば図１８
〜図２７に示した論理ゲート群である。電源線スイッチ
ＳＣＣは制御回路ＳＶによって制御される。この回路中
には、外部印加電源ＶＣＣのレベルを検知するレベル検
知回路ＬＤ１と、外部入力信号ＩＮのレベルを検知する
レベル検知回路ＬＤ２があり、これらの回路はそれぞれ
出力信号φＶＣ及びφＳＢを発生する。ＬＬは、φＶＣ
及びφＳＢを受けて、スイッチ制御信号φ１を発生する
論理回路である。すなわち、ＶＣＣの立ち上がり時に
は、ＶＣＣが所定のレベルに達し、かつ入力信号ＩＮが
特定のレベル（Ｋ１のサブスレッショルド電流を小さく
するレベル）になったことを検出してスイッチＳＣＣを
オンし、ＶＣＣの立ち下がり時には、ＶＣＣのレベル低
下を検出してスイッチをオフする。

【００７４】図４４のＬＳＩの動作例を図４５に示す。
電源ＶＣＣが投入されると電位が上昇するが、これが例
えばＶＣαに達すると、ＬＤ１が動作し、この例では出
力信号φＶＣを低レベルから高レベルに切り替える。次
に入力信号ＩＮがＫ１のサブスレッショルド電流低減効
果が大きい特定の信号レベル（ここでは高レベル）にな
ると、この図の例ではそのレベルがＶＣβ以上になる
と、ＬＤ２の出力φＳＢが切り替わる。これによりφ１
が切り替わり電源スイッチがオンするので、内部電源Ｖ
Ｃ１が立ち上がる。逆にＩＮがＶＣＣよりも先に立ち上
がった場合は、まず、ＩＮがＶＣβ以上になるとＬＤ２
の出力φＳＢが切り替わり、この後ＶＣＣがＶＣαに達
すると、ＬＤ１が動作し、φＶＣを低レベルから高レベ
ルに切り替える。これによりφ１が切り替わり電源スイ
ッチがオンし、内部電源ＶＣ１が立ち上がる。いずれの
場合も、ＩＮのレベルが確定した後にスイッチがオンに
なるので、大きなサブスレッショルド電流が流れること
はない。ＬＬは、ＶＣＣがＶＣα以上になった後でＩＮ
が変化しそれによってφＳＢが変化してもφ１は変化し
ないように構成する。内部電源ＶＣ１は外部電源ＶＣＣ
が立ち下がることによって立ち下がる。なお、スイッチ
はこの図の例ではＶＣＣ側に入れてあるが、ＶＳＳ側に
入れても良い。また、複数の電源が印加される場合もあ
るが、その場合はそのうちの少なくともひとつの電源に
対してレベル検知回路を設ければ良い。

【００７５】実施例４ 図４６は、本発明の第４の実施例である電源線スイッチ
の第２の制御例を示す図である。この実施例の特徴は、
論理ゲート群Ｋ１の入力信号レベルを確定させるための
回路ＬＫ１（ここではＮＯＲゲート）が設けられたこと
である。この回路により、電源立ち上がり時には、Ｋ１
の入力信号ＩＮ’のレベルがＫ１のサブスレッショルド
電流を小さくするレベル（ここでは低レベル）に固定さ
れる。図４７に動作例を示す。電源ＶＣＣが投入され所
定の電位レベルＶＣαとなると、ＬＤ１がこれを検知
し、信号φＶＣをこの例では低レベルから高レベルに切
り替える。これによって、ワンショット発生回路ＯＳＨ
によってφＫ１にワンショットパルスが発生する。この
φＫ１が高レベルになることにより、Ｋ１の入力信号Ｉ
Ｎ’は外部からの入力信号ＩＮのレベルにかかわらず、
低レベルになる。並行して、遅延回路ＤＬＹによってφ
ＶＣからφＶＣ’が発生され、スイッチＳＣＣがオンに
なり、内部電源ＶＣ１が立ち上がりＫ１へ電流が供給さ
れる。すでに上述のＬＫ１によってＩＮ’はＫ１のサブ
スレッショルド電流を小さくするレベルとなっている。
こうすれば、電源投入時に内部の電位が確定せずに大電
流が流れるということは無い。ＶＣＣが立ち下がると、
これによって内部電源ＶＣ１も立ち下がる。図４６で
は、レベル検知回路はＶＣＣに対するもののみを示して
いるが、図４４に示したように入力信号ＩＮに対するも
のや他の電源に対するものを設けても良い。また、スイ
ッチはこの図の例ではＶＣＣ側に入れてあるが、ＶＳＳ
側に入れても良い。

【００７６】実施例５ 図４８は本発明の第５の実施例である電源線スイッチの
第３の制御例を示す図である。図４４〜図４７の実施例
では、電源線スイッチ制御回路ＳＶは外部電源ＶＣＣを
入力とし、またこれを回路の電源として用い、このレベ
ルを検知する構成としていた。しかし、本実施例ではＬ
ＳＩボード上に、外部電源電源ＶＣＣ以外に電池を設
け、この電池からＳＶへ電源ＶＣＴを供給している。電
池は、例えばボード上に１個だけ設け、これを複数個の
チップで共用すれば良い。この様な構成とすると、電源
ＶＣＣを入れていない時でも、レベル検知回路が動作し
ているので、本来の電源ＶＣＣの変化を監視することが
容易にできる。各ＬＳＩチップは図４４又は図４６と同
様の構成とすればよい。ただし、電池からの電流で電源
線スイッチ制御回路ＳＶを常に活性化しておき、外部電
源電源ＶＣＣの変化を監視するようにする。本構成を用
いれば、前に説明した電源投入時の過大なサブスレッシ
ョルド電流を防止することが容易にできる。なお、図４
４では常に一定電圧が得られる電池を用いたが、最初に
レベルが確定することが決まっている電源が用意されて
いればこれを電池の代わりに用いることができる。

【００７７】以上説明したように、本発明は、ＭＯＳト
ランジスタ回路およびそれで構成された半導体集積回路
の低消費電力化にきわめて有効である。半導体集積回路
の低消費電力化に対する要求は、最近特に強く、例えば
日経エレクトロニクス１９９１年９月２日号、第１０６
頁から第１１１頁には、低電力バックアップモードを有
するマイクロプロセッサシステムについて記載されてい
る。バックアップモードでは、クロックを停止させた
り、不要な部分への電源の供給を停止したりして、低消
費電力化を図っている。しかし、サブスレッショルド電
流の低減についてまでは考慮されていない。これらのプ
ロセッサシステムは３．３〜５Ｖで動作するために、十
分に高いしきい電圧のトランジスタが使えるので、サブ
スレッショルド電流は問題にならないほど小さい。しか
し、将来動作電圧が２Ｖあるいは１．５Ｖと低くなり、
しきい電圧も低くせざるを得なくなると、従来のＣＭＯ
Ｓ回路を使うやり方ではもはや過大なサブスレッショル
ド電流は低減できなくなる。本発明を、例えばレジュー
ム用回路（バックアップモードでも電源が供給されてい
る）に適用すれば、さらに低消費電力化が実現できる。

【００７８】

【発明の効果】以上説明したように、本発明によれば、
高速・低消費電力のＭＯＳトランジスタ回路、およびそ
れで構成された半導体集積回路が実現できる。

【図面の簡単な説明】

【図１】本発明の参考例１のインバータを示す図であ
る。

【図２】本発明によるサブスレッショルド電流低減の原
理を示す図である。

【図３】本発明によるサブスレッショルド電流低減効果
を示す図である。

【図４】本発明の参考例２のインバータの回路図であ
る。

【図５】本発明の信号のタイミングを示す図である。

【図６】本発明のデバイス構造を示す図である。

【図７】本発明の参考例３のインバータの回路図であ
る。

【図８】本発明の参考例４のインバータの回路図であ
る。

【図９】本発明のデバイス構造を示す図である。

【図１０】本発明の参考例５のインバータ列を示す図で
ある。

【図１１】本発明の参考例６のインバータ列を示す図で
ある。

【図１２】本発明の参考例７のインバータ列を示す図で
ある。

【図１３】本発明が適用される組合せ論理回路のグルー
プ分けの例を示す図である。

【図１４】本発明の参考例８の組合せ論理回路を示す図
である。

【図１５】本発明の参考例９の組合せ論理回路を示す図
である。

【図１６】本発明の参考例１０のラッチを示す図であ
る。

【図１７】本発明の参考例１１のラッチの回路図であ
る。

【図１８】本発明の参考例１２のインバータ列の回路図
である。

【図１９】本発明の参考例１３のインバータ列の回路図
である。

【図２０】本発明の参考例１４のＮＡＮＤゲートの回路
図である。

【図２１】本発明の参考例１５のＮＯＲゲートの回路図
である。

【図２２】本発明の参考例１６のクロックインバータの
回路図である。

【図２３】本発明の参考例１７の組合せ論理回路の回路
図である。

【図２４】本発明の参考例１７の組合せ論理回路のレイ
アウト配置例である。

【図２５】本発明の参考例１８のラッチの回路図であ
る。

【図２６】本発明の参考例１９の出力バッファの回路図
である。

【図２７】本発明の参考例２０の入力バッファの回路図
である。

【図２８】本発明の参考例２１のＮＭＯＳダイナミック
回路の回路図である。

【図２９】概念的参考例を示す図である。

【図３０】ＣＭＯＳインバータに適用した参考例の回路
図である。

【図３１】ＣＭＯＳインバータに適用した参考例の動作
タイミング図である。

【図３２】インバータチェインに適用した参考例を示す
図である。

【図３３】インバータチェインに適用した別の参考例を
示す図である。

【図３４】ＣＭＯＳインバータに適用した別の参考例を
示す図である。

【図３５】レベルホールド回路の別の構成例の回路図で
ある。

【図３６】本発明の第１の実施例による複数の回路ブロ
ックの電源スイッチ制御例を示す図である。

【図３７】図３６の動作例を示す図である。

【図３８】本発明の第２の実施例によるクロック同期式
動作での電源スイッチ制御例を示す図である。

【図３９】図３８の動作例を示す図である。

【図４０】出力を固定できるラッチ回路の回路図であ
る。

【図４１】制御クロックの動作タイミング図である。

【図４２】出力を固定できる別なラッチ回路の回路図で
ある。

【図４３】制御クロックの動作タイミング図である。

【図４４】本発明の第３の実施例による電源線スイッチ
の第１の制御例を示す図である。

【図４５】図４４の例の動作例を示す図である。

【図４６】本発明の第４の実施例による電源線スイッチ
の第２の制御例を示す図である。

【図４７】図４６の例の動作例を示す図である。

【図４８】本発明の第５の実施例による電源線スイッチ
の第３の制御例を示す図である。

【図４９】従来のＣＭＯＳインバータの回路図である。

【図５０】ＭＯＳトランジスタのサブスレッショルド特
性を示す図である。

【符号の説明】

Ｌ、Ｌ₁〜Ｌ_k……論理ゲート、Ｇ₁〜Ｇ_k……論理ゲート
群、Ｓ_C、Ｓ_C1〜Ｓ_Ck、Ｓ_S、Ｓ_S1〜Ｓ_Sk……スイッチ、
Ｒ_C、Ｒ_C1〜Ｒ_Ck、Ｒ_S、Ｒ_S1〜Ｒ_Sk……抵抗。

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 19/00 (72)発明者 堀口 真志 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 栗原 良一 神奈川県海老名市下今泉810番地 株式会 社日立製作所オフィスシステム事業部内 (72)発明者 伊藤 清男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 青木 正和 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 阪田 健 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5F038 AV06 AV13 CA02 CA03 CD16 DF05 DF08 DF17 EZ20 5J056 AA03 BB17 CC03 DD13 DD29 EE04 EE11 FF01 FF08 FF09 FF10 HH03 KK02 5M024 AA06 AA50 BB07 BB08 BB37 CC22 DD62 DD63 FF06 FF30 HH09 PP01 PP02 PP03 PP05 PP07 PP09 PP10

Claims (10)

【特許請求の範囲】
1. 【請求項１】第１配線と、 上記第１配線にソース・ドレイン経路が接続され、上記
   第１配線により動作電位が供給される複数のMOSトラン
   ジスタを有する第１回路ブロックと、 第２配線と、 上記第２配線にソース・ドレイン経路が接続され、上記
   第２配線により動作電位が供給される複数のMOSトラン
   ジスタを有する第２回路ブロックとを有し、 上記複数のMOSトランジスタのソース・ドレイン経路に
   は各MOSトランジスタのゲート・ソース間の電圧が0Vの
   ときにもリーク電流が流れ、 上記第１配線は第１ＭＯＳＦＥＴのソース・ドレイン経
   路を介して第３配線に接続され、 上記第２配線は第２ＭＯＳＦＥＴのソース・ドレイン経
   路を介して上記第３配線に接続され、 上記第１MOSFETは第１制御信号を受け、該第１制御信号
   が第１状態のとき上記第１配線に流れる電流を第１電流
   値まで少なくなるように制限し、 上記第２MOSFETは第２制御信号を受け、該第２制御信号
   が第１状態のとき上記第２配線に流れる電流を第２電流
   値まで少なくなるように制限し、 上記第３配線は第１方向に延在し、上記第１配線は上記
   第１方向と交わる第2方向に延在するように配置され、 上記第２配線は上記第２方向に延在するように配置され
   ることを特徴とする半導体集積回路。
2. 【請求項２】上記第２方向は上記第１方向に対して垂直
   であることを特徴とする請求項１記載の半導体集積回
   路。
3. 【請求項３】上記第１配線は第２方向上にある第１電位
   点より更に第１方向に延在することを特徴とする請求項
   １又は請求項２に記載の半導体集積回路。
4. 【請求項４】第１配線、第２配線、第３配線、第４配
   線、第５配線、第６配線と、 第１回路ブロック、第２回路ブロック、第３回路ブロッ
   ク、第４回路ブロックとを有し、 上記第１配線は、上記第３配線により上記第１回路ブロ
   ックに動作電圧を供給し、上記第１配線と上記第３配線
   は第１ＭＯＳＦＥＴのソース・ドレイン経路を介して接
   続され、 上記第１配線は、上記第４配線により上記第２回路ブロ
   ックに動作電圧を供給し、上記第１配線と上記第４配線
   は第２ＭＯＳＦＥＴのソース・ドレイン経路を介して接
   続され、 上記第１回路ブロックは上記第３配線とソース・ドレイ
   ン経路が接続された第３MOSFETを有し、 上記第３ＭＯＳＦＥＴのソース・ドレイン経路には上記
   第３MOSFETのゲートとソースの電位差がOVであるときも
   貫通電流が流れ、 上記第１MOSFETはゲートに第１制御信号を受け、上記第
   １制御信号により上記第３MOSFETのソース・ドレイン経
   路に流れる上記貫通電流は制御され、 上記第２回路ブロックは上記第４配線とソース・ドレイ
   ン経路が接続された第４MOSFETを有し、 上記第４ＭＯＳＦＥＴのソース・ドレイン経路には上記
   第４MOSFETのゲートとソースの電位差がOVでも貫通電通
   が流れ、 上記第２MOSFETはゲートに第２制御信号を受け、上記第
   ２制御信号により上記第４MOSFETに流れる上記貫通電流
   を小さくなるように制御し、 上記第２配線は、上記第５配線により上記第３回路ブロ
   ックに動作電圧を供給し、上記第２配線と上記第５配線
   は第５ＭＯＳＦＥＴのソース・ドレイン経路を介して接
   続され、 上記第２配線は、上記第６配線により上記第４回路ブロ
   ックに動作電圧を供給し、上記第２配線と上記第６配線
   は第６ＭＯＳＦＥＴのソース・ドレイン経路を介して接
   続され、 上記第３回路ブロックは上記第５配線とソース・ドレイ
   ン経路が接続された第７MOSFETを有し、 上記第７ＭＯＳＦＥＴのソース・ドレイン経路には上記
   第７MOSFETのゲートとソースの電位差がOVでも貫通電流
   が流れ、 上記第５MOSFETはゲートに制御信号を受け、制御信号の
   状態により上記第７MOSFETに流れる貫通電流を小さくな
   るように制御し、 上記第４回路ブロックは上記第６配線とソース・ドレイ
   ン経路が接続された第８MOSFETを有し、 上記第８ＭＯＳＦＥＴのソース・ドレイン経路には上記
   第８MOSFETのゲートとソースの電位差がOVでも貫通電通
   が流れ、 上記第６MOSFETはゲートに制御信号を受け、制御信号の
   状態により上記第８MOSFETに流れる貫通電流を小さくな
   るように制御し、 上記第１配線と上記第２配線とは第１方向に延在し、 上記第３配線、上記第4配線、上記第５配線と上記第６
   配線とは第２方向に延在し、 上記第２方向は上記第１方向と交わることを特徴とする
   半導体集積回路。
5. 【請求項５】上記第１方向と上記第２方向は垂直に交わ
   ることを特徴とする請求項４記載の半導体集積回路。
6. 【請求項６】上記第３配線は上記第２方向上の第１電位
   点より更に第１方向に延在し、 上記第５配線は上記第２方向上の第２電位点より更に第
   １方向に延在することを特徴とする請求項４乃至請求項
   ５のいずれかに記載の半導体集積回路。
7. 【請求項７】上記第１回路ブロック、上記第２回路ブロ
   ックはデコーダであり、上記第３回路ブロックと上記第
   ４回路ブロックはワードドライバであり、ワードドライ
   バにより選択されるメモリセルはＤＲＡＭであることを
   特徴とする請求項４乃至請求項６のいずれかに記載の半
   導体集積回路。
8. 【請求項８】論理ゲートを含んだ第１四辺形領域と、 第１、第２、第３、及び第４の配線とを有し、 上記第１四辺形領域の第1辺は第１方向に延在し、 上記第１四辺形領域の第2辺は上記第１辺と角を共有
   し、第２方向に延在し、 上記第１の配線と第２の配線は上記第１四辺形領域外に
   置かれ、第１方向に延在し、 上記第３の配線と第４の配線は上記第１四辺形領域外に
   置かれ、第２方向に延在し、 第１MOSFETのソース・ドレイン経路は上記第１配線と上
   記第２配線の間に配置され、 第２MOSFETのソース・ドレイン経路は上記第３配線と上
   記第４配線の間に配置され、 上記第２配線は第３MOSFET群のソースと接続され、上記
   第３MOSFET群はそれぞれ上記論理ゲートの一部を構成
   し、 上記第４配線は第４MOSFET群のソースと接続され、第４
   MOSFET群それぞれ上記論理ゲートを構成し、 上記第３ＭＯＳＦＥＴのソース・ドレイン経路には上記
   第３MOSFETのゲートとソースの電位差がOVでも貫通電通
   が流れ、 上記第４ＭＯＳＦＥＴのソース・ドレイン経路には上記
   第４MOSFETのゲートとソースの電位差がOVでも貫通電通
   が流れ、 上記第１MOSFETはそのゲートの受ける第１制御信号の値
   により、上記第３配線に流れる電流を制限し、 上記第２MOSFETはそのゲートの受ける第２制御信号の値
   により、上記第４配線に流れる電流を制限することを特
   徴とする半導体集積回路。
9. 【請求項９】上記第１四辺形領域の第３辺と、辺を共有
   する第２四辺形領域を有し、 上記第２四辺形領域にはDRAMのメモリセルが構成され、 上記第３MOSFETから構成された論理ゲートはデコーダ回
   路を構成し、 上記第４MOSFETから構成された論理ゲートはワードドラ
   イバ回路を構成し、 上記ワードドライバ回路は上記DRAMのメモリセルを選択
   することを特徴とする請求項８記載の半導体集積回路。
10. 【請求項１０】上記第１配線と上記第２配線との間に更
    に接続された第１回路と、 上記第３配線と上記第４配線との間に更に接続された第
    ２回路とを有し、 上記第１回路は上記第１MOSFETがオフ状態のときには上
    記第２配線の電位を上記第１配線の電位よりも下げ、 上記第２回路は上記第２MOSFETがオフ状態のときには上
    記第４配線の電位を上記第３配線の電位よりも下げ、 上記第１と第２MOSFETはｐチャネルMOSFETであることを
    特徴とする請求項８乃至請求項９のいずれかに記載の半
    導体集積回路。