KR100252844B1 - 스탠바이전류 감소회로 - Google Patents

스탠바이전류 감소회로 Download PDF

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Abstract

전원전압단과 접지전압단 사이에서 피모스 트랜지스터들과 앤모스 트랜지스터들로 구성되는 복수개의 논리회로에 있어서, 상기 피모스 트랜지스터와 앤모스 트랜지스터 사이에 스위칭소자를 구성하여 리키지 커런트를 극소화하고 스탠바이상태에서 액티브상태로 되돌아가는 시간을 단축시키기 위한 것으로써, 전원전압단과 연결된 피모스 트랜지스터와, 접지전압단과 연결된 앤모스 트랜지스터와, 상기 피모스 트랜지스터부와 앤모스 트랜지스터 사이에 형성되어 상기 피모스 트랜지스터를 통해 앤모스 트랜지스터로 흐르는 리키지 커런트를 차단하는 스위칭소자를 포함하여 구성되는 것을 특징으로 한다.

Description

스탠바이전류 감소회로
본 발명은 반도체장치에 관한 것으로 특히, 저전압회로에서 발생하는 스탠바이전류(Stand-by Current)를 감소시키는데 적당한 스탠바이전류 감소회로에 관한 것이다.
일반적으로 저전압회로에서 신호의 전달속도를 감소시키기 위해 통상 트랜지스터의 전압을 낮추게 된다.
이에따라 스텐바이시 스레스홀드 리키지 커런트(Threshold leakage current)가 현저하게 증가되는데 상기 리키지 커런트를 어떻게 감소시키느냐가 중요한 관건으로 대두되고 있다.
이하, 종래 스탠바이전류 감소회로를 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 종래기술에 따른 스탠바이전류 감소회로는 복수개의 논리회로부들을 통해 흐르는 리키지 커런트를 감소시키기 위해 상기 논리회로부들의 외부에 높은 문턱전압을 갖는 피모스 및 앤모스 트랜지스터를 구성하여 전체 논리회로부들의 리키지 커런트를 컨트롤한다.
도 1 은 종래 제 1 실시예에 따른 스탠바이전류 감소회로의 구성도이다.
도 1에 도시한 바와 같이, 종래 제 1 실시예에 따른 스텐바이전류 감소회로는 메인 전원라인(Vcc) 및 접지라인(Vss)과, 서브 전원라인(Vcc-L) 및 서브 접지라인(Vss-L)과, 상기 메인 전원라인과 서브 전원라인 사이에 형성된 피모스 트랜지스터(HPM1)와, 상기 메인 접지라인과 서브 접지라인 사이에 형성된 앤모스 트랜지스터(HNM1)와, 상기 서브 전원라인과 서브 접지라인 사이에 형성된 복수개의 논리회로(11)들로 구성된다.
여기서, 상기 논리회로(11)는 복수개의 피모스 트랜지스터 및 앤모스 트랜지스터들로 구성되며, 상기 각 트랜지스터들은 낮은 문턱전압을 갖는다.
그리고, 상기 메인 전원라인과 서브 전원라인 사이에 형성된 피모스 트랜지스터(HPM1)와, 상기 메인 접지라인과 서브 접지라인 사이에 형성된 앤모스 트랜지스터(HNM1)는 상기 논리회로(11)의 트랜지스터들보다 상대적으로 높은 문턱전압을 갖는다.
상기 앤모스 트랜지스터(HNM1)의 게이트에는 액티브신호(ACT)가 입력되고, 상기 피모스 트랜지스터(HPM1)의 게이트에는 액티브바( )신호가 입력된다.
이와같이 구성된 종래 제 1 실시예에 따른 스탠바이전류 감소회로의 동작설명은 다음과 같다.
먼저, 액티브 동작시에는 도 1에 도시한 바와 같이, 피모스 트랜지스터(HPM1)와 앤모스 트랜지스터(HNM1)가 턴-온되어 서브 전원라인(Vcc-L)의 전압은 Vcc레벨로 서브 접지라인(Vss-L)의 전압은 Vss레벨이 차징(charging)로 된다.
따라서, 논리회로(11)의 구성에 따라 출력이 결정되는 통상의 회로와 같이 동작한다.
이어, 스탠바이시에는 상기 피모스 트랜지스터(HPM1)와 앤모스 트랜지스터(HNM1)는 오프상태가 된다.
따라서, 상기 서브 전원라인 및 서브 접지라인은 상기 메인 전원라인 및 메인 접지라인으로부터 분리된다.
즉, 서브 전원라인에 충전된 전압이 복수개의 논리회로(11)에 인가되는 전원전압이 되고, 서브 접지라인의 전압은 논리회로(11)에 인가되는 접지전압이 된다.
여기서, 전원전압이 높을수록 논리회로를 통해 흐르는 리키지 커런트는 증가하게 되고, 전원전압이 낮을수록 리키지 커런트는 감소하게 된다.
이러한 특성을 이용하여 상기 서브 전원라인 및 서브 접지라인을 메인 전원라인 및 메인 서브라인과 분리시킴으로써, 상기 논리회로(11)의 전원전압을 낮추게 되고 결과적으로는 리키지 커런트도 감소하게 된다.
한편, 도 2는 종래 제 2 실시예에 따른 스탠바이전류 감소회로의 구성도이다.
도 2에 도시한 바와 같이, 종래 제 2 실시예는 메인 전원라인(Vcc)과, 메인 접지라인(Vss)과, 서브 전원라인(Vcc-L)과, 서브 접지라인(Vss-L)과, 상기 메인 전원라인과 서브 전원라인 사이에 형성된 피모스 트랜지스터(HPM1)와, 상기 메인 접지라인과 서브 접지라인 사이에 형성된 앤모스 트랜지스터(HNM1)와, 상기 메인 전원라인과 상기 서브 접지라인 사이에 형성된 제 1 논리회로부(21)와, 상기 서브 전원라인과 상기 메인 접지라인 사이에 형성된 제 2 논리회로부(21a)로 구성된다.
여기서, 회로구성에 따라 상기 제 1, 제 2 논리회로부(21,21a)이외에 복수개의 논리회로부들이 더 구성될 수 있다.
상기 제 1, 제 2 논리회로부(21,21a)들은 복수개의 피모스 트랜지스터들과 복수개의 앤모스 트랜지스터들로 구성된다.
여기서, 제 1, 제 2 논리회로부(21,21a)중에서 스탠바이 상태를 미리 예측하여 턴-온되는 트랜지스터를 갖는 논리회로부는 메인 전원라인 및 서브 접지라인에 연결하고 오프되는 트랜지스터는 서브 전원라인 및 메인 접지라인에 연결한다.
따라서, 두 개의 논리회로부(21,21a)를 동작시킬 때 서브 전원라인 및 서브 접지라인에 걸리는 부하를 절반가량 감소시킬 수 있다.
그러나 상기와 같은 종래 스탠바이전류 감소회로는 다음과 같은 문제점이 있었다.
첫째, 메인 전원라인 및 접지라인과 서브 전원라인 및 접지라인을 연결하는 트랜지스터의 크기를 최적화함으로써 스탠바이 상태에서 액티브상태로 되돌아 오는 시간을 조절하여야 하는데, 상기 트랜지스터를 최적화하는 과정에 많은 시간이 소요된다.
둘째, 회로설계 양식을 텍스트(TEXT)화한 넷리스트(NETLIST)를 이용하여 탑-다운(Top-Down)방식으로 설계함으로써 회로를 자동으로 합성하는 방법에는 적용이 어렵다.
셋째, 회로구성에 따른 많은 면적이 요구되며 구성이 복잡하다.
넷째, 메인 전원라인 및 메인 접지라인과 서브 전원라인 및 서브 접지라인 사이에 높은 문턱전압을 갖는 트랜지스터가 구성되므로 스탠바이 상태에서 액티브상태로 되돌아감에 있어서, 상기 트랜지스터들이 커패시터와같이 동작하게 된다.
이로인해 서브 전원라인 및 서브 접지라인이 메인 전원라인 및 메인 접지라인과 동일한 전압으로 회복되는데에는 오랜시간이 소요된다.
본 발명은 상기한 문제점을 해결하기 위해 안출한 것으로써, 리키지 커런트를 극소화하고, 스탠바이 상태에서 액티브상태로 되돌아 오는 시간을 최대한 단축시키고 자동합성이 가능하도록함으로써 기존 기술의 한계를 극복할 수 있는 스탠바이전류 감소회로를 제공하는데 그 목적이 있다.
도 1은 종래 제 1 실시예에 따른 스탠바이전류 감소회로의 구성도
도 2는 종래 제 2 실시예에 따른 스탠바이전류 감소회로의 구성도
도 3은 본 발명의 제 1 실시예에 따른 스탠바이전류 감소회로의 구성도
도 4는 본 발명의 제 2 실시예에 따른 스탠바이전류 감소회로의 구성도
도 5는 본 발명의 제 1, 제 2 실시예를 이용한 낸드게이트의 구성도
도 6은 본 발명의 제 3 실시예에 따른 스탠바이전류 감소회로의 구성도
도 7은 도 6을 설명하기 위한 CMOS트랜지스터의 단면도
도 8은 도 6을 설명하기 위한 CMOS트랜지스터의 다른 단면도
도면의 주요부분에 대한 부호의 설명
11,21,31,61-1 : 논리회로부 33 : 선택트랜지스터
HPMi : 높은 문턱전압을 갖는 피모스 트랜지스터
HNMi : 높은 문턱전압을 갖는 앤모스 트랜지스터
LPMi : 낮은 문턱전압을 갖는 피모스 트랜시스터
LNMi : 낮은 문턱전압을 갖는 앤모스 트랜지스터
상기의 목적을 달성하기 위한 본 발명의 스탠바이전류 감소회로는 전원전압단과 연결된 피모스 트랜지스터와, 접지전압단과 연결된 앤모스 트랜지스터와, 상기 피모스 트랜지스터부와 앤모스 트랜지스터 사이에 형성되어 상기 피모스 트랜지스터를 통해 앤모스 트랜지스터로 흐르는 리키지 커런트를 차단하는 스위칭소자를 포함하여 구성되는 것을 특징으로 한다.
이하, 본 발명의 스탠바이전류 감소회로를 첨부된 도면을 참조하여 설명하기로 한다.
먼저, 본 발명의 스탠바이전류 감소회로는 리키지 커런트를 감소시키기 위해 복수개의 논리회로부들마다 스위칭소자(본 발명의 실시예에서는 앤모스 트랜지스터 또는 피모스 트랜지스터)를 구성하여 각 논리회로부들의 리키지 커런트를 컨트롤한다.
도 3은 본 발명의 제 1 실시예에 따른 스탠바이전류 감소회로의 구성도이다.
도 3에 도시한 바와 같이, 전원전압단(Vcc)과, 접지전압단(Vss), 그리고 상기 전원전압단과 접지전압단 사이에 형성된 복수개의 논리회로부(31)들로 구성된다.
여기서, 상기 논리회로부(31)들은 문턱전압이 낮은 피모스 트랜지스터(LPM1)와 앤모스 트랜지스터(LNM1)로 구성된다.
상기 피모스 트랜지스터(LPM1)의 소오스는 전원전압단에 연결되고, 상기 앤모스 트랜지스터(LNM1)의 소오스는 접지전압단에 연결된다.
그리고 상기 피모스 트랜지스터(LPM1)와 앤모스 트랜지스터(LNM1)사이에 리키지 커런트(leakage current)감소를 위한 스위칭소자 예컨대, 문턱전압이 높은 앤모스 트랜지스터(HNM1)(이하, "선택트랜지스터"라 칭함)(33)가 구성된다.
상기 선택트랜지스터(33)는 복수개의 논리회로부마다 각각 형성된다.
그리고 상기 선택트랜지스터(33)는 액티브동작시에는 온(ON)상태가 되고 스탠바이 동작시에는 오프(OFF)상태가 된다.
이때, 상기 선택트랜지스터로써, 문턱전압이 높은 앤모스 트랜지스터(HNM1)대신에 문턱전압이 낮은 앤모스 트랜지스터를 구성하여도 무관하다.
이러한 문턱전압이 낮은 앤모스 트랜지스터를 이용한 스탠바이전류 감소회로의 구성을 도 4에 도시하였다.
도 4는 본 발명의 제 2 실시예에 따른 스탠바이전류 감소회로의 구성도로써, 도 3에 비해 선택트랜지스터가 낮은 문턱전압을 갖는 앤모스 트랜지스터로 구성되어 있음을 보여준다.
이와같이 구성된 본 발명의 제 1, 제 2 실시예에 따른 스탠바이전류 감소회로의 동작을 설명하면 다음과 같다.
도 3 내지 도 4에 도시한 바와 같이, 액티브동작시에는 상기 선택트랜지스터의 게이트에 하이신호를 인가하고, 스탠바이시에는 로우신호(도 3의 경우에는 0V, 도 4의 경우에는 리키지 커런트를 감소시키기 위해 부(-)의 전압)를 인가한다.
즉, 스탠바이시 선택트랜지스터(33)의 게이트에 로우신호를 인가하면 상기 선택트랜지스터(33)가 오프상태가 된다.
따라서, 상기 피모스 트랜지스터(LPM1)에서 앤모스 트랜지스터(LNM1)로 이어지는 리키지(Leakage)경로가 차단된다.
이와같이 선택트랜지스터(33)를 오프시켜 리키지경로를 차단시켜 줌으로써, 서브스레스홀드 리키지 커런트를 현저하게(시뮬레이션 결과에 의하면, 종래에 비해 대략 10,000배가량)감소시킨다.
또한, 액티브동작 상태에서 스탠바이 상태로 도달하는 시간은 메인 전원라인 및 접지라인과 서브 전원라인 및 접지라인으로 구성된 종래에 비해 현저하게 감소시킨다.
이와같이 본 발명의 제 1, 제 2 실시예에 따른 스탠바이전류 감소회로는 피모스 트랜지스터(LPM1)와 앤모스 트랜지스터(LM1)로 구성되는 논리회로부의 내에 선택트랜지스터를 구성하여 피모스 트랜지스터(LPM1)에서 앤모스 트랜지스터(LNM1)로 흐르는 리키지 커런트를 차단하게 된다.
여기서, 본 발명의 제 1, 제 2 실시예에서는 논리회로부가 단일 피모스 트랜지스터와 앤모스 트랜지스터로 구성되는 인버터를 예로 하였으나, 상기 논리회로부를 구성하는 피모스 트랜지스터 및 앤모스 트랜지스터의 수에 관계없이 모든 논리회로부에 똑같이 적용이 가능하다.
즉, 상기 논리회로부는 인버터, 낸드게이트, 그리고 노아게이트등과 같은 모든 논리회로를 포함한다.
도 5는 본 발명의 제 1, 제 2 실시예를 이용한 낸드게이트의 구성도이다.
도 5에 도시한 바와 같이, 제 1 입력신호에 의해 동작상태가 결정되는 제 1 피모스 트랜지스터(LPM1) 및 제 1 앤모스 트랜지스터(LNM1), 제 2 입력신호에 의해 동작상태가 결정되는 제 2 피모스 트랜지스터(LPM2) 및 제 2 앤모스 트랜지스터(LNM2), 그리고 상기 제 2 피모스 트랜지스터(LPM2)와 제 2 앤모스 트랜지스터(LNM2)사이에 구성된 선택트랜지스터(33)로 구성된다.
여기서, 상기 선택트랜지스터(33)는 액티브동작시에는 온(ON)상태가 되고 스태바이시에는 오프(OFF)상태가 된다.
이와같이 낸드게이트로 구성되는 논리회로에서도 제 2 피모스 트랜지스터(LPM2)와 제 2 앤모스 트랜지스터(LNM2) 사이에 선택트랜지스터(33)를 구성함으로써, 스탠바이시 상기 제 2 피모스 트랜지스터(LPM2)에서 제 2 앤모스 트랜지스터(LNM2)로 리키지 커런트가 흐르는 것을 차단한다.
이와같이 낸드(NAND)게이트뿐만 아니라 노아(NOR)게이트 등과 같이 모든 논리회로에서 적용가능하다.
한편, 도 6은 본 발명의 제 3 실시예에 따른 스탠바이전류 감소회로의 구성도이다.
도 6에 도시한 바와 같이, 본 발명의 제 3 실시예는 전원전압단(Vcc)과 접지전압단(Vss)사이에 복수개의 논리회로부(61-1,61-2,61-3,61-4,…)가 구성된다.
그리고 상기 논리회로부(61-1,61-2,61-3,61-4,…)들중 홀수번째 논리회로부(61-1,61-2,61-3,61-4,…)들에만 선택트랜지스터(33)를 구성한다.
여기서, 상기 논리회로부(61-1,61-2,61-3,61-4,…)들은 낮은 문턱전압을 갖는 피모스 트랜지스터(LPM1,LPM2,LPM3,LPM4,…) 및 앤모스 트랜지스터(LNM1,LNM2,
LNM3,LNM4,…)로 구성되는 인버터(INVERTER)를 예로 하였다.
상기 인버터를 구성하는 피모스 트랜지스터(LPM1,LPM2,LPM3,LPM4,…)들은 P도전형의 반도체기판(71)의 N-웰상에 형성된다.(도 7참조)
상기 N-웰은 액티브시에는 Vcc로 바이어스(bias)되어 있다.
그러나 스탠바이시에는 상기 N-웰의 전압을 Vcc이상의 전압(예를들어 DRAM의 VPP)으로 증가시키면, 상기 피모스 트랜지스터(LPM)들의 문턱전압이 높아지게 된다.
따라서, 서브스레스홀드 리키지가 감소하게 된다.
다시말해서 도 6에 도시한 바와 같이, 선택트랜지스터(33)를 홀수번째 논리회로부에만 구성할 경우, 상기 선택트랜지스터(33)의 게이트에 로우레벨의 신호를 인가하고, N-웰의 전압을 증가시켜 스탠바이 상태로 유지시킬 수 있다.
이와같이 함으로써, 논리회로부의 입력신호에 관계없이 첫 번째 논리회로부(61-1)의 피모스 트랜지스터(LPM1)을 통해 노드 1이 하이상태로 충전된다.
따라서, 두 번째 논리회로부(61-2)의 앤모스 트랜지스터(LNM2)가 턴-온되어, 피모스 트랜지스터(LPM2)를 통해 리키지 커런트가 흐를 수 있지만, 상기 피모스 트랜지스터(LPM2)의 문턱전압이 전술한 바와 같이, N-웰의 전압에 의해 증가하게 되므로 리키지 커런트의 양은 매우 작다.
여기서, 도 7은 P도전형의 기판(71)에 N-웰을 형성하고, N-웰의 전압을 증가시킨 반면에 다른 예로써 도 8에 도시한 바와 같이, N도전형의 기판(81)에 P-웰을 형성하고, P-웰의 전압을 감소시키는 것도 가능하다.
즉, 도 6의 앤모스 트랜지스터(LNM1,LNM2,LNM3,LNM4,…)들을 도 8에 도시한 바와 같이, N도전형의 반도체기판(81)에 형성된 P-웰에 형성한다.
상기 P-웰은 액티브시에는 Vss로 바이어스(bias)되어 있다.
그러나 스탠바이시에는 상기 P-웰의 전압을 Vss이하의 전압(예를들어, DRAM의 Vbb)이하로 낮추어주면 상기 앤모스 트랜지스터(LNM1,LNM2,LNM3,LNM4,…)들의 문턱전압이 높아지게 된다.
따라서 서브스레스홀드 리키지가 감소하게 된다.
이와같이 N-웰 또는 P-웰을 이용한 본 발명의 제 3 실시예에 따른 스탠바이전류 감소회로는 디램(DRAM) 등의 출력드라이버에도 적용할 수 있다.
본 발명의 제 3 실시예를 출력드라이버에 적용할 경우, 드라이버의 처리속도를 향상시킬 수 있다.
이상 상술한 바와 같이, 본 발명의 스탠바이전류 감소회로는 다음과 같은 효과가 있다.
첫째, 별도의 서브 전원라인 및 접지라인을 구성하지 않고도 간단한 스위칭소자를 각 논리회로부내에 구성함으로써, 리키지 커런트를 현저하게 감소시킨다.
둘째, 웰 바이어스를 이용하여 출력드라이버를 구성할 경우, 드라이버의 처리속도를 향상시킬 수 있다.
셋째, 트랜지스터의 사이즈를 최적화할 수 있으므로 스탠바이 상태에서 액티브 상태로 가는 시간이 현격하게 줄어든다.
넷째, 설계회로를 자동화하는 방법에 적용이 가능하다.

Claims (10)

  1. 전원전압단과 연결된 피모스 트랜지스터와,
    접지전압단과 연결된 앤모스 트랜지스터와,
    상기 피모스 트랜지스터와 앤모스 트랜지스터 사이에 형성되어 상기 피모스 트랜지스터를 통해 앤모스 트랜지스터로 흐르는 리키지 커런트를 차단하는 스위칭소자를 포함하여 구성되는 것을 특징으로 하는 스탠바이전류 감소회로.
  2. 제 1 항에 있어서,
    상기 스위칭소자는 피모스 트랜지스터 및 앤모스 트랜지스터 또는 반도체로 구현가능한 임의의 스위칭소자인 것을 특징으로 하는 스탠바이전류 감소회로.
  3. 전원전압단 및 접지전압단과,
    상기 전원전압단과 접지전압단 사이에서 복수개의 피모스 트랜지스터 및 앤모스 트랜지스터로 이루어진 복수개의 논리회로부들과,
    상기 각 논리회로부의 피모스 트랜지스터와 앤모스 트랜지스터 사이에 형성되어 스탠바이시 상기 피모스 트랜지스터로부터 앤모스 트랜지스터로의 리키지 커런트의 흐름경로를 차단하는 선택트랜지스터를 포함하여 구성되는 것을 특징으로 하는 스탠바이전류 감소회로.
  4. 제 3 항에 있어서,
    상기 선택트랜지스터는 상기 논리회로부를 구성하는 앤모스 트랜지스터에 비해 더 낮은 문턱전압을 갖는 앤모스 트랜지스터이거나 또는 상기 논리회로부를 구성하는 피모스 트랜지스터에 비해 더 낮은 문턱전압을 갖는 피모스 트랜지스터인 것을 특징으로 하는 스탠바이전류 감소회로.
  5. 제 3 항에 있어서,
    상기 논리회로부는 인버터, 낸드게이트, 그리고 노아게이트와 같은 모든 논리회로를 포함하는 것을 특징으로 하는 스탠바이전류 감소회로.
  6. 전원전압단 및 접지전압단과,
    상기 전원전압단과 접지전압단 사이에서 복수개의 피모스 트랜지스터와 복수개의 앤모스 트랜지스터로 이루어진 복수개의 논리회로부들과,
    상기 논리회로부들중 홀수번째 논리회로부들의 피모스 트랜지스터와 앤모스 트랜지스터 사이에 형성되어 스탠바이시 상기 피모스 트랜지스터로부터 앤모스 트랜지스터로의 리키지 커런트 흐름경로를 차단하는 선택트랜지스터를 포함하여 구성되는 것을 특징으로 하는 스탠바이전류 감소회로.
  7. 제 6 항에 있어서,
    상기 논리회로부를 구성하는 피모스 트랜지스터 및 앤모스 트랜지스터중 상기 피모스 트랜지스터는 N-웰상에 형성되는 것을 특징으로 하는 스탠바이전류 감소회로.
  8. 제 7 항에 있어서,
    상기 N-웰상에 형성된 피모스 트랜지스터는 스탠바이시, 상기 N-웰의 바이어스에 의해 문턱전압이 상대적으로 증가하는 것을 특징으로 하는 스탠바이전류 감소회로.
  9. 제 6 항에 있어서,
    상기 논리회로부를 구성하는 피모스 트랜지스터 및 앤모스 트랜지스터중 상기 앤모스 트랜지스터는 P-웰상에 형성되는 것을 특징으로 하는 스탠바이전류 감소회로.
  10. 제 9 항에 있어서,
    상기 P-웰상에 형성된 앤모스 트랜지스터(LNM1,LNM2,LNM3,LNM4…)는 스탠바이시 상기 P-웰의 바이어스에 의해 문턱전압이 상대적으로 증가하는 것을 특징으로 하는 스탠바이전류 감소회로
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