KR100511028B1 - 유휴 상태 동안 게이트 누설을 완화하는 기술 - Google Patents

유휴 상태 동안 게이트 누설을 완화하는 기술 Download PDF

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KR100511028B1 KR10-2003-0078592A KR20030078592A KR100511028B1 KR 100511028 B1 KR100511028 B1 KR 100511028B1 KR 20030078592 A KR20030078592 A KR 20030078592A KR 100511028 B1 KR100511028 B1 KR 100511028B1
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Abstract

유휴 상태 동안 게이트 누설을 완화하는 방법 및 회로가 개시된다. 입력 패턴은 유휴 상태 동안 회로, 예를 들어 정적 회로, 동적 회로의 복수의 장치 중 하나 이상에 인가될 수 있다. 입력 패턴의 인가에 응답하여, 회로의 다수의 장치는 그것의 터미널의 각각, 즉 소스, 게이트 및 드레인 터미널에서 실질적으로 동일한 전압을 가질 수 있어서 게이트 누설을 완화할 수 있다.

Description

유휴 상태 동안 게이트 누설을 완화하는 기술{TECHNIQUE FOR MITIGATING GATE LEAKAGE DURING A SLEEP STATE}
본 발명은 집적 회로에서의 전력 소비 분야에 관한 것으로, 특히 집적 회로 동작의 유휴 모드(sleep mode) 동안 트랜지스터 게이트 누설을 완화하는 것에 관한 것이다.
전자 장치의 전력 소비는 두 가지 요소로 이루어질 수 있다. 동적 전력 소비는 장치가 동작 중일 때 소비되는 전력과 연관이 있다. 프로세서에 있어서, 동적 전력 소비는 프로세서의 클럭이 동작 중일 때 발생할 수 있다. 누설 전력 소비는, 장치가 동작하지 않는데도, 전자 장치를 구성하는 오프 상태의 트랜지스터를 통하여 흐르는 누설 전류로 인해 계속적으로 전력이 소비될 때 발생할 수 있다.
누설 전류는 흔히 "서브 임계 누설(sub-threshold leakage)" 및 "게이트 누설"이라고 일컬어지는 것을 포함할 수 있다. 서브 임계 누설은 트랜지스터가 비활성화, 즉 "오프" 되었을 때 트랜지스터의 채널에 흐르는 전류를 의미할 수 있다. 서브 임계 누설은 임계 전압을 열 에너지(kT)로 나눈 값에 대해 지수 의존성(exponential dependency)를 가질 수 있다. 따라서, 임계 전압이 감소함에 따라, 서브 임계 누설은 감소한다.
"게이트 누설"은 트랜지스터의 게이트 산화막(gate oxide)을 가로지르는 캐리어(carrier)의 터널링을 의미할 수 있다. 게이트 누설은 게이트 산화막의 크기에 직접 연관될 수 있다. 게이트 산화막이 더 얇을수록, 게이트 누설은 더 커진다.
누설 전력 소비는 특히, 저 전력 애플리케이션, 예를 들어 휴대용 컴퓨터의 서브 마이크론 트랜지스터에서 중요한 설계의 고려 대상이 되었다. 예를 들어, 배터리로 동작하는 휴대용 컴퓨터에서, 누설 전력 소비는 배터리의 수명을 단축시킬 수 있다. 따라서, 흔히 "유휴 모드" 또는 "유휴 상태"라고 하는 전력 절약 동작 모드 동안에 누설 전력 소비를 완화하는 기술이 개발되어 왔다.
전통적으로, 게이트 누설이 총 누설 전류의 중요하지 않은 요소였기 때문에, 완화 기술은 누설 전류의 서브 임계 요소에만 중점을 두어 왔다. 그러나, 트랜지스터의 게이트 산화막이 점차 더 얇게 만들어짐에 따라 게이트 누설이 증가하고 있어으며, 이에 따라 게이트 누설은 총 누설 전류의 상당한 부분을 차지하게 되었다.
게이트 누설을 완화하는 아이디어는 파더호 함자크글로(Fatih Hamzaoglu) 등의 "Circuit Level Techniques to Control Gate Leakage for sub-100nm CMOS"라는 제목의 논문에서 제안되었다. 제안된 아이디어는 NMOS(N-channel Metal Oxide Semiconductor) 보다 PMOS(P-channel Metal Oxide Semiconductor)를 더 사용하는 것인데, 이는 PMOS 게이트 누설이 NMOS 게이트 누설보다 더 낮기 때문이다. 그러나, 이는 심각한 성능 저하를 유발한다.
따라서, 유휴 상태 동안 성능에 역 효과를 미치지 않으면서 트랜지스터 게이트 누설을 최소화하는 기술에 대한 필요성이 있다.
상술한 문제점은, 유휴 상태 동안 회로의 다수의 트랜지스터의 소스, 게이트 및 드레인 터미널(terminal)에서 실질적으로 동일한 전압을 가지게 함으로써 몇몇 실시예에서 적어도 부분적으로 해결될 수 있다.
본 발명의 일 실시예에서, 유휴 상태 동안 트랜지스터 게이트 누설을 완화하는 방법은 유휴 상태 동안 회로의 복수의 장치 중 하나 이상에 입력 패턴을 인가하는 단계를 포함할 수 있다. 입력 패턴(input pattern)을 인가한 결과, 회로의 다수의 장치의 소스, 게이트 및 드레인 터미널은 실질적으로 동일한 전압을 가지게 되며, 이에 의해 게이트 누설이 완화될 수 있다.
후술하는 본 발명의 상세한 설명이 더 잘 이해될 수 있도록 하기 위하여, 본 발명의 하나 이상의 실시예의 특징 및 기술적 이점에 대하여 위에서 간략히 설명하였다. 본 발명의 청구항의 주제를 형성하는 본 발명의 추가적인 특징 및 이점은 아래에서 설명될 것이다.
본 발명은 유휴 상태 동안 트랜지스터 게이트 누설을 완화하는 방법 및 회로를 포함한다. 본 발명의 일 실시예에서, 입력 패턴은 유휴 상태 동안 회로, 예를 들어 정적 회로, 동적 회로의 복수의 장치 중 하나 이상에 인가될 수 있다. 입력 패턴의 인가에 응답하여, 회로의 다수의 장치는 터미널, 즉 소스, 게이트 및 드레인 터미널에서 실질적으로 동일한 전압을 가지게 되며, 이에 의해 게이트 누설을 완화할 수 있다. 이하에서는 3-입력 정적 NAND 회로(3-input static NAND circuit) 및 2-입력 동적 NAND 회로와 연관하여 본 발명을 설명하지만, 본 발명의 원리는 임의의 종류의 정적 또는 동적 회로에서 구현될 수 있다는 것을 유의하여야 한다. 그러한 정적 또는 동적 회로를 구현하는 실시예는 본 발명의 범위 내에 해당한다는 것을 또한 유의하여야 한다.
아래의 설명에서, 다수의 특정 세부 사항은 본 발명에 대한 완전한 이해를 제공하기 위하여 제시된다. 그러나, 그러한 특정 세부 사항이 없이도 당업자는 본 발명을 실시할 수 있다는 것을 유의하여야 한다. 주지된 회로는, 본 발명을 불필요할 정도로 애매하게 하지 않기 위하여, 블록도로 도시된다.
발명의 배경 기술 부분에서 설명한 바와 같이, 누설 전류를 완화하는 전통적인 기술은 누설 전류의 서브 임계 요소에만 중점을 두어왔는데, 이는 게이트 누설이 전통적으로 총 누설 전류의 중요하지 않은 요소였기 때문이다. 그러나, 트랜지스터의 게이트 산화막이 점점 더 박막화 됨에 따라, 게이트 누설이 총 누설 전류의 중요한 부분이 되었다. 따라서, 트랜지스터 게이트 누설을 최소화하는 기술에 대한 필요성이 있다.
게이트 누설은 게이트 산화막에 걸리는 전기장의 지수 함수이다. 즉, 게이트 누설은 도 1에 도시된 바와 같이 소스 전압에 대한 게이트 전압과 드레인 전압에 대한 게이트 전압의 지수 함수이다. 도 1은 소스 전압에 대한 게이트 전압("Vgs") 및 드레인 전압에 대한 게이트 전압("Vgd")에 따른 게이트 누설의 절대 값의 변화를 도시하고 있다. 도 1에 도시된 바와 같이, n형 트랜지스터가 활성화되면(이는 Vgs가 "하이"이면 발생함), 활성화된 트랜지스터에 대한 최악의 게이트 누설 전류는 Vgd가 "하이"일 때 발생한다. 도 1에서 도시되는 바와 같이, n형 트랜지스터가 비활성화되면(이는 Vgs가 "로우"이면 발생함), 게이트 누설 전류는 Vgd 가 최대일 때 최대이다. 따라서, 게이트 누설 전류를 감소시키기 위하여, 상대적으로 낮은 크기의 Vgs 및 Vgd를 갖는 것이 필요하다. 이것은 트랜지스터의 소스, 드레인 및 게이트 터미널에서 실질적으로 동일한 전압을 가짐으로써 이루어질 수 있다. 회로 내의 다수의 트랜지스터의 소스, 드레인 및 게이트 터미널에서 실질적으로 동일한 전압을 가지도록 함으로써 회로의 유휴 상태 동작 동안 게이트 누설을 완화하는 것에 관한 논의는 이하에서 도 2a, 2b, 3a, 3b 및 4을 참조하여 설명된다. 도 2a는 3-입력 정적 NAND 회로에 대한 누설 전류를 최소화하는 종래의 방법을 도시한다. 도 2b는 3-입력 정적 NAND 회로에 대한 게이트 누설을 완화하기 위하여 본 발명의 원리를 적용하여 종래의 방법보다 소비되는 총 누설 전력을 더 크게 감소시키는 것을 도시한다. 도 3a는 전통적인 2-입력 동적 NAND 회로를 도시한다. 도 3b는 게이트 누설을 완화시키기 위하여 본 발명의 원리를 적용하여 수정된 2-입력 동적 NAND 회로를 도시한다. 도 4는 도 2a에서 도시된 정적 회로 및 도 3a에서 도시된 동적 회로에 대한 게이트 누설을 완화하는 방법의 흐름도이다.
도 2a 및 도 2b - 정적 회로
도 2a 및 도 2b는 3-입력 NAND 회로(200)를 도시한다. 회로(200)는 노드(205)에서 p형 트랜지스터(202, 203 및 204)에 연결된 전력원(201)을 포함할 수 있다. p형 트랜지스터(202, 203 및 204)는 노드(207)에서 n형 트랜지스터(206)에 연결될 수 있다. n형 트랜지스터(206)는 n형 트랜지스터(208 및 209)에 직렬로 연결될 수 있다. n형 트랜지스터(209)는 그라운드(ground)(210)에 연결될 수 있다.
상술한 바와 같이, 도 2a는 회로(200)에 대하여 누설 전류를 완화하는 종래의 방법을 도시한다. 도 2a를 참조하면, 서브 임계 누설에 중점을 두면서 0,0,0의 입력 패턴이 유휴 상태 동안 입력 A, B 및 C에 인가될 수 있다. 이러한 입력 패턴을 인가함으로써, 유휴 상태 동안, 트랜지스터(202, 203 및 204)는 활성화, 즉 "온" 될 수 있고, 트랜지스터(206, 208 및 209)는 비활성화, 즉 "오프" 될 수 있다. 노드(205 및 207)는 "하이" 전위를 갖는다. 트랜지스터(206, 208 및 209)를 비활성화시킴으로써, 회로(200)의 출력은 "하이"로 되어서, 트랜지스터(202, 203 및 204)가 각각 화살표(211, 212 및 213)에 의하여 지시된 바와 같이 그들의 게이트를 통하여 누설되도록 한다. 또한, n형 트랜지스터, 예를 들어 노드(207) 근처에 위치한 n형 트랜지스터(206)는 "하이" Vgd 및 "로우" Vgs를 가져서, 상당한 게이트 누설 전류를 유발한다. 이러한 입력 패턴을 인가함으로써 서브 임계 누설이 감소될 수 있지만, 트랜지스터(202, 203, 204 및 206)는 게이트 누설을 겪는다. 도 2a의 회로(200)의 게이트 누설은 도 2b를 참조하여 아래에서 설명되는 바와 같이 다수의 트랜지스터의 소스, 드레인 및 게이트 터미널에서 실질적으로 동일한 전압을 가짐으로써 완화될 수 있다.
상술한 바와 같이, 도 2b는 회로(200)에서 게이트 누설을 완화하기 위하여 본 발명의 원리를 적용하는 것을 도시한다. 도 2b를 참조하면, 1,1,0의 입력 패턴이 유휴 상태 동안 입력 A', B' 및 C'에 인가될 수 있다. 이러한 입력을 인가함으로써, 유휴 상태 동안 트랜지스터(202, 203 및 209)는 비활성화될 수 있고, 트랜지스터(204, 206 및 208)는 활성화될 수 있다. 노드(205 및 207)는 "하이" 전위를 갖는다. 트랜지스터 스택(stack)(206, 208 및 209)에서 레일(rail)에 가장 가까운 트랜지스터(209)만을 비활성화시킴으로써, 노드(207)에서 회로(200)의 출력은 대략 Vdd, 즉 전력원(201)의 전압 레벨이 된다. 따라서, 트랜지스터(202 및 203)는 그것의 모든 터미널에서 실질적으로 동일한 전압, 즉 Vgs 및 Vgd를 가질 수 있다. 그들의 모든 터미널에서 동일한 전압을 가짐으로써, 트랜지스터(202 및 203)에 대한 게이트 누설은 실질적으로 거의 0이 될 수 있다. 즉, 모든 터미널에서 동일한 전압을 가짐으로써, Vgs 및 Vgd는 최소값을 가지게 되며, 따라서 게이트 누설이 거의 0이 된다. 또한, 트랜지스터(206 및 208)의 터미널들에서의 전압, 즉 Vgs 및 Vgd는 실질적으로 동일하여서, 게이트 누설을 감소시킨다. 따라서, 트랜지스터(202, 203, 206 및 208)에 대한 게이트 누설은 실질적으로 0이 될 수 있다. 이제 화살표(213)에 의하여 도시된 바와 같이 트랜지스터(204)에 대하여만 상당양의 게이트 누설이 발생할 수 있다. 트랜지스터(209)에 대해서는 적은 양의 게이트 누설이 발생할 수 있다. 따라서, 회로(200)에 대한 전체적인 게이트 누설은 감소되었다. 또한, 트랜지스터 스택(206, 208 및 209)의 가장 하부의 트랜지스터(209)가 비활성화되기 때문에, 서브 임계 누설에서의 증가가 최소화될 수 있다. 따라서, 전체적인 누설 전류는 도 2a의 회로(200)에 비하여 도 2b의 회로(200)에 대하여 감소될 수 있다.
도 3a - 종래의 동적 회로
도 3a는 종래의 2-입력 NAND 동적 회로(300)를 도시한다. 회로(300)는 p형 트랜지스터(302 및 303)에 연결된 전력원(301)을 포함할 수 있다. 전력원(301)은 n형 트랜지스터(305)에 직렬로 연결된 p형 트랜지스터(304)를 포함하는 출력 인버터에 더 연결될 수 있다. 노드(306)에서 회로(300)의 출력은 p형 트랜지스터(303)의 게이트에 연결될 수 있다. 동적 노드(307)는 p형 트랜지스터(302, 303) 및 n형 트랜지스터(308)의 드레인 뿐만 아니라 트랜지스터(304, 305)의 게이트에 연결될 수 있다. n형 트랜지스터(308)는 n형 트랜지스터(309 및 310)에 직렬로 연결될 수 있다. n형 트랜지스터(310 및 305)는 그라운드(311)에 연결될 수 있다. 클럭 신호는 트랜지스터(302)("프리챠지 트랜지스터(precharge transistor)") 및 트랜지스터(310)에 연결될 수 있다. 트랜지스터(308 및 309)는, "A" 및 "B"로 나타내는 바와 같이, 미리 연결된 동적 회로로부터 출력을 수신할 수 있다. 일 실시예에서, 트랜지스터(304, 308, 309 및 310)는 트랜지스터(305) 보다 더 넓은 게이트 면적을 갖도록 구성될 수 있다.
회로(300)와 같은 동적 회로는 두 개의 페이즈(phase), 프리챠지 페이즈 및 평가 페이즈(evaluation phase)에서 동작하도록 설계된다. 프리챠지 페이즈 동안, 회로(300)와 같은 동적 회로 내의 노드는 미리 정의된 전압 레벨로 설정된다. 평가 페이즈 동안, 동적 회로 노드는 동적 스위칭 회로의 로직 함수에 따라서 프리챠지 상태로부터 스위치된다. 도 3a를 참조하면, 프리챠지 페이즈 동안, 클럭 신호(CLK)는 "로우" 전위 값, 즉 "0"을 가질 수 있어서, 동적 노드(307)가 "하이" 전위 값, 즉 "1"의 이진 값을 가지도록 할 수 있다. 평가 페이즈 동안, CLK는 "하이" 전위 값, 즉 "1"의 이진 값을 가질 수 있어서, 동적 노드(307)가 "로우" 전위 값, 즉 "0"의 이진 값을 갖도록 할 수 있다.
유휴 상태에서, 클럭 신호(CLK)는 프리챠지 또는 평가 페이즈의 어느 하나로 설정될 수 있다. 평가 페이즈가 유휴 상태 동안 사용되면, 상술한 바와 같이 CLK는 "1"이어서, 0의 값이 노드(307)에서 나타나고 "1"의 이진 값이 출력 노드(306)에서 나타난다. 회로(300)에 연결된 다른 동적 회로가 또한 평가 페이즈에 있다고 가정하면, 다른 동적 회로로의 출력은 또한 "1"의 이진 값을 갖는다. 그러므로, 입력 A 및 B는 "1"의 이진 값을 갖는다. 동적 노드가 "로우" 전위 값을 갖기 때문에, 출력 인버터로의 입력은 대략 0이 된다. 따라서, 트랜지스터(304, 308, 309 및 310)는 활성화, 즉 "온" 된다. 트랜지스터(302, 303 및 305)는 비활성화, 즉 "오프" 된다. 터미널에서의 전압 레벨, 즉 Vgs 및 Vgd가 동일하지 않기 때문에 상당양의 게이트 누설이 트랜지스터(304, 308, 309 및 310)에서 발생할 수 있어서 상당한 게이트 누설 전류를 유발할 수 있다. 게이트와 드레인 터미널간의 전압 레벨이 동일하지 않기 때문에 적은 양의 게이트 누설이 트랜지스터(302 및 305)에서 발생할 수 있다. 또한, 서브 임계 누설은 비활성화된 트랜지스터(302, 304 및 305)로부터 발생할 수 있고 상당양일 수 있다. 서브 임계 및 게이트 누설은 아래에서 설명되는 바와 같이 유휴 상태 동안 프리챠지 페이즈를 사용하여 회로(300)에 대하여 감소될 수 있다.
프리챠지 페이즈가 유휴 상태 동안 사용되면, 상술한 바와 같이 CLK는 "0"이어서 "1"의 이진 값이 노드(307)에서 그리고 "0"의 이진 값이 출력 노드(306)에서 나타나도록 한다. 회로(300)에 연결된 다른 동적 회로가 또한 프리챠지 페이즈에 있다고 가정하면, 다른 출력 회로로의 출력은 또한 "0"이다. 그러므로, 입력 A 및 B는 "0"이다. 동적 노드는 "하이" 전위 값을 가지기 때문에, 출력 인버터로의 입력은 대략 Vdd, 즉 전력원(301)의 전위로 된다. 따라서, 트랜지스터(302, 303 및 305)는 활성화, 즉 "온" 된다. 트랜지스터(304, 308, 309 및 310)는 비활성화, 즉 "오프" 된다. 터미널에서의 전압 레벨, 즉 Vgs 및 Vgd가 동일하지 않기 때문에 상당양의 게이트 누설이 프리챠지 트랜지스터(302) 및 트랜지스터(305)에서 발생할 수 있으며, 이로 인해 상당한 게이트 누설 전류를 유발할 수 있다. 게이트와 드레인 터미널간의 전압 레벨이 동일하지 않기 때문에 적은 양의 게이트 누설이 트랜지스터(304 및 308)에서 발생할 수 있다. 또한, 서브 임계 누설은 넓은 채널로 구성될 수 있는 트랜지스터(304)에 대하여 상당양일 수 있다. 유휴 상태 동안 평가 페이즈 대신에 프리챠지 페이즈를 사용함으로써 게이트 및 서브 임계 누설이 감소될 수 있지만, 본 발명의 원리를 사용하여 유사한 서브 임계 누설을 가지면서도 게이트 누설은 아래에서 설명되는 바와 같이 회로(300)에서 더 감소될 수 있다.
도 3b - 수정된 동적 회로
도 3b는 본 발명에 따라 구성된, 수정된 2-입력 NAND 동적 회로(350)를 도시한다. 별개의 프리챠지 및 평가 클럭이 프리챠지 및 평가 트랜지스터를 비활성화시키기 위하여 사용될 수 있다는 것을 제외하고 동적 회로(350)는 회로(300)(도 3a)와 유사하게 구성될 수 있다. 또한, 동적 노드(307)는 최소 크기의 조건부 풀업 트랜지스터(minimum sized conditional pull-up transistor)(313)에 의하여 충전될 수 있다. 또한, 출력 인버터 구성은 또 다른 최소 크기의 트랜지스터(314)를 사용하여 n형 트랜지스터(305) 풀-다운 경로(pull-down path)를 "오프" 시킴으로써 입력을 풀업하도록 수정될 수 있다. 또한, 유휴 상태 신호는 p형 트랜지스터(313, 315)를 활성화하기 위하여 사용될 수 있어서, 동적 노드(307) 및 내부 노드(316)가 "하이"로 되는 것을 보장할 수 있다. 유휴 상태 신호는 유휴 상태 동안 내부 노드(312)를 "로우"로 구동함으로써 p형 트랜지스터(313, 315)를 활성화하는데 사용될 수 있다.
도 3b를 참조하면, 회로(350)는 회로(300)(도 3a)에 대하여 다음의 추가적인 요소를 포함할 수 있다. 노드(312)는 트랜지스터(309)의 드레인 및 트랜지스터(308)의 소스에 연결된 p형 트랜지스터(313)에 연결될 수 있다. p형 트랜지스터(313)의 소스는 전력원(301)에 연결될 수 있다. 또한 노드(312)는 트랜지스터(305)의 소스에 연결된 n형 트랜지스터(314)에 연결될 수 있다. n형 트랜지스터(314)의 소스는 그라운드(311)에 연결될 수 있다. n형 트랜지스터(314)의 드레인 및 트랜지스터(305)의 소스에서의 노드는 p형 트랜지스터에 연결될 수 있다. p형 트랜지스터(315)의 소스는 전력원(301)에 연결될 수 있다. 일 실시예에서, 회로(300)(도 3a)에 추가된 트랜지스터(313, 314 및 315)는 작은 게이트 면적을 갖는 최소 크기의 장치일 수 있다. 회로(350)는, 본 발명의 원리를 사용하여 상술한 바와 같은 상기 수정을 달성하기 위하여, 다른 장치 및/또는 구성을 포함할 수 있다는 것을 유의하여야 한다. 당업자는 그러한 선택적인 실시예를 구현할 수 있고 그러한 실시예는 본 발명의 범위 내에 해당한다는 것을 또한 유의하여야 한다.
도 3b를 다시 참조하면, 유휴 상태 동안 프리챠지 페이즈 클럭이 "1"의 이진 값을 가지고, 평가 페이즈 클럭은 "0"의 값을 가지며, 유휴 상태 신호의 보수(complement)는 "0"의 값을 가지면(유휴 상태 신호가 가해졌다), 회로(350)의 상당 수의 노드는 "하이" 전위 값을 가지게 되어 회로(300)(도 3a)의 게이트 누설을 완화한다. 즉, 유휴 상태 동안 프리챠지 페이즈 클럭이 "1"의 이진 값을 가지고, 평가 페이즈는 "0"의 값을 가지며, 유휴 상태 신호의 보수는 "0"의 값을 가지면, 회로(350)의 트랜지스터 중 다수는 소스, 드레인 및 게이트 터미널에서 실질적으로 동일한 전압을 가질 수 있어서 회로(300)(도 3a)의 게이트 누설을 완화할 수 있다.
유휴 상태 신호의 보수가 유휴 상태 동안 "0"의 값을 가지면, 노드(312)는 0의 값을 가진다. 따라서, 트랜지스터(313 및 315)는 활성화, 즉 "온" 될 수 있고, 트랜지스터(314)는 비활성화, 즉 "오프" 될 수 있다. 또한, 프리챠지 페이즈 클럭이 "1"의 이진 값을 가지고 평가 페이즈 클럭이 "0"의 값을 가지면, 트랜지스터(302 및 310)는 비활성화된다. 노드(306 및 307)는 "1"의 이진 값을 얻는다. 따라서, 트랜지스터(305)는 활성화되고 트랜지스터(303, 304)는 비활성화된다. 회로(350)가 다른 유사하게 설계된 동적 회로에 연결된다고 가정하면, 이들 다른 동적 회로의 출력은 또한 "1"의 이진 값이다. 그러므로, 입력 A 및 B는 "1"의 이진 값이다. 따라서, 트랜지스터(308 및 309)는 활성화된다. 그 결과, 트랜지스터(302, 303, 304, 305, 308 및 309)는 그들의 모든 터미널에서 동일한 전압("1"의 이진 값), 즉 Vgs 및 Vgd를 갖는다. 그들의 모든 터미널에서 동일한 전압을 가짐으로써, 트랜지스터(302, 303, 304, 305, 308 및 309)에 대한 게이트 누설은 실질적으로 0이 될 수 있다. 드레인("하이" 전위) 및 게이트("로우" 전위)가 상이한 전위를 갖는 트랜지스터(310)에서 적은 양의 게이트 누설이 발생할 수 있다. 또한, 적은 양의 게이트 누설이 트랜지스터(313, 314 및 315)에서 발생할 수 있는데, 이는 이들이 작은 게이트 면적을 갖는 최소 크기의 장치일 수 있기 때문이다. 트랜지스터(313 및 315)는 소스 및 드레인이 "하이" 전위를 갖고 게이트가 "로우" 전위를 갖기 때문에 트랜지스터(314) 보다 더 많은 양의 게이트 누설을 나타낼 수 있다. 트랜지스터(314)의 소스 및 게이트는 "로우" 전위를 갖고 트랜지스터(314)의 드레인은 "하이" 전위를 갖는다. 따라서, 회로(300)(도 3a)에 대한 게이트 누설은 다수의 트랜지스터에 대하여 터미널들이, 즉 Vgs 및 Vgd가 실질적으로 동일한 전위를 가짐으로써 감소될 수 있다. 또한, 프리챠지 페이즈가 유휴 상태 동안 사용되면 회로(350)에 대한 서브 임계 누설은 회로(300)(도 3a)에 대한 서브 임계 누설과 대략 동일하다. 서브 임계 누설은 프리챠지 트랜지스터(302) 및 트랜지스터(314)에서 발생할 수 있다. 따라서, 전체 누설 전류는 도 3a의 회로(300)에 비하여 도 3b의 회로(350)에 대하여 감소될 수 있다.
도 4 - 트랜지스터 게이트 누설을 완화하는 방법
도 4는 유휴 상태 동안 회로, 예를 들어 정적 회로, 동적 회로에서 트랜지스터 게이트 누설을 완화하는 방법(400)의 본 발명의 일 실시예의 흐름도이다.
도 2a, 2b, 3a, 3b와 함께 도 4를 참조하면, 단계(401)에서 입력 패턴은 유휴 상태 동안 회로, 예를 들어 정적 회로(200), 동적 회로(350)의 복수의 장치 중 하나 이상에 인가될 수 있다. 도 2b를 참조하면, 1,1,0의 입력 패턴은 유휴 상태 동안 입력 A', B' 및 C'에 인가될 수 있다. 도 3b를 참조하면, 입력 A 및 B는 1의 이진 값을 수신할 수 있다. 프리챠지 페이즈 클럭은 1의 이진 값을 가질 수 있고 평가 페이즈 클럭은 0의 값을 가질 수 있다. 유휴 상태 신호는 유휴 상태 동안 인에이블(enable)될 수 있어서 회로(350)의 내부 노드를 충전할 수 있다.
단계(402)에서, 입력 패턴의 인가에 응답하여 실질적으로 동일한 전압이 회로, 예를 들어 정적 회로(200), 동적 회로(350)의 복수의 트랜지스터 중에서 다수의 트랜지스터의 소스, 게이트 및 드레인 터미널에서 발생될 수 있다. 도 2b를 참조하면, 입력 A', B' 및 C'에 입력 패턴 1, 1, 0을 인가함으로써, 유휴 상태 동안 트랜지스터(202, 203 및 209)는 비활성화될 수 있고 트랜지스터(204, 206 및 208)는 활성화될 수 있다. 노드(205 및 207)는 "하이" 전위를 갖는다. 트랜지스터 스택(206, 208 및 209)에서 레일에 가장 가까운 트랜지스터(209)만을 비활성화시킴으로써, 노드(207)에서의 회로(200)의 출력은 대략 Vdd, 즉 전력원(201)의 전압 레벨이 된다. 따라서, 트랜지스터(202, 203, 206 및 208)는 그들의 모든 터미널, 즉 Vgs 및 Vgd에서 실질적으로 동일한 전압을 갖는다. 그들의 모든 터미널에서 실질적으로 동일한 전압을 가짐으로써, 트랜지스터(202, 203, 206 및 208)에 대한 게이트 누설은 실질적으로 대략 0일 수 있다. 이제 트랜지스터(204)에 대하여만 상당양의 게이트 누설이 발생할 수 있다. 트랜지스터(209)에 대해서는 적은 양의 게이트 누설이 발생할 수 있다. 따라서, 도 2a의 회로(200)에 대한 전체 게이트 누설은 감소되었다. 또한, 트랜지스터 스택(206, 208 및 209)의 가장 하부의 트랜지스터(209)가 비활성화되기 때문에, 서브 임계 누설에서의 증가가 최소화될 수 있다. 따라서, 전체 누설 전류는 도 2a의 회로(200)에 비하여 도 2b의 회로(200)에 대하여 감소될 수 있다.
도 3b를 참조하면, 회로(350)에 입력 패턴을 인가한 결과, 트랜지스터(302, 303, 304, 305, 308 및 309)는 그들의 모든 터미널, 즉 Vgs 및 Vgd에서 실질적으로 동일한 전압("1"의 이진 값)을 가질 수 있다. 그들의 모든 터미널에서 실질적으로 동일한 전압을 가짐으로써, 트랜지스터(302, 303, 304, 305, 308 및 309)에 대한 게이트 누설은 실질적으로 대략 0일 수 있다. 드레인("하이" 전위) 및 게이트("로우" 전위)가 상이한 전위를 갖는 트랜지스터(310)에서 적은 양의 게이트 누설이 발생할 수 있다. 또한, 트랜지스터(313, 314 및 315)에서 적은 양의 게이트 누설이 발생할 수 있는데, 이는 이들이 작은 게이트 면적을 갖는 최소 크기의 장치일 수 있기 때문이다. 따라서, 회로(300)(도 3a)에 대한 게이트 누설은 다수의 트랜지스터의 터미널, 즉 Vgs 및 Vgd에서 실질적으로 동일한 전위를 가짐으로써 감소될 수 있다. 또한, 프리챠지 페이즈가 유휴 상태 동안 사용될 때 회로(350)에 대한 서브 임계 누설은 회로(300)(도 3a)에 대한 서브 임계 누설과 대략 동일하다. 서브 임계 누설은 프리챠지 트랜지스터(302) 및 트랜지스터(314)에서 발생할 수 있다. 따라서, 전체 누설 전류는 도 3a의 회로(300)와 비교하여 도 3b의 회로(350)에서 감소된다.
방법(400)은 제시된 순서와 다르게 실행될 수 있고 도 4의 논의에서 제시된 순서는 예시적이라는 것을 유의하여야 한다. 도 4의 특정 단계들은 거의 동시에 수행될 수 있다는 것을 또한 유의하여야 한다.
본 발명의 회로 및 방법이 여러 실시예와 관련하여 설명되었지만, 이는 본 발명을 여기서 제시된 특정 형태로 제한하기 위한 의도는 아니다. 반대로, 그것은 첨부된 청구항에 의하여 정의된 바와 같이 본 발명의 사상 및 범위 내에 논리적으로 포함될 수 있는 선택 사항, 수정 및 균등물을 포함하기 위한 의도이다. 표제는 조직화의 목적으로만 사용되고 상세한 설명 또는 청구항의 범위를 제한하는 의미는 아니라는 것을 유의하여야 한다.
유휴 상태 동안 트랜지스터 게이트 누설을 완화하는 방법은 유휴 상태 동안 회로의 복수의 장치 중 하나 이상에 입력 패턴을 인가하는 단계를 포함하여, 입력 패턴을 인가함으로써 회로의 다수의 장치의 소스, 게이트 및 드레인 터미널에서 실질적으로 동일한 전압이 산출될 수 있어서, 게이트 누설을 완화할 수 있다.
도 1은 소스 전압에 대한 게이트 전압과 드레인 전압에 대한 게이트 전압에 관한 게이트 누설의 절대 값의 변화를 나타내는 도면.
도 2a는 정적 NAND 회로에 대한 게이트 누설을 완화하는 종래의 방법을 나타내는 도면.
도 2b는 정적 NAND 회로에 대한 게이트 누설을 완화하기 위하여 본 발명의 원리를 적용하는 것을 나타내는 도면.
도 3a는 종래의 정적 NAND 동적 회로를 나타내는 도면.
도 3b는 본 발명에 따라 구성된, 수정된 NAND 동적 회로를 나타내는 도면.
도 4는 본 발명에 따라 유휴 상태 동안 트랜지스터 게이트 누설을 완화하는 방법을 나타내는 흐름도.
< 도면의 주요 부분에 대한 부호 설명 >
300 NAND 동적 회로
301 전력원
302 프리챠지 트랜지스터
303 p형 트랜지스터
305 n형 트랜지스터
307 동적 노드
313 최소 크기의 조건부 풀업 트랜지스터

Claims (12)

  1. 유휴 상태(sleep state) 동안 트랜지스터 게이트 누설을 완화하기 위한 방법에 있어서,
    상기 유휴 상태 동안 회로의 제1 복수의 장치 중 하나 이상에 입력 패턴을 인가하는 단계; 및
    상기 입력 패턴의 상기 인가에 응답하여, 상기 회로의 상기 제1 복수의 장치 중 다수의 장치 각각의 소스, 게이트 및 드레인 터미널에서의 전압을 실질적으로 동일하게 하는 단계 - 상기 전압을 실질적으로 동일하게 하는 단계는 트랜지스터 게이트 누설을 완화함 -
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 회로는 동적 회로(dynamic circuit)인 방법.
  3. 제2항에 있어서, 상기 제1 복수의 장치 중 상기 다수의 장치 각각은, 프리챠지(precharge clock) 클럭 및 평가 클럭(evaluation clock)을 별개로 구동함으로써, 상기 소스, 상기 게이트 및 상기 드레인 터미널에서 실질적으로 동일한 전압을 갖는 방법.
  4. 제3항에 있어서, 상기 제1 복수의 장치 중 상기 다수의 장치 각각은, 상기 유휴 상태 동안 내부 노드를 제1 상태로 구동함으로써, 상기 소스, 상기 게이트 및 상기 드레인에서 실질적으로 동일한 전압을 갖는 방법.
  5. 제1항에 있어서, 상기 회로는 정적 회로(static circuit)인 방법.
  6. 제5항에 있어서, 트랜지스터 스택(stack) 내의 제2 복수의 장치 중에서 상기 회로의 레일(rail)에 가장 가까운 하나의 장치가 비활성화되어 서브 임계 누설(sub-threshold leakage)에서의 증가를 최소화하는 방법.
  7. 유휴 상태 동안 트랜지스터 게이트 누설을 완화하기 위한 회로에 있어서,
    전력원;
    그라운드(ground); 및
    상기 전력원 및 상기 그라운드에 연결된 제1 복수의 트랜지스터
    를 포함하며,
    상기 제1 복수의 트랜지스터 중 하나 이상은 유휴 상태 동안 입력을 수신하도록 구성되고, 수신된 상기 입력의 결과 상기 제1 복수의 트랜지스터 중 다수의 장치 각각의 소스, 게이트 및 드레인 터미널은 실질적으로 동일한 전압을 가지게 되는 회로.
  8. 제7항에 있어서, 상기 회로는 동적 회로인 회로.
  9. 제8항에 있어서,
    상기 제1 복수의 트랜지스터 중 하나에 결합되며 프리챠지 신호를 구동하는 제1 클럭; 및
    상기 제1 복수의 트랜지스터 중 하나에 연결되며 평가 신호를 구동하는 제2 클럭
    을 더 포함하는 회로.
  10. 제9항에 있어서,
    상기 회로의 내부 노드에 연결되며 상기 유휴 상태 동안 상기 내부 노드를 제1 상태로 구동하도록 구성된 신호
    를 더 포함하는 회로.
  11. 제7항에 있어서, 상기 회로는 정적 회로인 회로.
  12. 제11항에 있어서, 트랜지스터 스택 내의 제2 복수의 트랜지스터 중 상기 회로의 레일에 가장 가까운 하나의 장치가 비활성화되어서 서브 임계 누설에서의 증가를 최소화하는 회로.
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