JPH08251014A - ダイナミック論理回路を有する装置及びその装置の製造方法並びに信号の処理方法 - Google Patents
ダイナミック論理回路を有する装置及びその装置の製造方法並びに信号の処理方法Info
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- JPH08251014A JPH08251014A JP7329196A JP32919695A JPH08251014A JP H08251014 A JPH08251014 A JP H08251014A JP 7329196 A JP7329196 A JP 7329196A JP 32919695 A JP32919695 A JP 32919695A JP H08251014 A JPH08251014 A JP H08251014A
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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Abstract
(57)【要約】
【課題】 低い電源電圧の使用による利点を最大限に利
用でき、消費電力の節約を図り、動作不良の確率を最小
にするとともに、最大動作周波数の低下を最小とし対雑
音性の改善を図ること。 【解決手段】 ダイナミック・クロック動作インバータ
・ラッチ１０は、電圧ＶＤＤで動作させるための端子１
３と、電圧ＶＳＳで動作させるための端子１５と、出力
信号ノード１６と、ノード１６と端子１３との間に接続
されるノード・バイアス回路１２と、ノード１６と端子
１５との間に接続されるノード・バイアス回路１４とか
らなる。バイアス回路１２はデータ入力信号ＤＩＮと、
活性クロック状態及び不活性クロック状態を有するクロ
ック信号ＣＬＫとを受信し、かつこれらの信号に応じて
活性クロック状態の間に、ノード１６を端子１３に対し
て電圧ＶＤＤで接続する。バイアス回路１４は信号ＣＬ
Ｋが活性クロック状態から不活性クロック状態へ遷移す
る時、信号ノードの電圧ＶＤＤをほぼ維持する。
用でき、消費電力の節約を図り、動作不良の確率を最小
にするとともに、最大動作周波数の低下を最小とし対雑
音性の改善を図ること。 【解決手段】 ダイナミック・クロック動作インバータ
・ラッチ１０は、電圧ＶＤＤで動作させるための端子１
３と、電圧ＶＳＳで動作させるための端子１５と、出力
信号ノード１６と、ノード１６と端子１３との間に接続
されるノード・バイアス回路１２と、ノード１６と端子
１５との間に接続されるノード・バイアス回路１４とか
らなる。バイアス回路１２はデータ入力信号ＤＩＮと、
活性クロック状態及び不活性クロック状態を有するクロ
ック信号ＣＬＫとを受信し、かつこれらの信号に応じて
活性クロック状態の間に、ノード１６を端子１３に対し
て電圧ＶＤＤで接続する。バイアス回路１４は信号ＣＬ
Ｋが活性クロック状態から不活性クロック状態へ遷移す
る時、信号ノードの電圧ＶＤＤをほぼ維持する。
Description
【０００１】
【発明の属する技術分野】この発明はダイナミック論理
回路に係り、詳しくは低い電源電圧で動作するダイナミ
ック論理回路に関する。
回路に係り、詳しくは低い電源電圧で動作するダイナミ
ック論理回路に関する。
【０００２】
【従来の技術】図１に示すように、従来のダイナミック
・クロック動作インバータ・ラッチは一般的に、端子Ｖ
ＤＤと出力信号端子との間にトーテムポール型に接続さ
れた２つのＰ型金属酸化膜半導体電界効果トランジスタ
（Ｐ型ＭＯＳＦＥＴ）と、端子ＶＳＳと出力信号端子と
の間にトーテムポール型に接続された２つのＮ型金属酸
化膜半導体電界効果トランジスタ（Ｎ型ＭＯＳＦＥＴ）
とを有する。外側に配置されたＮ型ＭＯＳＦＥＴ素子と
Ｐ型ＭＯＳＦＥＴ素子とはデータ入力信号ＤＩＮを、内
側に配置されたＮ型ＭＯＳＦＥＴ素子はクロック信号Ｃ
ＬＫを、内側に配置されたＰ型ＭＯＳＦＥＴ素子は逆ク
ロック信号ＣＬＫＢを受信する。ゆえに、データ入力信
号ＤＩＮの論理レベルに基づいて、出力信号ＤＯＵＴ
は、逆クロック信号ＣＬＫＢが活性（低）状態の間ロジ
ック１に充電されたり、クロック信号ＣＬＫが活性
（高）状態の間ロジック０に放電されたりする。図２は
この動作をグラフにより表している。
・クロック動作インバータ・ラッチは一般的に、端子Ｖ
ＤＤと出力信号端子との間にトーテムポール型に接続さ
れた２つのＰ型金属酸化膜半導体電界効果トランジスタ
（Ｐ型ＭＯＳＦＥＴ）と、端子ＶＳＳと出力信号端子と
の間にトーテムポール型に接続された２つのＮ型金属酸
化膜半導体電界効果トランジスタ（Ｎ型ＭＯＳＦＥＴ）
とを有する。外側に配置されたＮ型ＭＯＳＦＥＴ素子と
Ｐ型ＭＯＳＦＥＴ素子とはデータ入力信号ＤＩＮを、内
側に配置されたＮ型ＭＯＳＦＥＴ素子はクロック信号Ｃ
ＬＫを、内側に配置されたＰ型ＭＯＳＦＥＴ素子は逆ク
ロック信号ＣＬＫＢを受信する。ゆえに、データ入力信
号ＤＩＮの論理レベルに基づいて、出力信号ＤＯＵＴ
は、逆クロック信号ＣＬＫＢが活性（低）状態の間ロジ
ック１に充電されたり、クロック信号ＣＬＫが活性
（高）状態の間ロジック０に放電されたりする。図２は
この動作をグラフにより表している。
【０００３】ＭＯＳＦＥＴの技術が進歩してきたことに
より、個々のＭＯＳＦＥＴは徐々に小型化されてきた。
例えば、サイズが小さくなっており、特にチャネルの長
さが短くなっている。このため、１つの集積回路（Ｉ
Ｃ）中にさらに多くのＭＯＳＦＥＴを集積化できるとと
もに、必要な電源電圧ＶＤＤをより小さくすることが許
容できるようになっている。前者の利点はサイズを小さ
くし、動作周波数を高くできることであり、後者の利点
は消費電力を小さくできることである。しかしながら、
近年の低い電源電圧で動作するＭＯＳＦＥＴでは、ＭＯ
ＳＦＥＴに流れる電流が小さくなり、最大動作周波数が
低くなるという望ましくない作用を有する。従って、回
路性能の低下を最小限にするため、ＭＯＳＦＥＴのしき
い値電圧（Ｖth）を低くすることによって、ＭＯＳＦＥ
Ｔに流れる電流の低下が最小限にされている。
より、個々のＭＯＳＦＥＴは徐々に小型化されてきた。
例えば、サイズが小さくなっており、特にチャネルの長
さが短くなっている。このため、１つの集積回路（Ｉ
Ｃ）中にさらに多くのＭＯＳＦＥＴを集積化できるとと
もに、必要な電源電圧ＶＤＤをより小さくすることが許
容できるようになっている。前者の利点はサイズを小さ
くし、動作周波数を高くできることであり、後者の利点
は消費電力を小さくできることである。しかしながら、
近年の低い電源電圧で動作するＭＯＳＦＥＴでは、ＭＯ
ＳＦＥＴに流れる電流が小さくなり、最大動作周波数が
低くなるという望ましくない作用を有する。従って、回
路性能の低下を最小限にするため、ＭＯＳＦＥＴのしき
い値電圧（Ｖth）を低くすることによって、ＭＯＳＦＥ
Ｔに流れる電流の低下が最小限にされている。
【０００４】
【発明が解決しようとする課題】しかしながら、これに
よりＭＯＳＦＥＴの漏れ電流、即ちＭＯＳＦＥＴ素子に
供給される電圧がオフされた時、ＭＯＳＦＥＴに流れる
電流が増加するという望ましくない作用が生じる。その
結果、各ロジック・セルのダイナミック・ノードへ電荷
が漏れたり、そのダイナミック・ノードから電荷が漏れ
たりする。また、ロジック・セルがダイナミック出力信
号レベルをその最大ダイナミック充電電圧レベル及び最
大放電電圧レベルに維持することが妨げられている。そ
れにより、対雑音性が低下するとともに、ダイナミック
・ノードに望ましくない電荷が漏れたり、そのノードか
ら望ましい電荷が漏れ出ることによるデータの損失に起
因して動作不良の確率が増すことになる。図１に示す回
路において生じる上記のような電荷漏れの結果は、図３
のグラフにより示されている。
よりＭＯＳＦＥＴの漏れ電流、即ちＭＯＳＦＥＴ素子に
供給される電圧がオフされた時、ＭＯＳＦＥＴに流れる
電流が増加するという望ましくない作用が生じる。その
結果、各ロジック・セルのダイナミック・ノードへ電荷
が漏れたり、そのダイナミック・ノードから電荷が漏れ
たりする。また、ロジック・セルがダイナミック出力信
号レベルをその最大ダイナミック充電電圧レベル及び最
大放電電圧レベルに維持することが妨げられている。そ
れにより、対雑音性が低下するとともに、ダイナミック
・ノードに望ましくない電荷が漏れたり、そのノードか
ら望ましい電荷が漏れ出ることによるデータの損失に起
因して動作不良の確率が増すことになる。図１に示す回
路において生じる上記のような電荷漏れの結果は、図３
のグラフにより示されている。
【０００５】図４に示すように、別の従来のダイナミッ
ク・クロック動作インバータ・ラッチは図１に示すもの
と似ているが、データ入力信号ＤＩＮの入力位置はクロ
ック信号ＣＬＫ，ＣＬＫＢの入力位置と入れ換えられて
いる。図１のラッチと同様に、このラッチもまたＭＯＳ
ＦＥＴのしきい値電圧を低くすると、望ましくない電荷
漏れ作用により影響を受ける。しかしながら、このラッ
チはさらに”電荷シェアリング”（"charge sharing"）
からも影響を受ける。”電荷シェアリング”とは、クロ
ック信号ＣＬＫ，ＣＬＫＢが不活性状態の間、データ入
力信号ＤＩＮが低又は高のそれぞれの時、ダイナミック
出力ノードからＰ型ＭＯＳＦＥＴのドレイン端子とＰ型
ＭＯＳＦＥＴのドレイン端子との間に位置するノード又
はＮ型ＭＯＳＦＥＴのドレイン端子とＮ型ＭＯＳＦＥＴ
のドレイン端子との間に位置するノードへの望ましくな
い電荷の移動のことを言う。
ク・クロック動作インバータ・ラッチは図１に示すもの
と似ているが、データ入力信号ＤＩＮの入力位置はクロ
ック信号ＣＬＫ，ＣＬＫＢの入力位置と入れ換えられて
いる。図１のラッチと同様に、このラッチもまたＭＯＳ
ＦＥＴのしきい値電圧を低くすると、望ましくない電荷
漏れ作用により影響を受ける。しかしながら、このラッ
チはさらに”電荷シェアリング”（"charge sharing"）
からも影響を受ける。”電荷シェアリング”とは、クロ
ック信号ＣＬＫ，ＣＬＫＢが不活性状態の間、データ入
力信号ＤＩＮが低又は高のそれぞれの時、ダイナミック
出力ノードからＰ型ＭＯＳＦＥＴのドレイン端子とＰ型
ＭＯＳＦＥＴのドレイン端子との間に位置するノード又
はＮ型ＭＯＳＦＥＴのドレイン端子とＮ型ＭＯＳＦＥＴ
のドレイン端子との間に位置するノードへの望ましくな
い電荷の移動のことを言う。
【０００６】従って、ダイナミック・クロック動作イン
バータ・ラッチは低いしきい値電圧を有するトランジス
タを備えることが望まれる。それにより、低い電源電圧
の使用による効果を最大限に得ることができるととも
に、ダイナミックデータ格納ノードへの漏れ電荷又はそ
のノードからの漏れ電荷によって生じるデータ損失に起
因する動作不良の確率を最小にするとともに、最大動作
周波数の低下を最小とし対雑音性の改善を図ることがで
きる。
バータ・ラッチは低いしきい値電圧を有するトランジス
タを備えることが望まれる。それにより、低い電源電圧
の使用による効果を最大限に得ることができるととも
に、ダイナミックデータ格納ノードへの漏れ電荷又はそ
のノードからの漏れ電荷によって生じるデータ損失に起
因する動作不良の確率を最小にするとともに、最大動作
周波数の低下を最小とし対雑音性の改善を図ることがで
きる。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の一実施形態に基づく漏れ電荷を減少させ
るダイナミック・クロック動作インバータ・ラッチは、
第１及び第２の供給ノードと、信号ノードと、第１及び
第２の回路とを有する。第１及び第２の供給ノードはそ
れぞれ第１及び第２の電圧レベルで動作させるために使
用される。第１のデータ信号と第１のクロック信号とを
受信するための第１の回路は、信号ノードと第１の供給
ノードとの間に接続される。第１のデータ信号と第１の
活性クロック状態及び第１の不活性クロック状態を有す
るクロック信号との状態に応じて、第１のクロック信号
が第１の活性クロック状態の間、信号ノードを第１の電
圧レベルで第１の供給ノードへ接続する。第１のクロッ
ク信号が第１の活性クロック状態から第１の不活性クロ
ック状態へ遷移する時、信号ノードにおける第１の電圧
レベルをほぼ維持するために、第２の回路は信号ノード
と第２の供給ノードとの間に接続される。
めに、本発明の一実施形態に基づく漏れ電荷を減少させ
るダイナミック・クロック動作インバータ・ラッチは、
第１及び第２の供給ノードと、信号ノードと、第１及び
第２の回路とを有する。第１及び第２の供給ノードはそ
れぞれ第１及び第２の電圧レベルで動作させるために使
用される。第１のデータ信号と第１のクロック信号とを
受信するための第１の回路は、信号ノードと第１の供給
ノードとの間に接続される。第１のデータ信号と第１の
活性クロック状態及び第１の不活性クロック状態を有す
るクロック信号との状態に応じて、第１のクロック信号
が第１の活性クロック状態の間、信号ノードを第１の電
圧レベルで第１の供給ノードへ接続する。第１のクロッ
ク信号が第１の活性クロック状態から第１の不活性クロ
ック状態へ遷移する時、信号ノードにおける第１の電圧
レベルをほぼ維持するために、第２の回路は信号ノード
と第２の供給ノードとの間に接続される。
【０００８】従って、第１のクロック信号が第１の活性
クロック状態から第１の不活性クロック状態へ遷移して
も、信号ノードが第１の電圧レベルでほぼ維持される。
上記の特徴や他の特徴、及び本発明の効果は以下に記載
の発明の詳細な説明及び図面を参照して詳述される。
クロック状態から第１の不活性クロック状態へ遷移して
も、信号ノードが第１の電圧レベルでほぼ維持される。
上記の特徴や他の特徴、及び本発明の効果は以下に記載
の発明の詳細な説明及び図面を参照して詳述される。
【０００９】
【発明の実施の形態】以下の説明において、特に断らな
い限り全てのＰ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴ基
板（又は”バルク”（" ｂulk"））はそれぞれに接続さ
れた共通の電源端子（例えば、一般的に２つの電源ノー
ドＶＤＤ，ＶＳＳのそれぞれ）に接続されていると仮定
する。また、様々なトランジスタに付された英数字の説
明記号は、それぞれチャネルの幅及び長さを示してい
る。（例えば、図１に示すＰ型ＭＯＳＦＥＴの幅及び長
さはそれぞれ２０ミクロン及び０．６ミクロンであ
る。） そのような寸法は必要な要件ではなく一般的なものであ
り、またいかなる特定の半導体製造技術にも限定される
ものではない。また、半導体製造方法に関する技術がさ
らに進歩することにより、上記のような寸法は望ましい
もの（例えば、小さく）に変更されてもよい。（例え
ば、本発明を具体化する回路構成は、数多くの公知の半
導体製造方法に基づいて行われる。）さらに、回路の基
準、アース、ノードは端子１５（一般的に、共通の基
準、又はアースは０ボルトの電位）であるとする。
い限り全てのＰ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴ基
板（又は”バルク”（" ｂulk"））はそれぞれに接続さ
れた共通の電源端子（例えば、一般的に２つの電源ノー
ドＶＤＤ，ＶＳＳのそれぞれ）に接続されていると仮定
する。また、様々なトランジスタに付された英数字の説
明記号は、それぞれチャネルの幅及び長さを示してい
る。（例えば、図１に示すＰ型ＭＯＳＦＥＴの幅及び長
さはそれぞれ２０ミクロン及び０．６ミクロンであ
る。） そのような寸法は必要な要件ではなく一般的なものであ
り、またいかなる特定の半導体製造技術にも限定される
ものではない。また、半導体製造方法に関する技術がさ
らに進歩することにより、上記のような寸法は望ましい
もの（例えば、小さく）に変更されてもよい。（例え
ば、本発明を具体化する回路構成は、数多くの公知の半
導体製造方法に基づいて行われる。）さらに、回路の基
準、アース、ノードは端子１５（一般的に、共通の基
準、又はアースは０ボルトの電位）であるとする。
【００１０】以下、自己反転バイアスを伴うダイナミッ
ク・クロック動作インバータ・ラッチの一実施形態につ
いて説明する。しかしながら、付加的なダイナミック論
理回路（例えば、論理積（ＡＮＤ）、論理和（ＯＲ）、
否定論理和（ＮＯＲ）、否定論理積（ＮＡＮＤ）、排他
的論理和（ＥＸＣＬＵＳＩＶＥ−ＯＲ）、排他的否定論
理和（ＥＸＣＬＵＳＩＶＥ−ＮＯＲ）等）は、本発明に
基づいて漏れ電荷を防ぐために自己反転バイアスを使用
することにより実現される。以下、主として正（positi
ve）ロジックの観点から説明する。即ち、ロジック１が
ロジック”高”（"high"）（例えば、正の電圧）であ
り、ロジック０がロジック”低”（"low"）（例えば、
ほぼ回路の基準電位と同じ電圧）である。しかしなが
ら、以下に詳述するように、本発明に基づいて漏れ電荷
を防ぐ自己反転バイアスを有するダイナミック論理回路
は、公知の回路設計理論に基づいてＰ型ＭＯＳＦＥＴと
Ｎ型ＭＯＳＦＥＴとを適切に入れ換えて、負（”negati
ve”）ロジックを使用してもよい。（即ち、ロジック１
をロジック低（"low" ）（例えば、負の電圧）とし、ロ
ジック０をロジック高（"high"）（例えば、ほぼ回路の
基準電位と同じ電圧である）としてもよい。） 図５に示すように、本発明を具体化した一実施形態に基
づくダイナミック・クロック動作インバータ・ラッチ回
路１０は、出力信号ノード１６に接続された２つのノー
ド・バイアス回路１２，１４を有している。第１の回路
としてのノード・バイアス回路１２において、Ｐ型ＭＯ
ＳＦＥＴ１２ｐとＮ型ＭＯＳＦＥＴ１２ｎとは両者１２
ｐ，１２ｎのドレイン端子を介してトーテムポール型に
接続されており、Ｐ型ＭＯＳＦＥＴ１２ｐのソース端子
は第１の供給ノードとしての端子１３（ＶＤＤ）に接続
されるとともに、Ｎ型ＭＯＳＦＥＴ１２ｎのソース端子
は出力ノード１６に接続されている。Ｐ型ＭＯＳＦＥＴ
１２ｐのゲート端子は第１のデータ入力信号としてのデ
ータ入力信号ＤＩＮを受信し、Ｎ型ＭＯＳＦＥＴ１２ｎ
のゲート端子は第１のクロック信号としてのクロック信
号ＣＬＫを受信する。ここで、クロック信号ＣＬＫの第
１の活性クロック状態としての活性状態及び第１の不活
性クロック状態としての不活性状態はそれぞれロジック
状態１，０に対応している。第２の回路としての第２の
ノード・バイアス回路１４において、Ｐ型ＭＯＳＦＥＴ
１４ｐとＮ型ＭＯＳＦＥＴ１４ｎとは両者１４ｐ，１４
ｎのドレイン端子を介してトーテムポール型に接続され
ており、Ｐ型ＭＯＳＦＥＴ１４ｐのソース端子は出力ノ
ード１６に接続されるとともに、Ｎ型ＭＯＳＦＥＴ１４
ｎのソース端子は第２の供給ノードとしての端子１５
（ＶＳＳ）に接続されている。また、Ｎ型ＭＯＳＦＥＴ
１４ｎのゲート端子は第２のデータ信号としてのデータ
入力信号ＤＩＮを受信し、Ｐ型ＭＯＳＦＥＴ１４ｐのゲ
ート端子は逆クロック信号ＣＬＫＢを受信する。ここ
で、第２のクロック信号としてのクロック信号ＣＬＫＢ
は第１のクロック信号ＣＬＫを反転させたものであり、
その第２の活性クロック状態としての活性状態及び第２
の不活性クロック状態としての不活性状態はそれぞれロ
ジック状態０，１に対応している。
ク・クロック動作インバータ・ラッチの一実施形態につ
いて説明する。しかしながら、付加的なダイナミック論
理回路（例えば、論理積（ＡＮＤ）、論理和（ＯＲ）、
否定論理和（ＮＯＲ）、否定論理積（ＮＡＮＤ）、排他
的論理和（ＥＸＣＬＵＳＩＶＥ−ＯＲ）、排他的否定論
理和（ＥＸＣＬＵＳＩＶＥ−ＮＯＲ）等）は、本発明に
基づいて漏れ電荷を防ぐために自己反転バイアスを使用
することにより実現される。以下、主として正（positi
ve）ロジックの観点から説明する。即ち、ロジック１が
ロジック”高”（"high"）（例えば、正の電圧）であ
り、ロジック０がロジック”低”（"low"）（例えば、
ほぼ回路の基準電位と同じ電圧）である。しかしなが
ら、以下に詳述するように、本発明に基づいて漏れ電荷
を防ぐ自己反転バイアスを有するダイナミック論理回路
は、公知の回路設計理論に基づいてＰ型ＭＯＳＦＥＴと
Ｎ型ＭＯＳＦＥＴとを適切に入れ換えて、負（”negati
ve”）ロジックを使用してもよい。（即ち、ロジック１
をロジック低（"low" ）（例えば、負の電圧）とし、ロ
ジック０をロジック高（"high"）（例えば、ほぼ回路の
基準電位と同じ電圧である）としてもよい。） 図５に示すように、本発明を具体化した一実施形態に基
づくダイナミック・クロック動作インバータ・ラッチ回
路１０は、出力信号ノード１６に接続された２つのノー
ド・バイアス回路１２，１４を有している。第１の回路
としてのノード・バイアス回路１２において、Ｐ型ＭＯ
ＳＦＥＴ１２ｐとＮ型ＭＯＳＦＥＴ１２ｎとは両者１２
ｐ，１２ｎのドレイン端子を介してトーテムポール型に
接続されており、Ｐ型ＭＯＳＦＥＴ１２ｐのソース端子
は第１の供給ノードとしての端子１３（ＶＤＤ）に接続
されるとともに、Ｎ型ＭＯＳＦＥＴ１２ｎのソース端子
は出力ノード１６に接続されている。Ｐ型ＭＯＳＦＥＴ
１２ｐのゲート端子は第１のデータ入力信号としてのデ
ータ入力信号ＤＩＮを受信し、Ｎ型ＭＯＳＦＥＴ１２ｎ
のゲート端子は第１のクロック信号としてのクロック信
号ＣＬＫを受信する。ここで、クロック信号ＣＬＫの第
１の活性クロック状態としての活性状態及び第１の不活
性クロック状態としての不活性状態はそれぞれロジック
状態１，０に対応している。第２の回路としての第２の
ノード・バイアス回路１４において、Ｐ型ＭＯＳＦＥＴ
１４ｐとＮ型ＭＯＳＦＥＴ１４ｎとは両者１４ｐ，１４
ｎのドレイン端子を介してトーテムポール型に接続され
ており、Ｐ型ＭＯＳＦＥＴ１４ｐのソース端子は出力ノ
ード１６に接続されるとともに、Ｎ型ＭＯＳＦＥＴ１４
ｎのソース端子は第２の供給ノードとしての端子１５
（ＶＳＳ）に接続されている。また、Ｎ型ＭＯＳＦＥＴ
１４ｎのゲート端子は第２のデータ信号としてのデータ
入力信号ＤＩＮを受信し、Ｐ型ＭＯＳＦＥＴ１４ｐのゲ
ート端子は逆クロック信号ＣＬＫＢを受信する。ここ
で、第２のクロック信号としてのクロック信号ＣＬＫＢ
は第１のクロック信号ＣＬＫを反転させたものであり、
その第２の活性クロック状態としての活性状態及び第２
の不活性クロック状態としての不活性状態はそれぞれロ
ジック状態０，１に対応している。
【００１１】両クロック信号ＣＬＫ，ＣＬＫＢが活性状
態（ＣＬＫが高、ＣＬＫＢが低）の時、上側のＮ型ＭＯ
ＳＦＥＴ１２ｎと下側のＰ型ＭＯＳＦＥＴ１４ｐとは共
にオンされる。従って、出力信号ＤＯＵＴを得る出力ノ
ード１６の電圧は、上側のＰ型ＭＯＳＦＥＴ１２ｐと下
側のＮ型ＭＯＳＦＥＴ１４ｎとによる信号の反転動作に
より、データ入力信号ＤＩＮを反転させたものとなる。
ゆえに、データ入力信号ＤＩＮがロジック０の場合、第
１のノード・バイアス回路１２の両ＭＯＳＦＥＴ１２
ｐ，１２ｎには順方向バイアスが印加され、第２のノー
ド・バイアス回路１４はオフされる。そのため、第１の
ノード・バイアス回路１２は、信号ノード１６に電圧Ｖ
ＤＤとほぼ等しくなるまで電荷を充電するために、端子
１３から信号ノード１６へ電荷を導く。即ち、Ｎ型ＭＯ
ＳＦＥＴの正又は負のそれぞれのしきい値電圧がＶ
TH(N) である場合、その第１の電圧レベルとしての充電
電圧は電圧ＶＤＤからしきい値電圧ＶTH(N) を減算した
もの（ＶＤＤ−ＶTH(N) ）又は電圧ＶＤＤに等しいもの
になる。逆に、データ入力ＤＩＮがロジック１である場
合、第２のノード・バイアス回路１４の両ＭＯＳＦＥＴ
１４ｐ，１４ｎには順方向バイアスが印加され、第１の
ノード・バイアス回路１２はオフされる。この結果、電
荷は出力ノード１６から端子１５（例えば、回路のアー
ス）へ導かれる。その結果、出力ノード１６を電圧ＶＳ
Ｓとほぼ等しい放電電圧まで放電する。即ち、Ｐ型ＭＯ
ＳＦＥＴの正又は負のそれぞれのしきい値電圧がＶ
TH(P) である場合、その放電電圧は電圧ＶＳＳからしき
い値電圧ＶTH(P) を減算したもの（ＶＳＳ−ＶTH(P) ）
又は電圧ＶＳＳに等しいものになる。
態（ＣＬＫが高、ＣＬＫＢが低）の時、上側のＮ型ＭＯ
ＳＦＥＴ１２ｎと下側のＰ型ＭＯＳＦＥＴ１４ｐとは共
にオンされる。従って、出力信号ＤＯＵＴを得る出力ノ
ード１６の電圧は、上側のＰ型ＭＯＳＦＥＴ１２ｐと下
側のＮ型ＭＯＳＦＥＴ１４ｎとによる信号の反転動作に
より、データ入力信号ＤＩＮを反転させたものとなる。
ゆえに、データ入力信号ＤＩＮがロジック０の場合、第
１のノード・バイアス回路１２の両ＭＯＳＦＥＴ１２
ｐ，１２ｎには順方向バイアスが印加され、第２のノー
ド・バイアス回路１４はオフされる。そのため、第１の
ノード・バイアス回路１２は、信号ノード１６に電圧Ｖ
ＤＤとほぼ等しくなるまで電荷を充電するために、端子
１３から信号ノード１６へ電荷を導く。即ち、Ｎ型ＭＯ
ＳＦＥＴの正又は負のそれぞれのしきい値電圧がＶ
TH(N) である場合、その第１の電圧レベルとしての充電
電圧は電圧ＶＤＤからしきい値電圧ＶTH(N) を減算した
もの（ＶＤＤ−ＶTH(N) ）又は電圧ＶＤＤに等しいもの
になる。逆に、データ入力ＤＩＮがロジック１である場
合、第２のノード・バイアス回路１４の両ＭＯＳＦＥＴ
１４ｐ，１４ｎには順方向バイアスが印加され、第１の
ノード・バイアス回路１２はオフされる。この結果、電
荷は出力ノード１６から端子１５（例えば、回路のアー
ス）へ導かれる。その結果、出力ノード１６を電圧ＶＳ
Ｓとほぼ等しい放電電圧まで放電する。即ち、Ｐ型ＭＯ
ＳＦＥＴの正又は負のそれぞれのしきい値電圧がＶ
TH(P) である場合、その放電電圧は電圧ＶＳＳからしき
い値電圧ＶTH(P) を減算したもの（ＶＳＳ−ＶTH(P) ）
又は電圧ＶＳＳに等しいものになる。
【００１２】一旦出力ノード１６がその充電電圧まで充
電されたり放電電圧まで放電されて、クロック信号ＣＬ
Ｋ，ＣＬＫＢが不活性状態（ＣＬＫが低、ＣＬＫＢが
高）になると、本発明に基づいて回路１０の自己反転バ
イアス動作が始まる。例えば、データ入力信号ＤＩＮが
ロジック０であり、これにより出力ノード１６が電圧Ｖ
ＤＤとほぼ同一の電圧まで充電される際、下側のノード
・バイアス回路１４のＭＯＳＦＥＴ１４ｐ，１４ｎは供
給される電源がオフであっても、ノード１６からわずか
な漏れ電流、即ち電荷が端子１５へ流れる。このため、
ノード１６におけるノード電圧が低下する。しかしなが
ら、ノード１６の電圧が低下し始める時、下側のＰ型Ｍ
ＯＳＦＥＴ１４ｐのゲート−ソース間電圧は、逆クロッ
ク信号ＣＬＫＢがロジック１、即ち不活性状態であれば
正の方向に増加する。これにより、Ｐ型ＭＯＳＦＥＴ１
４ｐには逆方向バイアスが印加され、Ｐ型ＭＯＳＦＥＴ
１４ｐを通って電荷がさらに漏れることを防いでいる。
従って、ノード１６の電圧は安定し、その電圧の低下を
抑制する。
電されたり放電電圧まで放電されて、クロック信号ＣＬ
Ｋ，ＣＬＫＢが不活性状態（ＣＬＫが低、ＣＬＫＢが
高）になると、本発明に基づいて回路１０の自己反転バ
イアス動作が始まる。例えば、データ入力信号ＤＩＮが
ロジック０であり、これにより出力ノード１６が電圧Ｖ
ＤＤとほぼ同一の電圧まで充電される際、下側のノード
・バイアス回路１４のＭＯＳＦＥＴ１４ｐ，１４ｎは供
給される電源がオフであっても、ノード１６からわずか
な漏れ電流、即ち電荷が端子１５へ流れる。このため、
ノード１６におけるノード電圧が低下する。しかしなが
ら、ノード１６の電圧が低下し始める時、下側のＰ型Ｍ
ＯＳＦＥＴ１４ｐのゲート−ソース間電圧は、逆クロッ
ク信号ＣＬＫＢがロジック１、即ち不活性状態であれば
正の方向に増加する。これにより、Ｐ型ＭＯＳＦＥＴ１
４ｐには逆方向バイアスが印加され、Ｐ型ＭＯＳＦＥＴ
１４ｐを通って電荷がさらに漏れることを防いでいる。
従って、ノード１６の電圧は安定し、その電圧の低下を
抑制する。
【００１３】同様に、データ入力信号ＤＩＮがロジック
１であり、かつクロック信号ＣＬＫ，ＣＬＫＢが活性状
態である時、出力ノード１６は電圧ＶＳＳとほぼ同一の
放電電圧まで放電される。クロック信号ＣＬＫ，ＣＬＫ
Ｂが不活性状態になることにより、わずかな漏れ電流、
即ち電荷が上側のノード・バイアス回路１２のＭＯＳＦ
ＥＴ１２ｐ，１２ｎを通って出力ノード１６に流れ始め
る。これにより、出力ノード１６の電圧は電圧ＶＳＳか
らわずかに上昇する。しかしながら、第１のクロック信
号ＣＬＫが不活性状態においてロジック０である時、出
力ノード１６の電圧が少しでも上昇すると、下側のＮ型
ＭＯＳＦＥＴ１２ｎのゲート−ソース間電圧が負の方向
に増大する。これにより、Ｎ型ＭＯＳＦＥＴ１２ｎには
逆バイアスが印加され、Ｎ型ＭＯＳＦＥＴ１２ｎを通っ
て電荷がさらに漏れることを防いでいる。従って、ノー
ド１６の電圧は安定し、その電圧の上昇が抑制される。
１であり、かつクロック信号ＣＬＫ，ＣＬＫＢが活性状
態である時、出力ノード１６は電圧ＶＳＳとほぼ同一の
放電電圧まで放電される。クロック信号ＣＬＫ，ＣＬＫ
Ｂが不活性状態になることにより、わずかな漏れ電流、
即ち電荷が上側のノード・バイアス回路１２のＭＯＳＦ
ＥＴ１２ｐ，１２ｎを通って出力ノード１６に流れ始め
る。これにより、出力ノード１６の電圧は電圧ＶＳＳか
らわずかに上昇する。しかしながら、第１のクロック信
号ＣＬＫが不活性状態においてロジック０である時、出
力ノード１６の電圧が少しでも上昇すると、下側のＮ型
ＭＯＳＦＥＴ１２ｎのゲート−ソース間電圧が負の方向
に増大する。これにより、Ｎ型ＭＯＳＦＥＴ１２ｎには
逆バイアスが印加され、Ｎ型ＭＯＳＦＥＴ１２ｎを通っ
て電荷がさらに漏れることを防いでいる。従って、ノー
ド１６の電圧は安定し、その電圧の上昇が抑制される。
【００１４】図６に示すように、上述した図５の回路の
動作を詳細に説明する。データ入力信号ＤＩＮがロジッ
ク０であり、かつクロック信号ＣＬＫが活性状態である
時、出力信号ＤＯＵＴはほぼ電圧ＶＤＤまで上昇する。
続いて、クロック信号ＣＬＫが不活性状態になると、出
力ノード１６がわずかに放電することに起因して、出力
信号ＤＯＵＴは徐々に減少する。しかしながら、Ｎ型Ｍ
ＯＳＦＥＴ１２ｎに対して逆バイアスが印加されること
により、この放電動作はすぐに終わる。逆に、データ入
力信号ＤＩＮがロジック１であり、かつクロック信号Ｃ
ＬＫが活性状態である時、出力電圧ＤＯＵＴはほぼ電圧
ＶＳＳと同一の電圧まで放電する。続いて、クロック信
号ＣＬＫ，ＣＬＫＢが不活性状態になると、出力ノード
１６は漏れ電流に起因して再び充電され始め、出力信号
ＤＯＵＴは徐々に増加する。しかしながら、一旦Ｐ型Ｍ
ＯＳＦＥＴ１４ｐに逆バイアスが印加されると、この充
電動作は終了する。
動作を詳細に説明する。データ入力信号ＤＩＮがロジッ
ク０であり、かつクロック信号ＣＬＫが活性状態である
時、出力信号ＤＯＵＴはほぼ電圧ＶＤＤまで上昇する。
続いて、クロック信号ＣＬＫが不活性状態になると、出
力ノード１６がわずかに放電することに起因して、出力
信号ＤＯＵＴは徐々に減少する。しかしながら、Ｎ型Ｍ
ＯＳＦＥＴ１２ｎに対して逆バイアスが印加されること
により、この放電動作はすぐに終わる。逆に、データ入
力信号ＤＩＮがロジック１であり、かつクロック信号Ｃ
ＬＫが活性状態である時、出力電圧ＤＯＵＴはほぼ電圧
ＶＳＳと同一の電圧まで放電する。続いて、クロック信
号ＣＬＫ，ＣＬＫＢが不活性状態になると、出力ノード
１６は漏れ電流に起因して再び充電され始め、出力信号
ＤＯＵＴは徐々に増加する。しかしながら、一旦Ｐ型Ｍ
ＯＳＦＥＴ１４ｐに逆バイアスが印加されると、この充
電動作は終了する。
【００１５】図７に示すように、図５の回路にレベル回
復回路２０を出力ノード１６に接続することにより図６
の波形は改善される。出力ノード１６が充電又は放電
し、それぞれ高状態又は低状態となる時、レベル回復回
路２０の正帰還作用によりそれぞれ出力ノード１６にプ
ルアップ電圧又はプルダウン電圧が印加される。ノード
１６に流れ込む全ての漏れ電流、及びノード１６から流
れ出る全ての漏れ電流は、レベル回復回路の出力Ｎ型Ｍ
ＯＳＦＥＴ素子又は出力Ｐ型ＭＯＳＦＥＴ素子によっ
て、それぞれ吸収されたり供給されたりする。図８は、
出力電圧ＤＯＵＴにおける改善結果を示している。
復回路２０を出力ノード１６に接続することにより図６
の波形は改善される。出力ノード１６が充電又は放電
し、それぞれ高状態又は低状態となる時、レベル回復回
路２０の正帰還作用によりそれぞれ出力ノード１６にプ
ルアップ電圧又はプルダウン電圧が印加される。ノード
１６に流れ込む全ての漏れ電流、及びノード１６から流
れ出る全ての漏れ電流は、レベル回復回路の出力Ｎ型Ｍ
ＯＳＦＥＴ素子又は出力Ｐ型ＭＯＳＦＥＴ素子によっ
て、それぞれ吸収されたり供給されたりする。図８は、
出力電圧ＤＯＵＴにおける改善結果を示している。
【００１６】図９に示すように、本発明の別の実施形態
に基づいたダイナミック・クロック動作増幅回路は、出
力信号ノード１６ａに接続された２つのノード・バイア
ス回路１２ａ，１４ａを有している。この回路１０ａの
動作は、一般的に図５の回路１０の説明に基づいてい
る。しかしながら、データ入力信号ＤＩＮを処理するた
めに用いられた単一のＭＯＳＦＥＴ１２ｐ，１４ｎに代
えて、マルチビット入力信号ＤＩＮを処理するために、
より複雑なＰロジック分岐回路（P-logic subcircuit）
１２ｐａとＮロジック分岐回路（N-logic subcircuit）
１４ｎとが使用される。従って、論理増幅回路１０ａに
よって行われる論理関数は、広く公知となっている設計
理論に基づいて望ましいように選択される。
に基づいたダイナミック・クロック動作増幅回路は、出
力信号ノード１６ａに接続された２つのノード・バイア
ス回路１２ａ，１４ａを有している。この回路１０ａの
動作は、一般的に図５の回路１０の説明に基づいてい
る。しかしながら、データ入力信号ＤＩＮを処理するた
めに用いられた単一のＭＯＳＦＥＴ１２ｐ，１４ｎに代
えて、マルチビット入力信号ＤＩＮを処理するために、
より複雑なＰロジック分岐回路（P-logic subcircuit）
１２ｐａとＮロジック分岐回路（N-logic subcircuit）
１４ｎとが使用される。従って、論理増幅回路１０ａに
よって行われる論理関数は、広く公知となっている設計
理論に基づいて望ましいように選択される。
【００１７】図１０に示すように、例えば図９の一般的
な論理増幅回路１０ａに基づく２入力のＮＡＮＤゲート
回路１０ｂが構成される。マルチビット入力信号ＤＩＮ
は論理信号Ａ，Ｂを有する。その信号Ａ，Ｂは、論理的
にＰロジック分岐回路１２ｐｂ及びＮロジック分岐回路
１２ｎｂをそれぞれ構成するＰ型ＭＯＳＦＥＴ素子とＮ
型ＭＯＳＦＥＴ素子とにおいてＮＡＮＤ動作を行う。
な論理増幅回路１０ａに基づく２入力のＮＡＮＤゲート
回路１０ｂが構成される。マルチビット入力信号ＤＩＮ
は論理信号Ａ，Ｂを有する。その信号Ａ，Ｂは、論理的
にＰロジック分岐回路１２ｐｂ及びＮロジック分岐回路
１２ｎｂをそれぞれ構成するＰ型ＭＯＳＦＥＴ素子とＮ
型ＭＯＳＦＥＴ素子とにおいてＮＡＮＤ動作を行う。
【００１８】図１１に示すように、本発明の別の実施形
態に基づいた別のダイナミック・クロック動作増幅回路
１０ｃは、出力信号ノード１６ｃに接続された２つのノ
ード・バイアス回路１２ｃ，１４ｃを有している。この
回路１０ｃの配置は、一般的には図５の回路に基づいて
いるが若干異なっている。回路１０ｃにおいて直列接続
は維持されているが、Ｐ型ＭＯＳＦＥＴ１２ｐｃ，１４
ｐｃとＮ型ＭＯＳＦＥＴ１２ｎｃ，１４ｎｃとの相対位
置は、それぞれのノード・バイアス回路１２ｃ，１４ｃ
内において逆転されている。図５の回路１０において前
述した説明に基づいて、クロック信号ＣＬＫ，ＣＬＫＢ
を処理するために役割を果たすＮ型ＭＯＳＦＥＴ１２ｎ
ｃとＰ型ＭＯＳＦＥＴ１４ｐｃとには、クロック信号Ｃ
ＬＫ，ＣＬＫＢが不活性状態の間、逆バイアスが印加さ
れる。これにより、望ましくない漏れ電流に起因するダ
イナミック信号ノード１６ｃの望ましくない充電又は放
電を防ぐ。（しかしながら、この特定の回路１０ｃが有
する欠点は、”電荷シェアリング”によるものである。
ここでは、クロック信号ＣＬＫ，ＣＬＫＢが不活性状態
である間に、ダイナミック信号ノード１６ｃからのいく
らかの電荷は、データ入力信号ＤＩＮがそれぞれ低又は
高である時、第１のノード・バイアス回路１２ｃにおけ
るＰ型ＭＯＳＦＥＴ１２ｐｃ及びＮ型ＭＯＳＦＥＴ１２
ｎｃのソース端子に接続されているノードへ流れたり、
又は第２のノード・バイアス回路１４ｃにおけるＰ型Ｍ
ＯＳＦＥＴ１４ｐｃ及びＮ型ＭＯＳＦＥＴ１４ｎｃのソ
ース端子に接続されているノードへ流れたりする。） 上述したように、本発明に基づく漏れ電荷を減少させる
論理回路は負ロジックでも具体化することができる。例
えば、負ロジックを具体化するには図４，５の一般的な
論理回路１０に、負ロジッククロックＣＬＫ又はＣＬＫ
Ｂと、入力ロジック信号ＤＩＮとを用いるとともに、論
理回路１０を形成するＮ型ＭＯＳＦＥＴ１２ｎ，１４ｎ
及びＰ型ＭＯＳＦＥＴ１２ｐ，１４ｐを、それぞれＰ型
ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴに置き換える。上記
のように、”従来”の電荷又は電流の流れ（即ち、正か
ら負）の観点の代わりに、”電子”の電荷又は電流の流
れ（即ち、負から正）の観点から電荷及び電流を説明す
ることにより、負ロジックを遂行する動作については、
例えばノード１６を電圧ＶＳＳまで”充電”した後、条
件付で電圧ＶＤＤまで”放電”するという上述の説明に
基づいて説明することができる。
態に基づいた別のダイナミック・クロック動作増幅回路
１０ｃは、出力信号ノード１６ｃに接続された２つのノ
ード・バイアス回路１２ｃ，１４ｃを有している。この
回路１０ｃの配置は、一般的には図５の回路に基づいて
いるが若干異なっている。回路１０ｃにおいて直列接続
は維持されているが、Ｐ型ＭＯＳＦＥＴ１２ｐｃ，１４
ｐｃとＮ型ＭＯＳＦＥＴ１２ｎｃ，１４ｎｃとの相対位
置は、それぞれのノード・バイアス回路１２ｃ，１４ｃ
内において逆転されている。図５の回路１０において前
述した説明に基づいて、クロック信号ＣＬＫ，ＣＬＫＢ
を処理するために役割を果たすＮ型ＭＯＳＦＥＴ１２ｎ
ｃとＰ型ＭＯＳＦＥＴ１４ｐｃとには、クロック信号Ｃ
ＬＫ，ＣＬＫＢが不活性状態の間、逆バイアスが印加さ
れる。これにより、望ましくない漏れ電流に起因するダ
イナミック信号ノード１６ｃの望ましくない充電又は放
電を防ぐ。（しかしながら、この特定の回路１０ｃが有
する欠点は、”電荷シェアリング”によるものである。
ここでは、クロック信号ＣＬＫ，ＣＬＫＢが不活性状態
である間に、ダイナミック信号ノード１６ｃからのいく
らかの電荷は、データ入力信号ＤＩＮがそれぞれ低又は
高である時、第１のノード・バイアス回路１２ｃにおけ
るＰ型ＭＯＳＦＥＴ１２ｐｃ及びＮ型ＭＯＳＦＥＴ１２
ｎｃのソース端子に接続されているノードへ流れたり、
又は第２のノード・バイアス回路１４ｃにおけるＰ型Ｍ
ＯＳＦＥＴ１４ｐｃ及びＮ型ＭＯＳＦＥＴ１４ｎｃのソ
ース端子に接続されているノードへ流れたりする。） 上述したように、本発明に基づく漏れ電荷を減少させる
論理回路は負ロジックでも具体化することができる。例
えば、負ロジックを具体化するには図４，５の一般的な
論理回路１０に、負ロジッククロックＣＬＫ又はＣＬＫ
Ｂと、入力ロジック信号ＤＩＮとを用いるとともに、論
理回路１０を形成するＮ型ＭＯＳＦＥＴ１２ｎ，１４ｎ
及びＰ型ＭＯＳＦＥＴ１２ｐ，１４ｐを、それぞれＰ型
ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴに置き換える。上記
のように、”従来”の電荷又は電流の流れ（即ち、正か
ら負）の観点の代わりに、”電子”の電荷又は電流の流
れ（即ち、負から正）の観点から電荷及び電流を説明す
ることにより、負ロジックを遂行する動作については、
例えばノード１６を電圧ＶＳＳまで”充電”した後、条
件付で電圧ＶＤＤまで”放電”するという上述の説明に
基づいて説明することができる。
【００１９】図１２に示すように、本発明に基づく漏れ
電流を減少させたダイナミック・クロック動作インバー
タ・ラッチ（例えば、図５，９，１０又は１１に示すそ
れぞれの回路１０，１０ａ，１０ｂ又は１０ｃ）は、集
積回路（ＩＣ）３０内に集積化された時、最も効果を発
揮できる。上述の説明に基づいて、ＩＣ３０はしきい値
電圧を低くしたトランジスタを有する多くのダイナミッ
ク回路１０を集積化して設計される。そのため、低い電
源電圧（例えば、３ボルト未満）により消費電力の抑制
という効果を最大に得ることができるとともに、データ
格納ノードへ流れる漏れ電流と、そのノードから流れる
漏れ電流とによって生じる動作不良の確率を最小にでき
る。また、最大動作周波数の低下を最小限にとどめ、対
雑音性を向上させることができる。例えば、コンピュー
タ４０中にそのような多くのＩＣ３０を統合することに
より、そのシステムが必要とする供給電力（例えば、出
力電力レベル、フィルタリング等）及びシステムが必要
とする冷却能力（例えば、ファンのサイズ、ヒートシン
クの容量、数量及びサイズ、空気フィルタ等）に余裕が
できるため、より軽く、より冷却能力のあるシステムと
なる。加えて、ＩＣ３０は３．５ボルト未満の電源電圧
でも動作し、上記の効果を得ることができる。
電流を減少させたダイナミック・クロック動作インバー
タ・ラッチ（例えば、図５，９，１０又は１１に示すそ
れぞれの回路１０，１０ａ，１０ｂ又は１０ｃ）は、集
積回路（ＩＣ）３０内に集積化された時、最も効果を発
揮できる。上述の説明に基づいて、ＩＣ３０はしきい値
電圧を低くしたトランジスタを有する多くのダイナミッ
ク回路１０を集積化して設計される。そのため、低い電
源電圧（例えば、３ボルト未満）により消費電力の抑制
という効果を最大に得ることができるとともに、データ
格納ノードへ流れる漏れ電流と、そのノードから流れる
漏れ電流とによって生じる動作不良の確率を最小にでき
る。また、最大動作周波数の低下を最小限にとどめ、対
雑音性を向上させることができる。例えば、コンピュー
タ４０中にそのような多くのＩＣ３０を統合することに
より、そのシステムが必要とする供給電力（例えば、出
力電力レベル、フィルタリング等）及びシステムが必要
とする冷却能力（例えば、ファンのサイズ、ヒートシン
クの容量、数量及びサイズ、空気フィルタ等）に余裕が
できるため、より軽く、より冷却能力のあるシステムと
なる。加えて、ＩＣ３０は３．５ボルト未満の電源電圧
でも動作し、上記の効果を得ることができる。
【００２０】この発明の構造及び動作方法において、こ
の発明の趣旨を逸脱しない範囲内で様々な他の改良や置
き換えを行ってもよい。本発明においては、特定の望ま
しい実施形態に関して述べたが、特許請求の範囲に記載
の発明はそのような特定の実施形態に限定されるもので
はない。特許請求の範囲は本発明の範囲を定義するもの
であり、それにより特許請求の範囲内の構造及び方法、
並びにそれらと均等のものが含まれる。
の発明の趣旨を逸脱しない範囲内で様々な他の改良や置
き換えを行ってもよい。本発明においては、特定の望ま
しい実施形態に関して述べたが、特許請求の範囲に記載
の発明はそのような特定の実施形態に限定されるもので
はない。特許請求の範囲は本発明の範囲を定義するもの
であり、それにより特許請求の範囲内の構造及び方法、
並びにそれらと均等のものが含まれる。
【００２１】
【発明の効果】本発明によれば、ダイナミック論理回路
は低いしきい値電圧を有するトランジスタを備えること
により実質的に電荷漏れを伴うことなく、非常に低い電
源電圧で動作する。そのため、低い電源電圧の使用によ
る電力の節約を最大限に図ることができるとともに、デ
ータ格納ノードへの漏れ電荷又はそのノードからの漏れ
電荷によって生じるデータ損失に起因する動作不良の確
率を最小にし、最大周波数の低下を最小とし対雑音性を
改善することができる。
は低いしきい値電圧を有するトランジスタを備えること
により実質的に電荷漏れを伴うことなく、非常に低い電
源電圧で動作する。そのため、低い電源電圧の使用によ
る電力の節約を最大限に図ることができるとともに、デ
ータ格納ノードへの漏れ電荷又はそのノードからの漏れ
電荷によって生じるデータ損失に起因する動作不良の確
率を最小にし、最大周波数の低下を最小とし対雑音性を
改善することができる。
【図１】 従来のダイナミック・クロック動作インバー
タ・ラッチを示す概略回路図。
タ・ラッチを示す概略回路図。
【図２】 図１の回路におけるクロック、入力及び出力
信号の電圧対時間の関係を示す図。
信号の電圧対時間の関係を示す図。
【図３】 従来のしきい値電圧のＭＯＳＦＥＴを低い電
源電圧で動作させた場合であって、図１の回路における
クロック、入力及び出力信号の電圧対時間の関係を示す
図。
源電圧で動作させた場合であって、図１の回路における
クロック、入力及び出力信号の電圧対時間の関係を示す
図。
【図４】 従来の別のダイナミック・クロック動作イン
バータ・ラッチを示す概略回路図。
バータ・ラッチを示す概略回路図。
【図５】 本発明の一実施形態に基づく漏れ電荷を減少
させたダイナミック・クロック動作インバータ・ラッチ
を示す概略回路図。
させたダイナミック・クロック動作インバータ・ラッチ
を示す概略回路図。
【図６】 ＭＯＳＦＥＴのしきい値電圧を低くし、低い
電源電圧で動作させた場合であって、図５の回路におけ
るクロック、入力及び出力信号の電圧対時間の関係を示
す図。
電源電圧で動作させた場合であって、図５の回路におけ
るクロック、入力及び出力信号の電圧対時間の関係を示
す図。
【図７】 図５の回路図に出力レベル回復回路を付加し
た回路図。
た回路図。
【図８】 図７の回路におけるクロック、入力及び出力
信号の電圧対時間の関係を示す図。
信号の電圧対時間の関係を示す図。
【図９】 本発明の別の実施形態に基づく漏れ電荷を減
少させたダイナミック・クロック動作論理増幅回路の概
略回路図。
少させたダイナミック・クロック動作論理増幅回路の概
略回路図。
【図１０】 図９のダイナミック・クロック動作論理増
幅回路における一般的な概略回路図。
幅回路における一般的な概略回路図。
【図１１】 本発明の別の実施形態に基づく漏れ電荷を
減少させたダイナミック・クロック動作インバータ・ラ
ッチを示す概略回路図。
減少させたダイナミック・クロック動作インバータ・ラ
ッチを示す概略回路図。
【図１２】 コンピュータ内に配置された集積回路内に
本発明の漏れ電荷を減少させたダイナミック・クロック
動作インバータ・ラッチを統合した図。
本発明の漏れ電荷を減少させたダイナミック・クロック
動作インバータ・ラッチを統合した図。
１０，１０ａ，１０ｂ，１０ｃ…ダイナミック・クロッ
ク動作インバータ・ラッチ、１２，１２ａ，１２ｃ…第
１の回路としてのノード・バイアス回路、１２ｎ，１２
ｎａ，１２ｎｂ，１２ｎｃ，１４ｎ，１４ｎｂ，１４ｎ
ｃ…Ｎ型ＭＯＳＦＥＴ（Ｎ型金属酸化膜半導体電界効果
トランジスタ）、１２ｐ，１２ｐｂ，１２ｐｃ，１４
ｐ，１４ｐａ，１４ｐｂ，１４ｐｃ…Ｐ型ＭＯＳＦＥＴ
（Ｐ型金属酸化膜半導体電界効果トランジスタ）、１３
…第１の供給ノードとしての端子、１４，１４ａ，１４
ｃ…第２の回路としてノードのバイアス回路、１５…第
２の供給ノードとしての端子、１６，１６ａ，１６ｂ…
出力信号ノード、２０…レベル回復回路、３０…ＩＣ
（集積回路）、４０…コンピュータ、ＤＩＮ…データ入
力信号、ＤＯＵＴ…出力信号、ＣＬＫ…第１のクロック
信号としてのクロック信号、ＣＬＫＢ…第２のクロック
信号としての逆クロック信号、ＶＤＤ…電源電圧、ＶＳ
Ｓ…回路基準電圧。
ク動作インバータ・ラッチ、１２，１２ａ，１２ｃ…第
１の回路としてのノード・バイアス回路、１２ｎ，１２
ｎａ，１２ｎｂ，１２ｎｃ，１４ｎ，１４ｎｂ，１４ｎ
ｃ…Ｎ型ＭＯＳＦＥＴ（Ｎ型金属酸化膜半導体電界効果
トランジスタ）、１２ｐ，１２ｐｂ，１２ｐｃ，１４
ｐ，１４ｐａ，１４ｐｂ，１４ｐｃ…Ｐ型ＭＯＳＦＥＴ
（Ｐ型金属酸化膜半導体電界効果トランジスタ）、１３
…第１の供給ノードとしての端子、１４，１４ａ，１４
ｃ…第２の回路としてノードのバイアス回路、１５…第
２の供給ノードとしての端子、１６，１６ａ，１６ｂ…
出力信号ノード、２０…レベル回復回路、３０…ＩＣ
（集積回路）、４０…コンピュータ、ＤＩＮ…データ入
力信号、ＤＯＵＴ…出力信号、ＣＬＫ…第１のクロック
信号としてのクロック信号、ＣＬＫＢ…第２のクロック
信号としての逆クロック信号、ＶＤＤ…電源電圧、ＶＳ
Ｓ…回路基準電圧。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゴッドフレイ ポール デスーザ アメリカ合衆国 95112 カリフォルニア 州 サンホセ サウス トゥエルブス ス トリート 298 (72)発明者 ジェームズ エフ．テスタ アメリカ合衆国 94043 カリフォルニア 州 マウンテンビュー ダブリュ．ミドル フィールド 1555 ナンバー１ (72)発明者 ダグラス エイ．レアド アメリカ合衆国 95032 カリフォルニア 州 ロスゲトス サイプレス ウェイ 16981 (72)発明者 ジェームズ ビー．バー アメリカ合衆国 94404 カリフォルニア 州 フォスター シティ リド レーン 938
Claims (25)
- 【請求項１】 第１の電圧レベルで動作させるための第
１の供給ノードと、 第２の電圧レベルで動作させるための第２の供給ノード
と、 信号ノードと、 前記信号ノードと前記第１の供給ノードとの間に接続さ
れ、第１のデータ信号と、第１の活性クロック状態及び
第１の不活性クロック状態を有する第１のクロック信号
とを受信し、かつこれらの信号に応じて、前記第１の活
性クロック状態の間に、前記信号ノードを前記第１の供
給ノードに対して第１の電圧レベルで接続するための第
１の回路と、 前記信号ノードと前記第２の供給ノードとの間に接続さ
れ、前記第１のクロック信号が前記第１の活性クロック
状態から前記第１の不活性クロック状態へ遷移する時、
前記信号ノードにおける第１の電圧レベルをほぼ維持す
るための第２の回路とからなるダイナミック論理回路を
有する装置。 - 【請求項２】 第２の回路はさらに第２のデータ信号
と、第２の活性クロック状態及び第２の不活性クロック
状態を有する第２のクロック信号とを受信し、かつこれ
らの信号に応じて、前記第２の活性クロック状態の間に
前記信号ノードを前記第２の供給ノードに対して前記第
２の電圧レベルで接続し、 前記第１の回路はさらに前記第２のクロック信号が前記
第２の活性クロック状態から前記第２の不活性クロック
状態へ遷移する時、前記信号ノードにおける第２の電圧
レベルをほぼ維持する請求項１に記載のダイナミック論
理回路を有する装置。 - 【請求項３】 前記第１及び第２の回路は共に、否定、
論理積、論理和、否定論理積、否定論理和、排他的論理
和及び排他的否定論理和の何れかの論理関数を演算する
請求項２に記載のダイナミック論理回路を有する装置。 - 【請求項４】 前記第１の回路は、ドレイン端子及びソ
ース端子が前記信号ノードと前記第１の供給ノードとの
間に接続されたＰ型ＭＯＳＦＥＴを有する請求項１に記
載のダイナミック論理回路を有する装置。 - 【請求項５】 前記Ｐ型ＭＯＳＦＥＴは第１のデータ信
号を受信するためのゲート端子を有する請求項４に記載
のダイナミック論理回路を有する装置。 - 【請求項６】 前記第２の回路は、前記信号ノードが第
１の電圧レベルにあり、かつ前記第１のクロック信号が
前記第１の活性クロック状態から前記第１の不活性クロ
ック状態に遷移する時、バイアスがオフされるＰ型ＭＯ
ＳＦＥＴを有する請求項１に記載のダイナミック論理回
路を有する装置。 - 【請求項７】 前記Ｐ型ＭＯＳＦＥＴは、前記信号ノー
ドと前記第２の供給ノードとの間に接続されるドレイン
端子及びソース端子を有する請求項６に記載のダイナミ
ック論理回路を有する装置。 - 【請求項８】 前記Ｐ型ＭＯＳＦＥＴは、前記第１のク
ロック信号の補完信号を受信するためのゲート端子を有
する請求項６に記載のダイナミック論理回路を有する装
置。 - 【請求項９】 前記第１の回路は、ドレイン端子及びソ
ース端子が前記信号ノードと前記第１の供給ノードとの
間に接続されたＮ型ＭＯＳＦＥＴを有する請求項１に記
載のダイナミック論理回路を有する装置。 - 【請求項１０】 前記Ｎ型ＭＯＳＦＥＴは第１のデータ
信号を受信するためのゲート端子を有する請求項９に記
載のダイナミック論理回路を有する装置。 - 【請求項１１】 前記第２の回路は、前記信号ノードが
第１の電圧レベルにあり、かつ前記第１のクロック信号
が前記第１の活性クロック状態から前記第１の不活性ク
ロック状態に遷移する時、バイアスがオフされるＮ型Ｍ
ＯＳＦＥＴを有する請求項１に記載のダイナミック論理
回路及びその回路を有する装置。 - 【請求項１２】 前記Ｎ型ＭＯＳＦＥＴは、前記信号ノ
ードと前記第２の供給ノードとの間に接続されるドレイ
ン端子及びソース端子を有する請求項１１に記載のダイ
ナミック論理回路を有する装置。 - 【請求項１３】 前記Ｎ型ＭＯＳＦＥＴは、前記第１の
クロック信号の補完信号を受信するためのゲート端子を
有する請求項１１に記載のダイナミック論理回路を有す
る装置。 - 【請求項１４】 前記第１及び第２の回路は共に、３．
５ボルト未満の電源電圧で動作する複数のＭＯＳＦＥＴ
を有する請求項１に記載のダイナミック論理回路を有す
る装置。 - 【請求項１５】 前記ダイナミック論理回路が集積化さ
れた集積回路をさらに含む請求項１に記載のダイナミッ
ク論理回路を有する装置。 - 【請求項１６】 前記ダイナミック論理回路が統合され
たコンピュータをさらに含む請求項１に記載のダイナミ
ック論理回路を有する装置。 - 【請求項１７】 第１の電圧レベルで動作させるための
第１の供給ノードを提供する工程と、 第２の電圧レベルで動作させるための第２の供給ノード
を提供する工程と、 信号ノードを提供する工程と、 第１の信号と第１の供給ノードとの間に接続され、第１
のデータ信号と、第１の活性クロック状態及び第１の不
活性クロック状態を有する第１のクロック信号とを受信
し、かつこれらの信号に応じて、前記第１の活性クロッ
ク状態の間に、前記信号ノードを前記第１の供給ノード
に対して第１の電圧レベルで接続するための第１の回路
を提供する工程と、 前記信号ノードと前記第２の供給ノードとの間に接続さ
れ、前記第１のクロック信号が前記第１の活性クロック
状態から前記第１の不活性クロック状態へ遷移する時、
前記信号ノードにおける第１の電圧レベルをほぼ維持す
るための第２の回路を提供する工程とを含むダイナミッ
ク論理回路及びその回路を有する装置の製造方法。 - 【請求項１８】 第２の回路はさらに第２のデータ信号
と、第２の活性クロック状態及び第２の不活性クロック
状態を有する第２のクロック信号とを受信し、それらの
信号に応じて、前記第２の活性クロック状態の間に、前
記信号ノードを前記第２の供給ノードに前記第２の電圧
レベルで接続し、 前記第１の回路はさらに前記第２のクロック信号が前記
第２の活性クロック状態から前記第２の不活性クロック
状態へ遷移する時、前記信号ノードにおける第２の電圧
レベルをほぼ維持する請求項１７に記載のダイナミック
論理回路を有する装置の製造方法。 - 【請求項１９】 前記ダイナミック論理回路が集積化さ
れた集積回路をさらに含む請求項１７に記載のダイナミ
ック論理回路及びその回路を有する装置の製造方法。 - 【請求項２０】 前記ダイナミック論理回路が統合され
たコンピュータをさらに含む請求項１７に記載のダイナ
ミック論理回路及びその回路を有する装置の製造方法。 - 【請求項２１】 第１の電圧レベルで第１の供給ノード
を動作させる工程と、 第２の電圧レベルで第２の供給ノードを動作させる工程
と、 第１のデータ信号と、第１の活性クロック状態及び第１
の不活性クロック状態を有する第１のクロック信号とを
受信して、かつこれらの信号に応じて、前記第１の活性
クロック状態の間に、前記第１の供給ノードと前記第２
の供給ノードとの間に位置する前記信号ノードを前記第
１の供給ノードに前記第１の電圧レベルで接続する工程
と、 前記第１のクロック信号が前記第１の活性クロック状態
から前記第１の不活性クロック状態へ遷移する時、前記
信号ノードにおける第１の電圧レベルをほぼ維持する工
程とを含むロジック信号を動的に処理する方法。 - 【請求項２２】 第２のデータ信号と、第２の活性クロ
ック状態及び第２の不活性クロック状態を有する第２の
クロック信号とを受信し、かつこれらの信号に応じて、
前記第２の活性クロック状態の間に、前記信号ノードを
前記第２の供給ノードに前記第２の電圧レベルで接続す
る工程と、 前記第１の回路はさらに前記第２のクロック信号が前記
第２の活性クロック状態から前記第２の不活性クロック
状態へ遷移する時、前記信号ノードにおける第２の電圧
レベルをほぼ維持する工程とをさらに含む請求項２１に
記載のロジック信号を動的に処理する方法。 - 【請求項２３】 上記工程を集積回路内で実行する工程
をさらに含む請求項２１に記載のロジック信号を動的に
処理する方法。 - 【請求項２４】 上記工程をコンピュータ内で実行する
工程をさらに含む請求項２１に記載のロジック信号を動
的に処理する方法。 - 【請求項２５】 ３．５ボルト未満の電源電圧で動作す
る複数の低電力ＭＯＳ素子を有するダイナミック論理回
路を備えた装置。
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