JPH08237108A - 電荷漏れを低減したダイナミック・ロジック回路を含む装置及び同装置の製造方法並びにロジック信号の処理方法 - Google Patents
電荷漏れを低減したダイナミック・ロジック回路を含む装置及び同装置の製造方法並びにロジック信号の処理方法Info
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- JPH08237108A JPH08237108A JP7307787A JP30778795A JPH08237108A JP H08237108 A JPH08237108 A JP H08237108A JP 7307787 A JP7307787 A JP 7307787A JP 30778795 A JP30778795 A JP 30778795A JP H08237108 A JPH08237108 A JP H08237108A
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- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 238000000034 method Methods 0.000 claims abstract description 30
- 238000007599 discharging Methods 0.000 claims description 16
- 230000009467 reduction Effects 0.000 abstract description 7
- 230000001629 suppression Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 11
- 238000011156 evaluation Methods 0.000 description 10
- 238000013500 data storage Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 7
- 230000007423 decrease Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 238000001816 cooling Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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Abstract
(57)【要約】
【課題】電荷漏れによる故障の可能性及び最大動作周波
数の低下を最小限に抑制し、ノイズ抑制能力を向上すべ
く改善されたアウトプット信号レベルを提供すると同時
に、消費電力を削減する低い閾値電圧を備えたトランジ
スタを含むダイナミック・ロジック回路を備えた装置を
提供すること。 【解決手段】ダイナミック・ロジック回路は低クロック
信号によってオンされ、かつプリチャージ・ノード22p
をプリチャージ電圧まで充電する１つのP-MOSFET14を有
する。複数のN-MOSFET12a,12bはロジック回路12を形成
し、ロジック信号を論理的に処理してノード22pから出
力された電荷に対する導電路を選択的に提供する。N-MO
SFET16は高クロック信号によってオンされ、かつノード
22pの電圧をロジック回路12と協働して放電電圧まで条
件的に放電する。
数の低下を最小限に抑制し、ノイズ抑制能力を向上すべ
く改善されたアウトプット信号レベルを提供すると同時
に、消費電力を削減する低い閾値電圧を備えたトランジ
スタを含むダイナミック・ロジック回路を備えた装置を
提供すること。 【解決手段】ダイナミック・ロジック回路は低クロック
信号によってオンされ、かつプリチャージ・ノード22p
をプリチャージ電圧まで充電する１つのP-MOSFET14を有
する。複数のN-MOSFET12a,12bはロジック回路12を形成
し、ロジック信号を論理的に処理してノード22pから出
力された電荷に対する導電路を選択的に提供する。N-MO
SFET16は高クロック信号によってオンされ、かつノード
22pの電圧をロジック回路12と協働して放電電圧まで条
件的に放電する。
Description
【０００１】
【発明の属する技術分野】本発明はダイナミック・ロジ
ック回路、より詳細には低い電源電圧で動作するダイナ
ミック・ロジック回路に関する。
ック回路、より詳細には低い電源電圧で動作するダイナ
ミック・ロジック回路に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】相補型
金属酸化膜半導体電界効果トランジスタ（Ｃ−ＭＯＳＦ
ＥＴ）を使用するダイナミック・ロジック回路は、高速
なうえに消費電力が低く、必要とされる設置面積が小さ
い等の利点を有する。このため、同ダイナミック・ロジ
ック回路の利用は近年増加し続けている。ダイナミック
・ロジック回路に含まれる一般的なロジック・セルは、
クロック・インプットを備えた１つのＰ型金属酸化膜半
導体電界効果トランジスタ（Ｐ−ＭＯＳＦＥＴ）と、１
つ以上のロジック・インプットをともなう１つ以上のＮ
型金属酸化膜半導体電界効果トランジスタ（Ｎ−ＭＯＳ
ＦＥＴ）を含む１つのＮ型ＭＯＳＦＥＴロジック回路
と、クロック・インプットを備えた１つのＮ−ＭＯＳＦ
ＥＴとを有する。アウトプット・ノードはＰ−ＭＯＳＦ
ＥＴによってほぼ電源電圧ＶＤＤまでプリチャージされ
る。更に、アウトプット・ノードは前記した１つのＮ−
ＭＯＳＦＥＴと協働するＮ−ＭＯＳＦＥＴロジック回路
により、単相クロックに基づいて回路基準電圧ＶＳＳま
で条件的に放電される。プリチャージ段階はクロックが
低（即ち、ロジック０）の際に実現され、Ｐ−ＭＯＳＦ
ＥＴプリチャージ・トランジスタがオンされる。評価段
階（"Evaluate" phase）はクロックが高（即ち、ロジッ
ク１）の場合に実現され、前記した１つのＮ−ＭＯＳＦ
ＥＴ放電トランジスタまたはアース・スイッチ（"Groun
d switch"）がオンされる。多くの場合、１つのセット
を構成する複数の従属接続されたダイナミック・ロジッ
ク・ブロック（A cascaded set of such dynamic logic
blocks）のプリチャージ及び同ブロックの評価を１つ
のクロック信号を用いて実施すべく、スタティックＣ−
ＭＯＳＦＥＴインバータ・セルは前記のロジック・セル
に基づいて動作する。多くの場合、この種のダイナミッ
ク・ロジックはドミノ・ロジックと称される。ドミノ・
ロジックに関する更に詳細な説明は１９９３年にアディ
ソン・ウェズレー出版社（Addison-Wesley PublishingC
ompany）から出版された“ＣＭＯＳＶＬＳＩデザインの
原理、システム展望第２版（Principles of CMOS VLSI
Design, A systems Perspective (Second edition)）”
の３０１〜３１１頁に記載されているエヌ．エッチ．イ
ー．ベスト及びケー．エシュラギアン（N.H.E.Weste an
d K.Eshraghian）の記述に開示されている。
金属酸化膜半導体電界効果トランジスタ（Ｃ−ＭＯＳＦ
ＥＴ）を使用するダイナミック・ロジック回路は、高速
なうえに消費電力が低く、必要とされる設置面積が小さ
い等の利点を有する。このため、同ダイナミック・ロジ
ック回路の利用は近年増加し続けている。ダイナミック
・ロジック回路に含まれる一般的なロジック・セルは、
クロック・インプットを備えた１つのＰ型金属酸化膜半
導体電界効果トランジスタ（Ｐ−ＭＯＳＦＥＴ）と、１
つ以上のロジック・インプットをともなう１つ以上のＮ
型金属酸化膜半導体電界効果トランジスタ（Ｎ−ＭＯＳ
ＦＥＴ）を含む１つのＮ型ＭＯＳＦＥＴロジック回路
と、クロック・インプットを備えた１つのＮ−ＭＯＳＦ
ＥＴとを有する。アウトプット・ノードはＰ−ＭＯＳＦ
ＥＴによってほぼ電源電圧ＶＤＤまでプリチャージされ
る。更に、アウトプット・ノードは前記した１つのＮ−
ＭＯＳＦＥＴと協働するＮ−ＭＯＳＦＥＴロジック回路
により、単相クロックに基づいて回路基準電圧ＶＳＳま
で条件的に放電される。プリチャージ段階はクロックが
低（即ち、ロジック０）の際に実現され、Ｐ−ＭＯＳＦ
ＥＴプリチャージ・トランジスタがオンされる。評価段
階（"Evaluate" phase）はクロックが高（即ち、ロジッ
ク１）の場合に実現され、前記した１つのＮ−ＭＯＳＦ
ＥＴ放電トランジスタまたはアース・スイッチ（"Groun
d switch"）がオンされる。多くの場合、１つのセット
を構成する複数の従属接続されたダイナミック・ロジッ
ク・ブロック（A cascaded set of such dynamic logic
blocks）のプリチャージ及び同ブロックの評価を１つ
のクロック信号を用いて実施すべく、スタティックＣ−
ＭＯＳＦＥＴインバータ・セルは前記のロジック・セル
に基づいて動作する。多くの場合、この種のダイナミッ
ク・ロジックはドミノ・ロジックと称される。ドミノ・
ロジックに関する更に詳細な説明は１９９３年にアディ
ソン・ウェズレー出版社（Addison-Wesley PublishingC
ompany）から出版された“ＣＭＯＳＶＬＳＩデザインの
原理、システム展望第２版（Principles of CMOS VLSI
Design, A systems Perspective (Second edition)）”
の３０１〜３１１頁に記載されているエヌ．エッチ．イ
ー．ベスト及びケー．エシュラギアン（N.H.E.Weste an
d K.Eshraghian）の記述に開示されている。
【０００３】ＭＯＳＦＥＴ技術の進歩により、構成素子
の小型化、特にチャネル長さの短縮などによるＭＯＳＦ
ＥＴの小型化が絶え間なく続けられてきた。これは１つ
の集積回路（ＩＣ）に含まれるＭＯＳＦＥＴの集積度を
高め、さらには必要とされる電源電圧（ＶＤＤ）の低下
を可能にした。このうちの前者の効果としては小型化及
び動作周波数の増加が挙げられ、後者の効果としては消
費電力の低減が挙げられる。しかし、ＭＯＳＦＥＴをさ
らに低い電源電圧で動作させた場合、ＭＯＳＦＥＴに流
れる電流が低減する。これは、最大動作周波数の低下を
招来するため望ましくない。従って、回路の性能低下を
最小限に抑制すべくＭＯＳＦＥＴに流れる電流の低減を
最小限に抑制する必要がある。これを実現すべくＭＯＳ
ＦＥＴの閾値電圧（ＶTH）が引下げられる。しかし、こ
れはＭＯＳＦＥＴの漏れ電流、即ち、装置をオフにした
際にＭＯＳＦＥＴに流れる電流を増加させるため望まし
くない。ＭＯＳＦＥＴの漏れ電流の増加は各ロジック・
セルのアウトプット・ノードへの電荷漏れ及び同アウト
プット・ノードからの電荷漏れを招来する。これは十分
なＶＤＤ値及びＶＳＳ値をアウトプット信号レベルを用
いて実現及び維持することを阻害する。この結果、アウ
トプット・ノードへの電荷漏れまたは同アウトプット・
ノードからの電荷漏れによって引起こされるデータ損失
によりノイズ抑制能力が低下し、故障の可能性が増大す
る。
の小型化、特にチャネル長さの短縮などによるＭＯＳＦ
ＥＴの小型化が絶え間なく続けられてきた。これは１つ
の集積回路（ＩＣ）に含まれるＭＯＳＦＥＴの集積度を
高め、さらには必要とされる電源電圧（ＶＤＤ）の低下
を可能にした。このうちの前者の効果としては小型化及
び動作周波数の増加が挙げられ、後者の効果としては消
費電力の低減が挙げられる。しかし、ＭＯＳＦＥＴをさ
らに低い電源電圧で動作させた場合、ＭＯＳＦＥＴに流
れる電流が低減する。これは、最大動作周波数の低下を
招来するため望ましくない。従って、回路の性能低下を
最小限に抑制すべくＭＯＳＦＥＴに流れる電流の低減を
最小限に抑制する必要がある。これを実現すべくＭＯＳ
ＦＥＴの閾値電圧（ＶTH）が引下げられる。しかし、こ
れはＭＯＳＦＥＴの漏れ電流、即ち、装置をオフにした
際にＭＯＳＦＥＴに流れる電流を増加させるため望まし
くない。ＭＯＳＦＥＴの漏れ電流の増加は各ロジック・
セルのアウトプット・ノードへの電荷漏れ及び同アウト
プット・ノードからの電荷漏れを招来する。これは十分
なＶＤＤ値及びＶＳＳ値をアウトプット信号レベルを用
いて実現及び維持することを阻害する。この結果、アウ
トプット・ノードへの電荷漏れまたは同アウトプット・
ノードからの電荷漏れによって引起こされるデータ損失
によりノイズ抑制能力が低下し、故障の可能性が増大す
る。
【０００４】従って、本発明の目的はデータ格納ノード
への電荷漏れ及び同データ格納ノードからの電荷漏れに
よるデータ損失に起因する故障の可能性を最小限に抑制
し、最大動作周波数の低下を最小限に抑制し、ノイズ抑
制能力を向上すべく改善されたアウトプット信号レベル
を提供すると同時に、低い電源電圧の使用による消費電
力の削減を実現する低い閾値電圧を備えたトランジスタ
を含むダイナミック・ロジック回路を備えた装置を提供
することにある。
への電荷漏れ及び同データ格納ノードからの電荷漏れに
よるデータ損失に起因する故障の可能性を最小限に抑制
し、最大動作周波数の低下を最小限に抑制し、ノイズ抑
制能力を向上すべく改善されたアウトプット信号レベル
を提供すると同時に、低い電源電圧の使用による消費電
力の削減を実現する低い閾値電圧を備えたトランジスタ
を含むダイナミック・ロジック回路を備えた装置を提供
することにある。
【０００５】
【課題を解決するための手段】本発明の１つの態様に基
づく電荷漏れを低減したダイナミック・ロジック回路を
有する装置は基準ノード、プリチャージ・ノード、プリ
チャージ回路、ロジック回路及び放電回路を含む。トラ
ンジスタの有効閾値電圧を引上げて電荷漏れを低減すべ
く、選択された電圧バイアスが動作の評価段階において
放電回路に印加される。基準ノードは基準電圧を確立す
る。プリチャージ・ノードに電荷が印加されることによ
り、同プリチャージ・ノードは自身に付随するプリチャ
ージ電圧を有するプリチャージ状態までプリチャージさ
れる。さらに、プリチャージ・ノードは電荷を出力する
ことにより、自身に付随する放電電圧を有する放電状態
まで放電される。プリチャージ・ノードに接続されたプ
リチャージ回路はプリチャージ・ノードに対して選択的
に電荷を印加する。同じくプリチャージ・ノードに接続
されたロジック回路にロジック信号が入力された際、同
ロジック回路はロジック信号に基づいてプリチャージ・
ノードから出力された電荷に対する導電路を提供する。
ロジック回路及び基準ノードに接続された放電回路はプ
リチャージ・ノードから出力された電荷をロジック回路
導電路を介して基準ノードへ選択的に放電する。放電電
圧はプリチャージ電圧及び基準電圧の中間値である。１
つの態様において、放電回路は補助バイアス電圧源を含
む。また、別の態様では、放電回路は放電トランジスタ
にプルアップ電圧を印加するプルアップ・トランジスタ
を含む。
づく電荷漏れを低減したダイナミック・ロジック回路を
有する装置は基準ノード、プリチャージ・ノード、プリ
チャージ回路、ロジック回路及び放電回路を含む。トラ
ンジスタの有効閾値電圧を引上げて電荷漏れを低減すべ
く、選択された電圧バイアスが動作の評価段階において
放電回路に印加される。基準ノードは基準電圧を確立す
る。プリチャージ・ノードに電荷が印加されることによ
り、同プリチャージ・ノードは自身に付随するプリチャ
ージ電圧を有するプリチャージ状態までプリチャージさ
れる。さらに、プリチャージ・ノードは電荷を出力する
ことにより、自身に付随する放電電圧を有する放電状態
まで放電される。プリチャージ・ノードに接続されたプ
リチャージ回路はプリチャージ・ノードに対して選択的
に電荷を印加する。同じくプリチャージ・ノードに接続
されたロジック回路にロジック信号が入力された際、同
ロジック回路はロジック信号に基づいてプリチャージ・
ノードから出力された電荷に対する導電路を提供する。
ロジック回路及び基準ノードに接続された放電回路はプ
リチャージ・ノードから出力された電荷をロジック回路
導電路を介して基準ノードへ選択的に放電する。放電電
圧はプリチャージ電圧及び基準電圧の中間値である。１
つの態様において、放電回路は補助バイアス電圧源を含
む。また、別の態様では、放電回路は放電トランジスタ
にプルアップ電圧を印加するプルアップ・トランジスタ
を含む。
【０００６】
【発明の実施の形態】特に明記しない限り、全てのＰ−
ＭＯＳＦＥＴ及びＮ−ＭＯＳＦＥＴ基板またはバルク
（bulk）は、それぞれに対応するＭＯＳＦＥＴソースに
接続されている（例えば、Ｐ−ＭＯＳＦＥＴ及びＮ−Ｍ
ＯＳＦＥＴは、一般的に電源ノードＶＤＤ及びＶＳＳに
対してそれぞれ接続されている）。また、各トランジス
タの横に示す複数の数値は、同トランジスタのチャネル
幅及びチャネル長さをそれぞれ示す。例えば、図１に示
すＭＯＳＦＥＴ１２ａ，１２ｂのチャネル幅及びチャネ
ル長さは、それぞれ１０ミクロン及び０．６ミクロンで
ある。これらの寸法は例示を目的とするものであり、特
定の半導体製造技術を必要とはしないうえ、同半導体製
造技術に限定されない。さらに、同寸法は半導体製造技
術の進歩に合わせて縮小などの変更が可能である。例え
ば、本発明を具体化した回路の製造は、周知の各種半導
体製造プロセスに基づいて行い得る。
ＭＯＳＦＥＴ及びＮ−ＭＯＳＦＥＴ基板またはバルク
（bulk）は、それぞれに対応するＭＯＳＦＥＴソースに
接続されている（例えば、Ｐ−ＭＯＳＦＥＴ及びＮ−Ｍ
ＯＳＦＥＴは、一般的に電源ノードＶＤＤ及びＶＳＳに
対してそれぞれ接続されている）。また、各トランジス
タの横に示す複数の数値は、同トランジスタのチャネル
幅及びチャネル長さをそれぞれ示す。例えば、図１に示
すＭＯＳＦＥＴ１２ａ，１２ｂのチャネル幅及びチャネ
ル長さは、それぞれ１０ミクロン及び０．６ミクロンで
ある。これらの寸法は例示を目的とするものであり、特
定の半導体製造技術を必要とはしないうえ、同半導体製
造技術に限定されない。さらに、同寸法は半導体製造技
術の進歩に合わせて縮小などの変更が可能である。例え
ば、本発明を具体化した回路の製造は、周知の各種半導
体製造プロセスに基づいて行い得る。
【０００７】更に、ロジック回路の各種の態様を以下に
例示する。但し、否定（Inversion）、論理積（ＡＮ
Ｄ）、論理和（ＯＲ）、否定論理和（ＮＯＲ）、否定論
理積（ＮＡＮＤ）及び排他的論理和（ＥＸＣＬＵＳＩＶ
Ｅ−ＯＲ）等の全てのロジック機能は本発明に基づく電
荷漏れの低減とあわせて実現可能である。更に、以下の
説明ではロジック１がロジック高（例えば、正の電圧）
であり、ロジック０がロジック低（例えば、回路基準電
圧とほぼ同じ電圧）であるポジティブ・ロジックに基づ
く。しかし、周知の回路設計理論に基づいてＰ−ＭＯＳ
ＦＥＴ及びＮ−ＭＯＳＦＥＴを互いに適切に入れ換える
ことにより、電荷漏れを低減した本発明に基づくロジッ
ク回路をネガティブ・ロジック（即ち、ロジック１がロ
ジック低（例えば、負の電圧）であって、ロジック０が
ロジック高（例えば、回路基準電圧とほぼ同じ電圧）で
あるロジック）に基づいて使用し得る。
例示する。但し、否定（Inversion）、論理積（ＡＮ
Ｄ）、論理和（ＯＲ）、否定論理和（ＮＯＲ）、否定論
理積（ＮＡＮＤ）及び排他的論理和（ＥＸＣＬＵＳＩＶ
Ｅ−ＯＲ）等の全てのロジック機能は本発明に基づく電
荷漏れの低減とあわせて実現可能である。更に、以下の
説明ではロジック１がロジック高（例えば、正の電圧）
であり、ロジック０がロジック低（例えば、回路基準電
圧とほぼ同じ電圧）であるポジティブ・ロジックに基づ
く。しかし、周知の回路設計理論に基づいてＰ−ＭＯＳ
ＦＥＴ及びＮ−ＭＯＳＦＥＴを互いに適切に入れ換える
ことにより、電荷漏れを低減した本発明に基づくロジッ
ク回路をネガティブ・ロジック（即ち、ロジック１がロ
ジック低（例えば、負の電圧）であって、ロジック０が
ロジック高（例えば、回路基準電圧とほぼ同じ電圧）で
あるロジック）に基づいて使用し得る。
【０００８】図１は本発明の１つの態様に基づくダイナ
ミック・ロジック回路１０を示す。ダイナミック・ロジ
ック回路１０は図１に示すようにそれぞれ接続されたロ
ジック回路１２、プリチャージＰ−ＭＯＳＦＥＴ１４、
放電（または“評価”）Ｎ−ＭＯＳＦＥＴ１６、バイア
ス電圧源１８、スタティックＣ−ＭＯＳＦＥＴインバー
タ２０及びプリチャージ・ノード２２ｐを含む。ノード
２２ｎについては以下に改めて詳述する。図１に示すダ
イナミック・ロジック回路１０は２つのインプットを備
えたＯＲゲートである。しかし、ロジック回路１２を適
切に再設計することにより前記した他のロジック回路の
実現が可能である。
ミック・ロジック回路１０を示す。ダイナミック・ロジ
ック回路１０は図１に示すようにそれぞれ接続されたロ
ジック回路１２、プリチャージＰ−ＭＯＳＦＥＴ１４、
放電（または“評価”）Ｎ−ＭＯＳＦＥＴ１６、バイア
ス電圧源１８、スタティックＣ−ＭＯＳＦＥＴインバー
タ２０及びプリチャージ・ノード２２ｐを含む。ノード
２２ｎについては以下に改めて詳述する。図１に示すダ
イナミック・ロジック回路１０は２つのインプットを備
えたＯＲゲートである。しかし、ロジック回路１２を適
切に再設計することにより前記した他のロジック回路の
実現が可能である。
【０００９】周知のドミノ・ロジック原理に基づき、単
相クロック信号ＣＬＫがロジック低である場合、プリチ
ャージ・トランジスタ１４はオンとなり、放電トランジ
スタ１６はオフとなる。この結果、プリチャージ・ノー
ド２２ｐは電源ＶＤＤからプリチャージ・トランジスタ
１４を介して入力された電流の電荷によってプリチャー
ジされる。これにより、プリチャージ・ノード２２ｐは
インプット・ロジック信号Ａ，Ｂのロジック状態に影響
されることなく、電源電圧ＶＤＤにほぼ等しい自身のプ
リチャージ電圧ＶＰＮ（Ｐ）（即ち、プリチャージ・ト
ランジスタ１４を横切る際の僅かな電圧降下分を電源電
圧ＶＤＤから差引いた値）を有するプリチャージ状態に
達する。
相クロック信号ＣＬＫがロジック低である場合、プリチ
ャージ・トランジスタ１４はオンとなり、放電トランジ
スタ１６はオフとなる。この結果、プリチャージ・ノー
ド２２ｐは電源ＶＤＤからプリチャージ・トランジスタ
１４を介して入力された電流の電荷によってプリチャー
ジされる。これにより、プリチャージ・ノード２２ｐは
インプット・ロジック信号Ａ，Ｂのロジック状態に影響
されることなく、電源電圧ＶＤＤにほぼ等しい自身のプ
リチャージ電圧ＶＰＮ（Ｐ）（即ち、プリチャージ・ト
ランジスタ１４を横切る際の僅かな電圧降下分を電源電
圧ＶＤＤから差引いた値）を有するプリチャージ状態に
達する。
【００１０】プリチャージ・ノード２２ｐがロジック１
（ＶＰＮ（Ｐ）≒ＶＤＤ）まで充電された場合、インバ
ータ２０からのアウトプット・レベルＯＵＴはロジック
０（≒ＶＳＳ）となる。クロック信号ＣＬＫがロジック
高となった場合、プリチャージ・トランジスタ１４はオ
フとなり、放電トランジスタ１６はオンとなる。これに
より、“評価段階”が開始される。この結果、プリチャ
ージ・ノード２２ｐはインプット信号Ａ，Ｂのロジック
状態に基づいて条件的に放電される。例えば、ロジック
・インプットＡ，Ｂのうちの少なくとも一方がロジック
１である場合、プリチャージ・ノード２２ｐは放電され
る。
（ＶＰＮ（Ｐ）≒ＶＤＤ）まで充電された場合、インバ
ータ２０からのアウトプット・レベルＯＵＴはロジック
０（≒ＶＳＳ）となる。クロック信号ＣＬＫがロジック
高となった場合、プリチャージ・トランジスタ１４はオ
フとなり、放電トランジスタ１６はオンとなる。これに
より、“評価段階”が開始される。この結果、プリチャ
ージ・ノード２２ｐはインプット信号Ａ，Ｂのロジック
状態に基づいて条件的に放電される。例えば、ロジック
・インプットＡ，Ｂのうちの少なくとも一方がロジック
１である場合、プリチャージ・ノード２２ｐは放電され
る。
【００１１】評価段階では、インプットＡ及びＢのうち
の少なくとも一方がロジック１である場合、プリチャー
ジ・ノード２２ｐは自身に付随する放電電圧ＶＰＮ
（Ｄ）を有する放電状態へ放電される。従来のダイナミ
ック・ロジック回路では、放電電圧ＶＰＮ（Ｄ）は基準
電圧ＶＳＳにほぼ等しい。しかし、本発明では、放電電
圧ＶＰＮ（Ｄ）はプリチャージ電圧レベルＶＰＮ（Ｐ）
と、回路基準ノード２４に付随する回路基準電圧ＶＳＳ
との中間値である。この中間電圧レベルはＶＳＳ１とし
て表され、かつ電圧源１８によって決定される。（バイ
アス電圧ＶＳＳ１は放電トランジスタ１６に対する仮想
アースとして機能するため、ダイナミック・ロジック回
路１０は“二重の”回路アースを有するとみなすことが
できる。）
の少なくとも一方がロジック１である場合、プリチャー
ジ・ノード２２ｐは自身に付随する放電電圧ＶＰＮ
（Ｄ）を有する放電状態へ放電される。従来のダイナミ
ック・ロジック回路では、放電電圧ＶＰＮ（Ｄ）は基準
電圧ＶＳＳにほぼ等しい。しかし、本発明では、放電電
圧ＶＰＮ（Ｄ）はプリチャージ電圧レベルＶＰＮ（Ｐ）
と、回路基準ノード２４に付随する回路基準電圧ＶＳＳ
との中間値である。この中間電圧レベルはＶＳＳ１とし
て表され、かつ電圧源１８によって決定される。（バイ
アス電圧ＶＳＳ１は放電トランジスタ１６に対する仮想
アースとして機能するため、ダイナミック・ロジック回
路１０は“二重の”回路アースを有するとみなすことが
できる。）
【００１２】電圧源１８は周知の技術のうちのいずれか
１つに基づいて実現し得る。例えば図２において、簡単
な電圧源１８は抵抗分圧ネットワーク１８ａを含み得る
（このような抵抗器は従来の技術に基づいて設計された
ＭＯＳＦＥＴを用いて実現し得る）。
１つに基づいて実現し得る。例えば図２において、簡単
な電圧源１８は抵抗分圧ネットワーク１８ａを含み得る
（このような抵抗器は従来の技術に基づいて設計された
ＭＯＳＦＥＴを用いて実現し得る）。
【００１３】放電トランジスタ１６のソースに印加され
る電圧ＶＳＳ１はＶＤＤ及びＶＳＳの中間値である。Ｍ
ＯＳＦＥＴの閾値電圧（ＶTH）がネガティブの場合、Ｖ
ＳＳ１はＭＯＳＦＥＴ閾値電圧（ＶTH）の絶対値及び所
定のマージン電圧を合計した値だけＶＳＳより僅かに高
い電圧となる。ＭＯＳＦＥＴの閾値電圧（ＶTH）がポジ
ティブの場合、ＶＳＳ１は所定のマージン電圧と等しい
値だけＶＳＳより僅かに高くなる。この結果、クロック
信号ＣＬＫがロジック０であるプリチャージ段階におい
て、放電トランジスタ１６のソース・ゲート間バイアス
は、同放電トランジスタ１６に対して逆方向バイアスを
印加するために同放電トランジスタ１６のゲート・ソー
ス間バイアスが閾値電圧より十分低くなることを保証す
るのに十分な高い値を形成する。これにより、電荷がプ
リチャージ・ノード２２ｐから基準ノード２４へ向けて
放電トランジスタ１６を介して漏れることが実質的に防
止される。さらに、クロック信号ＣＬＫがロジック１で
あり、ロジック・インプットＡ，Ｂが不活性（即ち、ロ
ジック０）である評価段階において、ＶＳＳ１はＭＯＳ
ＦＥＴ１２ａ，１２ｂに対する逆方向バイアスの印加を
保証する。この結果、電荷がプリチャージ・ノード２２
ｐからＭＯＳＦＥＴ１２ａ，１２ｂ及び放電トランジス
タ１６を介して基準ノード２４へ漏れることが実質的に
防止される。
る電圧ＶＳＳ１はＶＤＤ及びＶＳＳの中間値である。Ｍ
ＯＳＦＥＴの閾値電圧（ＶTH）がネガティブの場合、Ｖ
ＳＳ１はＭＯＳＦＥＴ閾値電圧（ＶTH）の絶対値及び所
定のマージン電圧を合計した値だけＶＳＳより僅かに高
い電圧となる。ＭＯＳＦＥＴの閾値電圧（ＶTH）がポジ
ティブの場合、ＶＳＳ１は所定のマージン電圧と等しい
値だけＶＳＳより僅かに高くなる。この結果、クロック
信号ＣＬＫがロジック０であるプリチャージ段階におい
て、放電トランジスタ１６のソース・ゲート間バイアス
は、同放電トランジスタ１６に対して逆方向バイアスを
印加するために同放電トランジスタ１６のゲート・ソー
ス間バイアスが閾値電圧より十分低くなることを保証す
るのに十分な高い値を形成する。これにより、電荷がプ
リチャージ・ノード２２ｐから基準ノード２４へ向けて
放電トランジスタ１６を介して漏れることが実質的に防
止される。さらに、クロック信号ＣＬＫがロジック１で
あり、ロジック・インプットＡ，Ｂが不活性（即ち、ロ
ジック０）である評価段階において、ＶＳＳ１はＭＯＳ
ＦＥＴ１２ａ，１２ｂに対する逆方向バイアスの印加を
保証する。この結果、電荷がプリチャージ・ノード２２
ｐからＭＯＳＦＥＴ１２ａ，１２ｂ及び放電トランジス
タ１６を介して基準ノード２４へ漏れることが実質的に
防止される。
【００１４】図３は図１のダイナミック・ロジック回路
１０における時間に対する電圧の変化を示す。ここで、
ＶＤＤは１ボルトであり、ＶＳＳは回路アース（０ボル
ト）である。さらに、バイアス電圧ＶＳＳ１は０．２ボ
ルトであり、第２のロジック・インプットＢはロジック
０である。プリチャージ・ノード電圧ＶＰＮはクロック
信号ＣＬＫがロジック０であるプリチャージ段階におい
てほぼＶＤＤまで充電される。クロック信号ＣＬＫがロ
ジック１である評価段階において、プリチャージ・ノー
ド電圧ＶＰＮはロジック・インプットＡがロジック０か
らロジック１へ変化することに対応してほぼＶＳＳ１ま
で放電される。従って、インバータ２０から出力される
アウトプット・レベルＯＵＴは、ロジック０におけるプ
リチャージ電圧（≒ＶＳＳ）からロジック１における電
圧（≒ＶＤＤ）へ変化する。
１０における時間に対する電圧の変化を示す。ここで、
ＶＤＤは１ボルトであり、ＶＳＳは回路アース（０ボル
ト）である。さらに、バイアス電圧ＶＳＳ１は０．２ボ
ルトであり、第２のロジック・インプットＢはロジック
０である。プリチャージ・ノード電圧ＶＰＮはクロック
信号ＣＬＫがロジック０であるプリチャージ段階におい
てほぼＶＤＤまで充電される。クロック信号ＣＬＫがロ
ジック１である評価段階において、プリチャージ・ノー
ド電圧ＶＰＮはロジック・インプットＡがロジック０か
らロジック１へ変化することに対応してほぼＶＳＳ１ま
で放電される。従って、インバータ２０から出力される
アウトプット・レベルＯＵＴは、ロジック０におけるプ
リチャージ電圧（≒ＶＳＳ）からロジック１における電
圧（≒ＶＤＤ）へ変化する。
【００１５】図４は本発明の別の態様に基づくダイナミ
ック・ロジック回路１１０ａを示す。ダイナミック・ロ
ジック回路１１０ａは、前記のロジック回路１２、プリ
チャージ・トランジスタ１４、放電トランジスタ１６及
びインバータ２０を有する以外に、プルアップＰ−ＭＯ
ＳＦＥＴ２６を備えている。更に、これらの各素子は図
４に示すようにそれぞれ接続されている。ダイナミック
・ロジック回路１１０ａの動作はＭＯＳＦＥＴの低い閾
値電圧を補償すべく、別の電圧源１８に代えてプルアッ
プ・トランジスタ２６を使用する点を除けば図１のダイ
ナミック・ロジック回路１０の動作に類似している。プ
ルアップ・トランジスタ２６は放電トランジスタ１６の
ドレインにおける電圧を、基準ノード２４における回路
基準電圧ＶＳＳより僅かに高い電圧レベルＶＳＳ２まで
引上げる。クロック信号ＣＬＫがロジック０であるプリ
チャージ段階において、プリチャージ・ノード２２ｐか
らロジック回路１２及び放電トランジスタ１６を通じて
漏出する全ての電荷は、電源ＶＤＤからプルアップ・ト
ランジスタ２６を通じて流れる電流によって補充され
る。従って、プリチャージ・ノード２２ｐの電圧レベル
ＶＰＮ（Ｐ）はほぼＶＤＤに維持され、同プリチャージ
・ノード２２ｐのプリチャージ状態は影響を受けない。
クロック信号ＣＬＫがロジック１である評価段階におい
て、プリチャージ・ノード２２ｐはロジック回路１２及
び放電トランジスタ１６を通じて基準ノード２４へ条件
的に放電される。しかし、プリチャージ・ノード電圧Ｖ
ＰＮの放電電圧レベルＶＰＮ（Ｄ）は、プルアップ・ト
ランジスタ２６のプルアップ動作によりＶＳＳ２で自身
の最低値に達する。
ック・ロジック回路１１０ａを示す。ダイナミック・ロ
ジック回路１１０ａは、前記のロジック回路１２、プリ
チャージ・トランジスタ１４、放電トランジスタ１６及
びインバータ２０を有する以外に、プルアップＰ−ＭＯ
ＳＦＥＴ２６を備えている。更に、これらの各素子は図
４に示すようにそれぞれ接続されている。ダイナミック
・ロジック回路１１０ａの動作はＭＯＳＦＥＴの低い閾
値電圧を補償すべく、別の電圧源１８に代えてプルアッ
プ・トランジスタ２６を使用する点を除けば図１のダイ
ナミック・ロジック回路１０の動作に類似している。プ
ルアップ・トランジスタ２６は放電トランジスタ１６の
ドレインにおける電圧を、基準ノード２４における回路
基準電圧ＶＳＳより僅かに高い電圧レベルＶＳＳ２まで
引上げる。クロック信号ＣＬＫがロジック０であるプリ
チャージ段階において、プリチャージ・ノード２２ｐか
らロジック回路１２及び放電トランジスタ１６を通じて
漏出する全ての電荷は、電源ＶＤＤからプルアップ・ト
ランジスタ２６を通じて流れる電流によって補充され
る。従って、プリチャージ・ノード２２ｐの電圧レベル
ＶＰＮ（Ｐ）はほぼＶＤＤに維持され、同プリチャージ
・ノード２２ｐのプリチャージ状態は影響を受けない。
クロック信号ＣＬＫがロジック１である評価段階におい
て、プリチャージ・ノード２２ｐはロジック回路１２及
び放電トランジスタ１６を通じて基準ノード２４へ条件
的に放電される。しかし、プリチャージ・ノード電圧Ｖ
ＰＮの放電電圧レベルＶＰＮ（Ｄ）は、プルアップ・ト
ランジスタ２６のプルアップ動作によりＶＳＳ２で自身
の最低値に達する。
【００１６】図４のダイナミック・ロジック回路１１０
ａの効果を実現すべく図５（ａ）、図５（ｂ）及び図５
（ｃ）にそれぞれ示す各種のプルアップ・トランジスタ
２６ａ，２６ｂ，２６ｃの使用が可能である。
ａの効果を実現すべく図５（ａ）、図５（ｂ）及び図５
（ｃ）にそれぞれ示す各種のプルアップ・トランジスタ
２６ａ，２６ｂ，２６ｃの使用が可能である。
【００１７】図６は図４のダイナミック・ロジック回路
１１０ａにおける時間に対する電圧の変化を示す。クロ
ック信号ＣＬＫがロジック０であるプリチャージ段階に
おいて、プリチャージ・ノード電圧ＶＰＮはほぼＶＤＤ
に達し、さらにロジック・インプットＡのロジックが低
から高へ変化した際にＶＳＳ２によって示す中間電圧ま
で放電される。
１１０ａにおける時間に対する電圧の変化を示す。クロ
ック信号ＣＬＫがロジック０であるプリチャージ段階に
おいて、プリチャージ・ノード電圧ＶＰＮはほぼＶＤＤ
に達し、さらにロジック・インプットＡのロジックが低
から高へ変化した際にＶＳＳ２によって示す中間電圧ま
で放電される。
【００１８】図７は本発明の更に別の態様に基づくダイ
ナミック・ロジック回路１１０ｂを示す。ダイナミック
・ロジック回路１１０ｂは図１に示すダイナミック・ロ
ジック回路１０において詳述したロジック回路１２、プ
リチャージ・トランジスタ１４、放電トランジスタ１６
及びインバータ２０を含むとともに、切換式プルアップ
Ｐ−ＭＯＳＦＥＴ２８を含む。さらに、これらの各素子
は図７に示すようにそれぞれ接続されている。ダイナミ
ック・ロジック回路１１０ｂの動作はプルアップ・トラ
ンジスタ２８のプルアップ動作を除けば図１及び図４に
それぞれ示すダイナミック・ロジック回路１０，１１０
ａの動作に類似している。ダイナミック・ロジック回路
１１０ｂにおいて、アウトプット信号ＯＵＴは放電トラ
ンジスタ１６のドレインに対するプルアップ・トランジ
スタ２８のプルアップ動作を制御する。プリチャージ段
階において、プリチャージ・ノード電圧ＶＰＮが高であ
り、かつアウトプット電圧ＯＵＴが低（≒ＶＳＳ）であ
る場合に、プルアップ・トランジスタ２８はオンとな
り、図４において詳述したように放電トランジスタ１６
を介して漏出する全ての漏れ電流が補充される。評価段
階において、プリチャージ・ノード電圧ＶＰＮが高であ
り、かつアウトプット電圧ＯＵＴが低の際に、プルアッ
プ・トランジスタ２８はオンの状態に維持される。しか
し、プリチャージ・ノード２２ｐが放電され、同プリチ
ャージ・ノード２２ｐの電圧レベルが自身の放電電圧Ｖ
ＰＮ（Ｄ）まで低下した際に、アウトプット電圧ＯＵＴ
はロジック１（≒ＶＤＤ）となり、プルアップ・トラン
ジスタ２８をオフにする。これにより、放電トランジス
タ１６のドレインにおける電圧ＶＳＳ３は概ね基準ノー
ド２４における基準電圧ＶＳＳまで低下する。
ナミック・ロジック回路１１０ｂを示す。ダイナミック
・ロジック回路１１０ｂは図１に示すダイナミック・ロ
ジック回路１０において詳述したロジック回路１２、プ
リチャージ・トランジスタ１４、放電トランジスタ１６
及びインバータ２０を含むとともに、切換式プルアップ
Ｐ−ＭＯＳＦＥＴ２８を含む。さらに、これらの各素子
は図７に示すようにそれぞれ接続されている。ダイナミ
ック・ロジック回路１１０ｂの動作はプルアップ・トラ
ンジスタ２８のプルアップ動作を除けば図１及び図４に
それぞれ示すダイナミック・ロジック回路１０，１１０
ａの動作に類似している。ダイナミック・ロジック回路
１１０ｂにおいて、アウトプット信号ＯＵＴは放電トラ
ンジスタ１６のドレインに対するプルアップ・トランジ
スタ２８のプルアップ動作を制御する。プリチャージ段
階において、プリチャージ・ノード電圧ＶＰＮが高であ
り、かつアウトプット電圧ＯＵＴが低（≒ＶＳＳ）であ
る場合に、プルアップ・トランジスタ２８はオンとな
り、図４において詳述したように放電トランジスタ１６
を介して漏出する全ての漏れ電流が補充される。評価段
階において、プリチャージ・ノード電圧ＶＰＮが高であ
り、かつアウトプット電圧ＯＵＴが低の際に、プルアッ
プ・トランジスタ２８はオンの状態に維持される。しか
し、プリチャージ・ノード２２ｐが放電され、同プリチ
ャージ・ノード２２ｐの電圧レベルが自身の放電電圧Ｖ
ＰＮ（Ｄ）まで低下した際に、アウトプット電圧ＯＵＴ
はロジック１（≒ＶＤＤ）となり、プルアップ・トラン
ジスタ２８をオフにする。これにより、放電トランジス
タ１６のドレインにおける電圧ＶＳＳ３は概ね基準ノー
ド２４における基準電圧ＶＳＳまで低下する。
【００１９】図８は図７のダイナミック・ロジック回路
１１０ｂにおける時間に対する電圧の変化を示す。クロ
ック信号ＣＬＫがロジック０であるプリチャージ段階に
おいて、プリチャージ・ノード電圧ＶＰＮは、低いアウ
トプット電圧ＯＵＴによってオンされたプルアップ・ト
ランジスタ２８のプルアップ動作により、放電トランジ
スタ１６のドレイン電圧ＶＳＳ３同様にほぼＶＤＤまで
充電される。クロック信号ＣＬＫがロジック１である評
価段階において、放電トランジスタ１６のドレイン電圧
ＶＳＳ３は放電トランジスタ１６及びプルアップ・トラ
ンジスタ２８からなる２つのＭＯＳＦＥＴ導電チャネル
の電圧分割動作（Voltage divider action of the two
conducting MOSFET channels）によって確立された電圧
レベル（このケースにおいて約０．３ボルト）まで低下
する。ロジック・インプットＡが低から高へ変化した際
に、プリチャージ・ノード電圧ＶＰＮは現時点において
高（即ち、ロジック１）であるアウトプット電圧ＯＵＴ
によってオフされたプルアップ・トランジスタ２８のプ
ルアップ動作の終結により、放電トランジスタ１６のド
レイン電圧ＶＳＳ３同様にほぼＶＳＳまで放電される。
１１０ｂにおける時間に対する電圧の変化を示す。クロ
ック信号ＣＬＫがロジック０であるプリチャージ段階に
おいて、プリチャージ・ノード電圧ＶＰＮは、低いアウ
トプット電圧ＯＵＴによってオンされたプルアップ・ト
ランジスタ２８のプルアップ動作により、放電トランジ
スタ１６のドレイン電圧ＶＳＳ３同様にほぼＶＤＤまで
充電される。クロック信号ＣＬＫがロジック１である評
価段階において、放電トランジスタ１６のドレイン電圧
ＶＳＳ３は放電トランジスタ１６及びプルアップ・トラ
ンジスタ２８からなる２つのＭＯＳＦＥＴ導電チャネル
の電圧分割動作（Voltage divider action of the two
conducting MOSFET channels）によって確立された電圧
レベル（このケースにおいて約０．３ボルト）まで低下
する。ロジック・インプットＡが低から高へ変化した際
に、プリチャージ・ノード電圧ＶＰＮは現時点において
高（即ち、ロジック１）であるアウトプット電圧ＯＵＴ
によってオフされたプルアップ・トランジスタ２８のプ
ルアップ動作の終結により、放電トランジスタ１６のド
レイン電圧ＶＳＳ３同様にほぼＶＳＳまで放電される。
【００２０】図９は本発明に基づく更に複雑なダイナミ
ック・ロジック回路２１０を示す。ダイナミック・ロジ
ック回路２１０において、インプット・ロジック信号Ｃ
及びインプット・ロジック信号Ｄから論理積が求められ
る。そして、この論理積及びインプットＥから論理和が
求められ、この論理和はインバータ２０によって反転さ
れる。前記の説明から、アウトプット電圧ＯＵＴによっ
て切換えられるプルアップ・トランジスタ２８は、プリ
チャージ段階において放電トランジスタ１６を通じて漏
出した全ての漏れ電流を補充すべく使用される。キーパ
ーＰ−ＭＯＳＦＥＴ３０はプリチャージ段階及び評価段
階の両方において、プリチャージ・ノード２２ｐ及びノ
ード３２の間における電荷の分割を防止すべく、インプ
ット・トランジスタ１２ｃ上のロジック信号Ｃに対して
使用される。
ック・ロジック回路２１０を示す。ダイナミック・ロジ
ック回路２１０において、インプット・ロジック信号Ｃ
及びインプット・ロジック信号Ｄから論理積が求められ
る。そして、この論理積及びインプットＥから論理和が
求められ、この論理和はインバータ２０によって反転さ
れる。前記の説明から、アウトプット電圧ＯＵＴによっ
て切換えられるプルアップ・トランジスタ２８は、プリ
チャージ段階において放電トランジスタ１６を通じて漏
出した全ての漏れ電流を補充すべく使用される。キーパ
ーＰ−ＭＯＳＦＥＴ３０はプリチャージ段階及び評価段
階の両方において、プリチャージ・ノード２２ｐ及びノ
ード３２の間における電荷の分割を防止すべく、インプ
ット・トランジスタ１２ｃ上のロジック信号Ｃに対して
使用される。
【００２１】本発明に基づく電荷の漏れを低減したダイ
ナミック・ロジック回路はネガティブ・ロジックを用い
た動作を実現すべく使用できる。例えば、図１、図４、
図７及び図９にそれぞれ示すダイナミック・ロジック回
路１０，１１０ａ，１１０ｂ，２１０におけるネガティ
ブ・ロジックは、（１）ネガティブ・ロジック・クロッ
クＣＬＫ及びインプット・ロジック信号Ａ，Ｂ，Ｃ，
Ｄ，Ｅを使用し、（２）ロジック回路１２を形成するＮ
−ＭＯＳＦＥＴ１２ａ，１２ｂ，１２ｃ，１２ｄ，１２
ｅをそれぞれＰ−ＭＯＳＦＥＴと置換し、（３）インバ
ータ２０のインプットをノード２２ｎに接続することに
より同ノード２２ｎをノード２２ｐに代えてプリチャー
ジ・ノードとして使用し、（４）ＶＤＤによってバイア
スを印加されるキーパーＰ−ＭＯＳＦＥＴ２６，２８を
ＶＳＳによってバイアスを印加されるＮ−ＭＯＳＦＥＴ
と置換することにより実現可能である。電荷及び電流の
流れを従来の電荷／電流の流れ（即ち、ポジティブから
ネガティブへ）に代えて電子の電荷／電流の流れ（即
ち、ネガティブからポジティブへ）によって示すことに
より、例えばノード２２ｎをＶＳＳまでプリチャージ
し、さらには条件的にＶＤＤまで放電する等のネガティ
ブ・ロジックの動作を前記の説明に基づいて説明し得
る。
ナミック・ロジック回路はネガティブ・ロジックを用い
た動作を実現すべく使用できる。例えば、図１、図４、
図７及び図９にそれぞれ示すダイナミック・ロジック回
路１０，１１０ａ，１１０ｂ，２１０におけるネガティ
ブ・ロジックは、（１）ネガティブ・ロジック・クロッ
クＣＬＫ及びインプット・ロジック信号Ａ，Ｂ，Ｃ，
Ｄ，Ｅを使用し、（２）ロジック回路１２を形成するＮ
−ＭＯＳＦＥＴ１２ａ，１２ｂ，１２ｃ，１２ｄ，１２
ｅをそれぞれＰ−ＭＯＳＦＥＴと置換し、（３）インバ
ータ２０のインプットをノード２２ｎに接続することに
より同ノード２２ｎをノード２２ｐに代えてプリチャー
ジ・ノードとして使用し、（４）ＶＤＤによってバイア
スを印加されるキーパーＰ−ＭＯＳＦＥＴ２６，２８を
ＶＳＳによってバイアスを印加されるＮ−ＭＯＳＦＥＴ
と置換することにより実現可能である。電荷及び電流の
流れを従来の電荷／電流の流れ（即ち、ポジティブから
ネガティブへ）に代えて電子の電荷／電流の流れ（即
ち、ネガティブからポジティブへ）によって示すことに
より、例えばノード２２ｎをＶＳＳまでプリチャージ
し、さらには条件的にＶＤＤまで放電する等のネガティ
ブ・ロジックの動作を前記の説明に基づいて説明し得
る。
【００２２】図１０に示すように、本発明に基づくダイ
ナミック・ロジック回路（例えば、図１、図４、図７及
び図９にそれぞれ示すダイナミック・ロジック回路１
０，１１０ａ，１１０ｂ，２１０）は集積回路（ＩＣ）
３００内に集積した際に最も効果的に使用できる。前記
の説明に基づいて、データ格納ノードへの電荷漏れ、ま
たは同データ格納ノードからの電荷漏れによるデータ損
失に起因する故障の可能性を最小限に抑制し、最大動作
周波数の低下を最小限に抑制し、ノイズ抑制能力の向上
を実現すべく改善されたアウトプット信号レベルを提供
すると同時に、更に低い電源電圧（例えば、３ボルト未
満）の使用による消費電力節約の効果を最大限に発揮す
べく、ＩＣ３００は低い閾値電圧を有するトランジスタ
を含む多数の集積されたダイナミック・ロジック回路１
０／１１０ａ／１１０ｂ／２１０を有し得る。例えば、
コンピュータ４００に多くのＩＣ３００を組込むことに
より、システムが必要とする供給電力（例えば、出力電
力レベル、フィルタリング等）及びシステムが必要とす
る冷却能力（例えば、ファンのサイズ及びパワー、ヒー
ト・シンクの数量及び寸法、空気フィルタ等）を緩和で
きる。この結果、更に軽量、かつ冷却能力の高いオペレ
ーティング・システムが形成される。
ナミック・ロジック回路（例えば、図１、図４、図７及
び図９にそれぞれ示すダイナミック・ロジック回路１
０，１１０ａ，１１０ｂ，２１０）は集積回路（ＩＣ）
３００内に集積した際に最も効果的に使用できる。前記
の説明に基づいて、データ格納ノードへの電荷漏れ、ま
たは同データ格納ノードからの電荷漏れによるデータ損
失に起因する故障の可能性を最小限に抑制し、最大動作
周波数の低下を最小限に抑制し、ノイズ抑制能力の向上
を実現すべく改善されたアウトプット信号レベルを提供
すると同時に、更に低い電源電圧（例えば、３ボルト未
満）の使用による消費電力節約の効果を最大限に発揮す
べく、ＩＣ３００は低い閾値電圧を有するトランジスタ
を含む多数の集積されたダイナミック・ロジック回路１
０／１１０ａ／１１０ｂ／２１０を有し得る。例えば、
コンピュータ４００に多くのＩＣ３００を組込むことに
より、システムが必要とする供給電力（例えば、出力電
力レベル、フィルタリング等）及びシステムが必要とす
る冷却能力（例えば、ファンのサイズ及びパワー、ヒー
ト・シンクの数量及び寸法、空気フィルタ等）を緩和で
きる。この結果、更に軽量、かつ冷却能力の高いオペレ
ーティング・システムが形成される。
【００２３】以上詳述したように、本発明において、電
圧バイアスはダイナミック・ロジック回路に含まれるト
ランジスタの有効閾値電圧を動作の評価段階において引
上げるべく同ダイナミック・ロジック回路内に選択的に
印加される。この結果、電荷漏れが低減され、ピーク信
号電圧レベルの維持が可能になる。これはデータ格納ノ
ードへの電荷漏れ及び同データ格納ノードからの電荷漏
れによるデータ損失に起因する故障の可能性を最小限に
抑制し、最大動作周波数の低下を最小限に抑制し、さら
にはノイズ抑制能力を向上すべく改善されたアウトプッ
ト信号レベルを提供すると同時に、低い電源電圧（例え
ば３．５ボルト未満）の使用による消費電力節約の効果
を最大限に発揮する低い閾値電圧を備えたトランジスタ
を含むロジック回路の実現を許容する。
圧バイアスはダイナミック・ロジック回路に含まれるト
ランジスタの有効閾値電圧を動作の評価段階において引
上げるべく同ダイナミック・ロジック回路内に選択的に
印加される。この結果、電荷漏れが低減され、ピーク信
号電圧レベルの維持が可能になる。これはデータ格納ノ
ードへの電荷漏れ及び同データ格納ノードからの電荷漏
れによるデータ損失に起因する故障の可能性を最小限に
抑制し、最大動作周波数の低下を最小限に抑制し、さら
にはノイズ抑制能力を向上すべく改善されたアウトプッ
ト信号レベルを提供すると同時に、低い電源電圧（例え
ば３．５ボルト未満）の使用による消費電力節約の効果
を最大限に発揮する低い閾値電圧を備えたトランジスタ
を含むロジック回路の実現を許容する。
【００２４】本発明の構造及び方法の変更が本発明の範
囲及び精神を逸脱することなく実施可能なことは当業者
にとって自明である。本発明を特定の望ましい実施の形
態に関連して詳述したが、本発明は前記の実施の形態に
限定されるものではない。
囲及び精神を逸脱することなく実施可能なことは当業者
にとって自明である。本発明を特定の望ましい実施の形
態に関連して詳述したが、本発明は前記の実施の形態に
限定されるものではない。
【００２５】
【発明の効果】本発明によればダイナミック・ロジック
回路におけるデータ格納ノードへの電荷の漏れ及び同デ
ータ格納ノードからの電荷の漏れによるデータ損失に起
因する故障の可能性が最小限に抑制され、最大動作周波
数の低下が最小限に抑制され、ノイズ抑制能力を向上す
べく改善されたアウトプット信号レベルが提供されると
同時に、低い電源電圧の使用による消費電力の削減を行
い得るという優れた効果を発揮する。
回路におけるデータ格納ノードへの電荷の漏れ及び同デ
ータ格納ノードからの電荷の漏れによるデータ損失に起
因する故障の可能性が最小限に抑制され、最大動作周波
数の低下が最小限に抑制され、ノイズ抑制能力を向上す
べく改善されたアウトプット信号レベルが提供されると
同時に、低い電源電圧の使用による消費電力の削減を行
い得るという優れた効果を発揮する。
【図１】本発明の１つの態様に基づくダイナミック・ロ
ジック回路の回路図。
ジック回路の回路図。
【図２】図１の回路に使用する電圧源の例を示す回路
図。
図。
【図３】図１の回路における時間に対する電圧の変化を
示す線図。
示す線図。
【図４】本発明の別の態様に基づくダイナミック・ロジ
ック回路の回路図。
ック回路の回路図。
【図５】（ａ）は図４の回路に用いるプルアップ・トラ
ンジスタの回路図。（ｂ）は図４の回路に用いる別のプ
ルアップ・トランジスタの回路図。（ｃ）は図４の回路
に用いる更に別のプルアップ・トランジスタの回路図。
ンジスタの回路図。（ｂ）は図４の回路に用いる別のプ
ルアップ・トランジスタの回路図。（ｃ）は図４の回路
に用いる更に別のプルアップ・トランジスタの回路図。
【図６】図４の回路における時間に対する電圧の変化を
示す線図。
示す線図。
【図７】本発明の別の態様に基づくダイナミック・ロジ
ック回路の回路図。
ック回路の回路図。
【図８】図７の回路における時間に対する電圧の変化を
示す線図。
示す線図。
【図９】本発明の更に複雑なダイナミック・ロジック回
路を示す回路図。
路を示す回路図。
【図１０】集積回路内への本発明のダイナミック・ロジ
ック回路の集積及び同ダイナミック・ロジック回路のコ
ンピュータへの組込みを示す斜視図。
ック回路の集積及び同ダイナミック・ロジック回路のコ
ンピュータへの組込みを示す斜視図。
１２…ロジック回路導電路を提供するロジック回路、１
２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ…Ｎ型ＭＯＳＦ
ＥＴ、１４…プリチャージ回路のＰ型ＭＯＳＦＥＴ、１
６…放電回路の放電トランジスタ、１８…放電回路のバ
イアス電圧源、２０…インバータ、２２ｐ…プリチャー
ジ・ノード、２４…基準ノード、２６，２６ａ，２６
ｂ，２６ｃ，２８…放電回路のプルアップ・トランジス
タ、Ａ，Ｂ，Ｃ，Ｄ，Ｅ…ロジック信号、ＯＵＴ…アウ
トプット信号、ＶＳＳ…基準電圧、ＶＳＳ１…バイアス
電圧、ＶＳＳ２，ＶＳＳ３…プルアップ電圧、ＶＰＮ
（Ｐ）…プリチャージ電圧、ＶＰＮ（Ｄ）…放電電圧。
２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ…Ｎ型ＭＯＳＦ
ＥＴ、１４…プリチャージ回路のＰ型ＭＯＳＦＥＴ、１
６…放電回路の放電トランジスタ、１８…放電回路のバ
イアス電圧源、２０…インバータ、２２ｐ…プリチャー
ジ・ノード、２４…基準ノード、２６，２６ａ，２６
ｂ，２６ｃ，２８…放電回路のプルアップ・トランジス
タ、Ａ，Ｂ，Ｃ，Ｄ，Ｅ…ロジック信号、ＯＵＴ…アウ
トプット信号、ＶＳＳ…基準電圧、ＶＳＳ１…バイアス
電圧、ＶＳＳ２，ＶＳＳ３…プルアップ電圧、ＶＰＮ
（Ｐ）…プリチャージ電圧、ＶＰＮ（Ｄ）…放電電圧。
Claims (34)
- 【請求項１】 電荷漏れを低減したダイナミック・ロジ
ック回路を含む装置であって、前記ダイナミック・ロジ
ック回路は、 自身に付随する基準電圧（ＶＳＳ）を有する基準ノード
（２４）と、 複数の電荷を印加され、自身に付随するプリチャージ電
圧（ＶＰＮ（Ｐ））を有するプリチャージ状態までプリ
チャージされ、さらには前記複数の電荷を出力し、自身
に付随する放電電圧（ＶＰＮ（Ｄ））を有する放電状態
まで放電するプリチャージ・ノード（２２ｐ）と、 前記プリチャージ・ノード（２２ｐ）に対して前記複数
の電荷を選択的に印加すべく同プリチャージ・ノード
（２２ｐ）に接続されたプリチャージ回路（１４）と、 ロジック信号（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）を受信し、さらに
は同ロジック信号（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）に基づいてプ
リチャージ・ノード（２２ｐ）から出力された前記複数
の電荷に対する導電路を提供すべくプリチャージ・ノー
ド（２２ｐ）に接続されたロジック回路（１２）と、 前記プリチャージ・ノード（２２ｐ）からロジック回路
導電路（１２）を介して出力された複数の電荷を基準ノ
ード（２４）へ選択的に放電すべくロジック回路（１
２）及び基準ノード（２４）に接続された放電回路（１
６，１８，２６，２６ａ，２６ｂ，２６ｃ，２８）と、
前記放電電圧（ＶＰＮ（Ｄ））がプリチャージ電圧（Ｖ
ＰＮ（Ｐ））及び基準電圧（ＶＳＳ）の中間値であるこ
ととを含む装置。 - 【請求項２】 前記プリチャージ回路（１４）は第１の
クロック信号状態の際に前記複数の電荷をプリチャージ
・ノード（２２ｐ）へ印加し、前記放電回路（１６，１
８，２６，２６ａ，２６ｂ，２６ｃ，２８）は第２のク
ロック信号状態の際にプリチャージ・ノード（２２ｐ）
からロジック回路導電路（１２）を介して出力された複
数の電荷を基準ノード（２４）へ放電する請求項１に記
載の装置。 - 【請求項３】 前記放電回路（１６）は複数のクロック
信号状態のうちのいずれか１つにおいて選択的に逆方向
バイアスを印加される請求項１に記載の装置。 - 【請求項４】 前記プリチャージ回路（１４）はＰ型Ｍ
ＯＳＦＥＴを含む請求項１に記載の装置。 - 【請求項５】 前記ロジック回路（１２）は前記ロジッ
ク信号（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）を論理的に処理すべく少
なくとも１つのＮ型ＭＯＳＦＥＴ（１２ａ，１２ｂ，１
２ｃ，１２ｄ，１２ｅ）を含む請求項１に記載の装置。 - 【請求項６】 前記放電回路（１６，１８）は、 前記プリチャージ電圧（ＶＰＮ（Ｐ））及び基準電圧
（ＶＳＳ）の中間値であるバイアス電圧（ＶＳＳ１）を
出力すべく基準ノード（２４）に接続されたバイアス電
圧源（１８）と、前記放電電圧（ＶＰＮ（Ｄ））がバイ
アス電圧（ＶＳＳ１）にほぼ等しいことと、 前記バイアス電圧（ＶＳＳ１）を印加され、さらにはプ
リチャージ・ノード（２２ｐ）からロジック回路導電路
（１２）を介して出力された複数の電荷をバイアス電圧
源（１８）を介して基準ノード（２４）へ選択的に放電
すべくロジック回路（１２）及びバイアス電圧源（１
８）に接続された放電トランジスタ（１６）とを含む請
求項１に記載の装置。 - 【請求項７】 前記放電回路（１６，２６，２６ａ，２
６ｂ，２６ｃ）は、 プルアップ電圧（ＶＳＳ２）を印加され、さらにはプリ
チャージ・ノード（２２ｐ）からロジック回路導電路
（１２）を介して出力された複数の電荷を基準ノード
（２４）へ選択的に放電すべくロジック回路（１２）及
び基準ノード（２４）に接続された放電トランジスタ
（１６）と、 前記プルアップ電圧（ＶＳＳ２）を出力すべく放電トラ
ンジスタ（１６）に接続されたプルアップ・トランジス
タ（２６，２６ａ，２６ｂ，２６ｃ）とを含む請求項１
に記載の装置。 - 【請求項８】 緩衝されたアウトプット信号（ＯＵＴ）
を出力するために、プリチャージ電圧（ＶＰＮ（Ｐ））
及び放電電圧（ＶＰＮ（Ｄ））をそれぞれ緩衝すべくプ
リチャージ・ノード（２２ｐ）に接続されたインバータ
（２０）を更に含む請求項１に記載の装置。 - 【請求項９】 前記放電回路（１６，２８）は、 プルアップ電圧（ＶＳＳ３）を印加され、さらにはプリ
チャージ・ノード（２２ｐ）からロジック回路導電路
（１２）を介して出力された複数の電荷を基準ノード
（２４）へ選択的に放電すべくロジック回路（１２）及
び基準ノード（２４）に接続された放電トランジスタ
（１６）と、 前記緩衝されたアウトプット信号（ＯＵＴ）を受信し、
さらには同アウトプット信号（ＯＵＴ）に基づいてプル
アップ電圧（ＶＳＳ３）を出力すべく放電トランジスタ
（１６）及びインバータ（２０）に接続されたプルアッ
プ・トランジスタ（２８）とを含む請求項８に記載の装
置。 - 【請求項１０】 前記ダイナミック・ロジック回路を集
積した集積回路（３００）を更に含む請求項１に記載の
装置。 - 【請求項１１】 前記ダイナミック・ロジック回路を組
込んだコンピュータを更に含む請求項１に記載の装置。 - 【請求項１２】 電荷漏れを低減したダイナミック・ロ
ジック回路を含む装置の製造方法であって、 自身に付随する基準電圧（ＶＳＳ）を有する基準ノード
（２４）を提供する工程と、 複数の電荷を印加され、自身に付随するプリチャージ電
圧（ＶＰＮ（Ｐ））を有するプリチャージ状態までプリ
チャージされ、さらには前記複数の電荷を出力し、自身
に付随する放電電圧（ＶＰＮ（Ｄ））を有する放電状態
まで放電するプリチャージ・ノード（２２ｐ）を提供す
る工程と、 前記プリチャージ・ノード（２２ｐ）に対して前記複数
の電荷を選択的に印加すべく同プリチャージ・ノード
（２２ｐ）に接続されたプリチャージ回路（１４）を提
供する工程と、 ロジック信号（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）を受信し、さらに
は同ロジック信号（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）に基づいてプ
リチャージ・ノード（２２ｐ）から出力された複数の電
荷に対する導電路を提供すべくプリチャージ・ノード
（２２ｐ）に接続されたロジック回路（１２）を提供す
る工程と、 プリチャージ・ノード（２２ｐ）からロジック回路導電
路（１２）を介して出力された複数の電荷を基準ノード
（２４）へ選択的に放電すべくロジック回路（１２）及
び基準ノード（２４）に接続された放電回路（１６，１
８，２６，２６ａ，２６ｂ，２６ｃ，２８）を提供する
工程と、前記放電電圧（ＶＰＮ（Ｄ））がプリチャージ
電圧（ＶＰＮ（Ｐ））及び基準電圧（ＶＳＳ）の中間値
であることとを含む方法。 - 【請求項１３】 前記プリチャージ回路（１４）を提供
する工程は第１のクロック信号状態の際に前記複数の電
荷をプリチャージ・ノード（２２ｐ）へ印加するプリチ
ャージ回路（１４）を提供することを含み、前記放電回
路（１６，１８，２６，２６ａ，２６ｂ，２６ｃ，２
８）を提供する工程は第２のクロック信号状態の際にプ
リチャージ・ノード（２２ｐ）からロジック回路導電路
（１２）を介して出力された複数の電荷を基準ノード
（２４）へ放電する放電回路（１６，１８，２６，２６
ａ，２６ｂ，２６ｃ，２８）を提供することを含む請求
項１２に記載の方法。 - 【請求項１４】 前記放電回路（１６）を提供する工程
は複数のクロック信号状態のうちのいずれか１つにおい
て選択的に逆方向バイアスを印加される放電回路（１
６）を提供することを含む請求項１２に記載の方法。 - 【請求項１５】 前記プリチャージ回路（１４）を提供
する工程はＰ型ＭＯＳＦＥＴを提供することを含む請求
項１２に記載の方法。 - 【請求項１６】 前記ロジック回路（１２）を提供する
工程は前記ロジック信号（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）を論理
的に処理すべく少なくとも１つのＮ型ＭＯＳＦＥＴ（１
２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ）を提供するこ
とを含む請求項１２に記載の方法。 - 【請求項１７】 前記放電回路（１６，１８）を提供す
る工程は、 前記プリチャージ電圧（ＶＰＮ（Ｐ））及び基準電圧
（ＶＳＳ）の中間値であるバイアス電圧（ＶＳＳ１）を
出力すべく基準ノード（２４）に接続されたバイアス電
圧源（１８）を提供する工程と、前記放電電圧（ＶＰＮ
（Ｄ））がバイアス電圧（ＶＳＳ１）にほぼ等しいこと
と、 前記バイアス電圧（ＶＳＳ１）を印加され、さらにはプ
リチャージ・ノード（２２ｐ）からロジック回路導電路
（１２）を介して出力された複数の電荷をバイアス電圧
源（１８）を介して基準ノード（２４）へ選択的に放電
すべくロジック回路（１２）及びバイアス電圧源（１
８）に接続された放電トランジスタ（１６）を提供する
工程とを含む請求項１２に記載の方法。 - 【請求項１８】 前記放電回路（１６，２６，２６ａ，
２６ｂ，２６ｃ）を提供する工程は、 プルアップ電圧（ＶＳＳ２）を印加され、さらにはプリ
チャージ・ノード（２２ｐ）からロジック回路導電路
（１２）を介して出力された複数の電荷を基準ノード
（２４）へ選択的に放電すべくロジック回路（１２）及
び基準ノード（２４）に接続された放電トランジスタ
（１６）を提供する工程と、 前記プルアップ電圧（ＶＳＳ２）を出力すべく放電トラ
ンジスタ（１６）に接続されたプルアップ・トランジス
タ（２６，２６ａ，２６ｂ，２６ｃ）を提供する工程と
を含む請求項１２に記載の方法。 - 【請求項１９】 緩衝されたアウトプット信号（ＯＵ
Ｔ）を出力するために、プリチャージ電圧（ＶＰＮ
（Ｐ））及び放電電圧（ＶＰＮ（Ｄ））をそれぞれ緩衝
すべくプリチャージ・ノード（２２ｐ）に接続されたイ
ンバータ（２０）を提供する工程を更に含む請求項１２
に記載の方法。 - 【請求項２０】 前記放電回路（１６，２８）を提供す
る工程は、 プルアップ電圧（ＶＳＳ３）を印加され、さらにはプリ
チャージ・ノード（２２ｐ）からロジック回路導電路
（１２）を介して出力された複数の電荷を、基準ノード
（２４）へ選択的に放電すべくロジック回路（１２）及
び基準ノード（２４）に接続された放電トランジスタ
（１６）を提供する工程と、 前記緩衝されたアウトプット信号（ＯＵＴ）を受信し、
さらには同アウトプット信号（ＯＵＴ）に基づいてプル
アップ電圧（ＶＳＳ３）を出力すべく放電トランジスタ
（１６）及びインバータ（２０）に接続されたプルアッ
プ・トランジスタ（２８）を提供する工程とを含む請求
項１９に記載の方法。 - 【請求項２１】 前記ダイナミック・ロジック回路を集
積した集積回路（３００）を提供する工程を更に含む請
求項１２に記載の方法。 - 【請求項２２】 前記ダイナミック・ロジック回路を組
込んだコンピュータを提供する工程を更に含む請求項１
２に記載の方法。 - 【請求項２３】 電荷漏れを低減する一方で、ロジック
信号（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）をダイナミック、かつ論理
的に処理する方法であって、 自身に付随する基準電圧（ＶＳＳ）を有する基準ノード
（２４）を形成する工程と、 プリチャージ・ノード（２２ｐ）を自身に付随するプリ
チャージ電圧（ＶＰＮ（Ｐ））を有するプリチャージ状
態まで複数の電荷でプリチャージする工程と、 ロジック信号（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）を受信し、さらに
は同ロジック信号（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）に基づいて導
電路（１２）を提供する工程と、 前記プリチャージ・ノード（２２ｐ）から導電路（１
２）を介して前記複数の電荷を出力し、さらには前記プ
リチャージ・ノード（２２ｐ）を自身に付随する放電電
圧（ＶＰＮ（Ｄ））を有する放電状態まで放電する工程
と、 前記プリチャージ・ノード（２２ｐ）から導電路（１
２）を介して出力された複数の電荷を基準ノード（２
４）へ選択的に放電する工程と、前記放電電圧（ＶＰＮ
（Ｄ））がプリチャージ電圧（ＶＰＮ（Ｐ））及び基準
電圧（ＶＳＳ）の中間値であることとを含む方法。 - 【請求項２４】 前記プリチャージ・ノード（２２ｐ）
を自身に付随するプリチャージ電圧（ＶＰＮ（Ｐ））を
有するプリチャージ状態まで複数の電荷でプリチャージ
する工程は、第１のクロック信号状態の際にプリチャー
ジ・ノード（２２ｐ）をプリチャージすることを含み、
前記プリチャージ・ノード（２２ｐ）から導電路（１
２）を介して出力された複数の電荷を基準ノード（２
４）へ選択的に放電する工程は、第２のクロック信号状
態の際にプリチャージ・ノード（２２ｐ）から導電路
（１２）を介して出力された複数の電荷を基準ノード
（２４）へ放電することを含む請求項２３に記載の方
法。 - 【請求項２５】 前記プリチャージ・ノード（２２ｐ）
から導電路（１２）を介して出力された複数の電荷を基
準ノード（２４）へ選択的に放電する工程は、複数のク
ロック信号状態のうちのいずれか１つにおいて、放電回
路（１６）に対して選択的に逆方向バイアスを印加する
ことを含む請求項２３に記載の方法。 - 【請求項２６】 前記プリチャージ・ノード（２２ｐ）
を自身に付随するプリチャージ電圧（ＶＰＮ（Ｐ））を
有するプリチャージ状態まで複数の電荷でプリチャージ
する工程は、Ｐ型ＭＯＳＦＥＴ（１４）を用いてプリチ
ャージ・ノード（２２ｐ）をプリチャージすることを含
む請求項２３に記載の方法。 - 【請求項２７】 前記ロジック信号（Ａ，Ｂ，Ｃ，Ｄ，
Ｅ）を受信し、さらには同ロジック信号（Ａ，Ｂ，Ｃ，
Ｄ，Ｅ）に基づいて導電路（１２）を提供する工程は、
少なくとも１つのＮ型ＭＯＳＦＥＴ（１２ａ，１２ｂ，
１２ｃ，１２ｄ，１２ｅ）へ前記ロジック信号（Ａ，
Ｂ，Ｃ，Ｄ，Ｅ）を入力して同信号を論理的に処理する
とともに、同信号に基づいて導電路（１２）を提供する
ことを含む請求項２３に記載の方法。 - 【請求項２８】 前記プリチャージ・ノード（２２ｐ）
から導電路（１２）を介して出力された複数の電荷を基
準ノード（２４）へ選択的に放電する工程は、プリチャ
ージ電圧（ＶＰＮ（Ｐ））及び基準電圧（ＶＳＳ）の中
間値であるバイアス電圧（ＶＳＳ１）を印加され、さら
には同バイアス電圧（ＶＳＳ１）に基づいてプリチャー
ジ・ノード（２２ｐ）から導電路（１２）を介して出力
された複数の電荷をバイアス電圧源（１８）を介して基
準ノード（２４）へ選択的に放電することと、前記放電
電圧（ＶＰＮ（Ｄ））がバイアス電圧（ＶＳＳ１）にほ
ぼ等しいことを含む請求項２３に記載の方法。 - 【請求項２９】 前記プリチャージ・ノード（２２ｐ）
から導電路（１２）を介して出力された複数の電荷を基
準ノード（２４）へ選択的に放電する工程は、プルアッ
プ・トランジスタ（２６，２６ａ，２６ｂ，２６ｃ）を
介してプルアップ電圧（ＶＳＳ２）を印加され、さらに
はプリチャージ・ノード（２２ｐ）から導電路（１２）
を介して出力された複数の電荷を基準ノード（２４）へ
選択的に放電することを含む請求項２３に記載の方法。 - 【請求項３０】 緩衝されたアウトプット信号（ＯＵ
Ｔ）を出力するために、プリチャージ・ノード（２２
ｐ）から出力されたプリチャージ電圧（ＶＰＮ（Ｐ））
及び放電電圧（ＶＰＮ（Ｄ））をそれぞれ印加され、さ
らには同プリチャージ電圧（ＶＰＮ（Ｐ））及び放電電
圧（ＶＰＮ（Ｄ））をそれぞれ反転する工程を含む請求
項２３に記載の方法。 - 【請求項３１】 前記プリチャージ・ノード（２２ｐ）
から導電路（１２）を介して出力された複数の電荷を基
準ノード（２４）へ選択的に放電する工程は、緩衝され
たアウトプット信号（ＯＵＴ）を受信し、かつ同アウト
プット信号（ＯＵＴ）に基づいてプルアップ・トランジ
スタ（２８）を介してプルアップ電圧（ＶＳＳ３）を印
加され、さらにはプリチャージ・ノード（２２ｐ）から
導電路（１２）を介して出力された複数の電荷を基準ノ
ード（２４）へ選択的に放電することを含む請求項３０
に記載の方法。 - 【請求項３２】 前記電荷漏れを低減する一方で、プリ
チャージ・ノード（２２ｐ）とともにロジック信号
（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）をダイナミック、かつ論理的に
処理する方法の各工程は集積回路（３００）内で実施さ
れる請求項２３に記載の方法。 - 【請求項３３】 前記電荷漏れを低減する一方で、プリ
チャージ・ノード（２２ｐ）とともにロジック信号
（Ａ，Ｂ，Ｃ，Ｄ，Ｅ）をダイナミック、かつ論理的に
処理する方法の各工程はコンピュータ内で実施される請
求項２３に記載の方法。 - 【請求項３４】 電荷漏れを低減したダイナミック・ロ
ジック回路を含む装置であって、 前記ダイナミック・ロジック回路は３．５ボルト未満の
電源電圧で動作すべく複数の低電力型ＭＯＳ素子を含む
装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/357,033 US5483181A (en) | 1994-12-16 | 1994-12-16 | Dynamic logic circuit with reduced charge leakage |
| US08/357033 | 1994-12-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08237108A true JPH08237108A (ja) | 1996-09-13 |
Family
ID=23404020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7307787A Pending JPH08237108A (ja) | 1994-12-16 | 1995-11-27 | 電荷漏れを低減したダイナミック・ロジック回路を含む装置及び同装置の製造方法並びにロジック信号の処理方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5483181A (ja) |
| JP (1) | JPH08237108A (ja) |
| KR (1) | KR960027327A (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5831451A (en) * | 1996-07-19 | 1998-11-03 | Texas Instruments Incorporated | Dynamic logic circuits using transistors having differing threshold voltages |
| US5892372A (en) * | 1997-01-27 | 1999-04-06 | International Business Machines Corporation | Creating inversions in ripple domino logic |
| US6667637B1 (en) | 1997-03-25 | 2003-12-23 | International Business Machines Corporation | Dynamic logic circuit with beta controllable noise margin |
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- 1995-12-15 KR KR1019950050301A patent/KR960027327A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960027327A (ko) | 1996-07-22 |
| US5483181A (en) | 1996-01-09 |
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