CN104967432B - 一种反相器电路和输入信号取反的方法 - Google Patents

Abstract

本发明提供了一种反相器电路和一种输入信号取反的方法，其中，所述反相器包括：时钟模块，用于接收输入信号IN和时钟信号CLK，并依据所述输入信号IN和时钟信号CLK生成延时信号IND和延时复制信号INDD；偏置模块，用于接收带隙基准电压VBG，并依据所述基准电压VBG输出限制电压VP；反相模块，用于接收电源电压VHV和输入信号IN，依据所述限制电压VP控制所述电源电压VHV，以及依据所述电源电压VHV，延时复制信号INDD和延时信号IND进行分段式充电，并在充电完成时输出所述输入信号IN对应的反相输出信号OUT。本发明实施例可以在闪存要求读取速度比较快的应用场合下，通过分段充电可以快速地实现翻转。

Description

一种反相器电路和输入信号取反的方法

技术领域

本发明涉及电子电路的技术领域，特别是涉及一种反相器电路和一种输入信号取反的方法。

背景技术

在电子线路的设计中，经常要用到反相器。反相器是可以将输入信号的相位取反，也即是可以将输入信号的相位反转180度。反相器通常应用在模拟电路中，比如说音频放大，时钟振荡器等等。

传统的反相器架构功耗大，而且受电源电压的噪声影响。参照图1所示的一种传统反相器的结构示意图，该反相器由一个PMOS管MP和一个NMOS管MN组成。在传统的反相器工作时，可以看成是电源电压直接通过一颗等效于电阻的PMOS管MP对负载输出端OUT的电容C进行充电，因此功耗很大；同时，电源电压的噪声直接透过这颗等效电阻的PMOS管MP直接传送到输出端OUT，故而影响了反相器的性能。

因此，目前需要本领域技术人员迫切解决的一个技术问题就是：提出一种反相器电路，用以在负载电容比较大、需要电源电压域改变、同时闪存要求读取速度比较快的应用场合下，快速的实现翻转。

发明内容

鉴于上述问题，提出了本发明实施例以便提供一种克服上述问题或者至少部分地解决上述问题的一种反相器电路和相应的一种输入信号取反的方法。

为了解决上述问题，本发明实施例公开了一种反相器电路，包括：

时钟模块，用于接收输入信号IN和时钟信号CLK，并依据所述输入信号IN和时钟信号CLK生成延时信号IND和延时复制信号INDD；

偏置模块，用于接收带隙基准电压VBG，并依据所述基准电压VBG输出限制电压VP；

反相模块，用于接收电源电压VHV和输入信号IN，依据所述限制电压VP控制所述电源电压VHV，以及依据所述电源电压VHV，延时复制信号INDD和延时信号IND进行分段式充电，并在充电完成时输出所述输入信号IN对应的反相输出信号OUT。

优选地，所述时钟模块包括第一边沿D触发器和第二边沿D触发器，所述第一边沿D触发器的第一信号输入端D1连接输入信号IN，所述第一边沿D触发器的第一信号输出端Q1连接所述第二边沿D触发器的第二信号输入端D2，所述第一边沿D触发器的第一时钟输入端C1和所述第二边沿D触发器的第二时钟输入端C2连接时钟信号CLK；

当所述时钟信号CLK的边沿发生变化时，在所述第一边沿D触发器的第一信号输出端Q1根据所述输入信号IN输出延时信号IND，以及在所述第二边沿D触发器的第二输出端Q2根据所述延时信号IND输出相差一个时钟信号CLK的时钟周期的延时复制信号INDD。

优选地，所述偏置模块包括第一PMOS管MP1和第一NMOS管MN1，所述第一PMOS管MP1的源极连接电源电压VHV，所述第一PMOS管MP1的栅极连接所述第一PMOS管MP1的漏极和所述第一NMOS管MN1的源极，所述第一NMOS管MN1的栅极连接带隙基准电压VBG，所述第一NMOS管MN1的源极连接电阻R0；所述电阻R0接地；

所述带隙基准电压VBG通过所述电阻R0生成偏置电压，并依据所述偏置电压和所述电源电压VHV在作为输出端的所述第一PMOS管MP1的漏极和所述第一NMOS管MN1的漏极处输出限制电压VP。

优选地，所述反相模块包括第一非门，第二非门，第一与非门，第二与非门，第三与非门，第一电平转换器Level Shift1，第二电平转换器Level Shift2，第三电平转换器Level Shift3，第二PMOS管MP2，第三PMOS管MP3，第二NMOS管MN2，第三NMOS管MN3以及负载等效电容C；

所述偏置模块连接所述第二PMOS管MP2的栅极，所述第二PMOS管MP2的源极连接电源电压VHV，所述第二PMOS管MP2的漏极连接第三PMOS管MP3的源极；

所述第一非门的输入端连接延时复制信号INDD，所述第一与非门的输入端连接所述第一非门的输出端和延时信号IND，所述第一与非门的输出端连接所述第一电平转换器Level Shift1的输入端，所述第一电平转换器Level Shift1的输出端连接所述第二非门的输入端，所述第二非门的输出端连接所述第二NMOS管MN2的栅极，所述第二NMOS管MN2的源极连接电源电压VHV，所述第二NMOS管MN2的漏极连接所述第三PMOS管MP3的漏极，所述第三NMOS管MN3的源极和所述负载等效电容C，所述第三NMOS管MN3的漏极和所述负载等效电容C接地；

所述第二与非门的输入端连接所述输入信号IN和延时复制信号INDD，所述第二与非门的输出端连接所述第二电平转换器Level Shift2的输入端，所述第二电平转换器Level Shift2的输出端连接所述第三PMOS管MP3的栅极；

所述第三与非门的输入端连接所述输入信号IN和延时信号IND，所述第三与非门的输出端连接所述第三电平转换器Level Shift3的输入端，所述第三电平转换器LevelShift3的输出端连接所述第三NMOS管MN3的栅极；

若所述输入信号IN为低电平，则按照所述相差一个时钟信号CLK的时钟周期的延时信号IND和延时复制信号INDD在导通所述第二NMOS管MN2时，给所述负载等效电容C进行第一次充电；在截止所述第二NMOS管MN2，所述导通第三PMOS管MP3，所述截止第三NMOS管MN3时，给所述负载等效电容C进行第二次充电；

当所述负载等效电容C充电完成时，在作为输出端的所述第三PMOS管MP3的漏极和所述第三NMOS管MN3的源极处输出所述输入信号IN对应的高电平输出信号OUT1。

优选地，若所述输入信号IN为高电平，则按照所述相差一个时钟信号CLK的时钟周期的延时信号IND和延时复制信号INDD在导通所述第三NMOS管MN3，所述截止第三PMOS管MP3时，给所述负载等效电容C进行放电；

当所述负载等效电容C放电完成时，在作为输出端的所述第三PMOS管MP3的漏极和所述第三NMOS管MN3的源极处输出所述输入信号IN对应的低电平输出信号OUT2。

本发明实施例还公开了一种输入信号取反的方法，包括：

接收输入信号IN和时钟信号CLK，并依据所述输入信号IN和时钟信号CLK生成延时信号IND和延时复制信号INDD；

接收带隙基准电压VBG，并依据所述基准电压VBG输出限制电压VP；

接收电源电压VHV和输入信号IN，依据所述限制电压VP控制所述电源电压VHV，以及依据所述电源电压VHV，延时复制信号INDD和延时信号IND进行分段式充电，并在充电完成时输出所述输入信号IN对应的反相输出信号OUT。

优选地，所述接收输入信号IN和时钟信号CLK，并依据所述输入信号IN和时钟信号CLK生成延时信号IND和延时复制信号INDD的步骤为：

当所述时钟信号CLK的边沿发生变化时，根据所述输入信号IN输出延时信号IND，以及根据所述延时信号IND输出相差一个时钟信号CLK的时钟周期的延时复制信号INDD。

优选地，所述接收带隙基准电压VBG，并依据所述基准电压VBG输出限制电压VP的步骤为：

所述带隙基准电压VBG生成偏置电压，并依据所述偏置电压和电源电压VHV输出限制电压VP。

优选地，所述依据电源电压VHV，延时复制信号INDD和延时信号IND进行分段式充电的步骤包括：

若所述输入信号IN为低电平，则按照所述相差一个时钟信号CLK的时钟周期的延时信号IND和延时复制信号INDD进行第一次充电以及进行第二次充电；

当充电完成时，输出所述输入信号IN对应的高电平输出信号OUT1。

优选地，所述当充电完成时，输出所述输入信号IN对应的反相输出信号OUT的步骤包括：

若所述输入信号IN为高电平，则按照所述相差一个时钟信号CLK的时钟周期的延时信号IND和延时复制信号INDD进行放电；

当放电完成时，输出所述输入信号IN对应的低电平输出信号OUT2。

本发明实施例包括以下优点：

本发明实施例的反相器电路，可以产生一个较小的预充电电流，给负载等效电容C进行预充电，再接着利用电源电压VHV给负载等效电容C进行充电，由于在本发明实施例中可以给负载等效电容C进行预充电，因此可以使得在负载等效电容C较大时，能够快速地完成充电过程，所以能够快速地实现输入信号IN的翻转。应用本发明实施例的反相器电路，可以在闪存要求读取速度比较快的应用场合下，通过分段充电可以快速地实现翻转。

在本发明实施例的反相器电路中包括有偏置模块，通过偏置模块能够控制电源电压VHV的输入，故能够在电源电压域VHV改变时，也能够正常地实现输入信号IN的翻转。

附图说明

图1是一种传统反相器的结构示意图；

图2是本发明的一种反相器电路实施例的结构框图；

图3是本发明的一种反相器电路中时钟模块的结构框图；

图4是本发明的一种反相器电路中偏置模块的结构框图；

图5是本发明的一种反相器电路中反相模块的结构框图；

图6是本发明的一种输入信号取反的方法实施例的步骤流程图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

参照图2，示出了本发明的一种反相器电路实施例的结构框图，具体可以包括如下模块：

时钟模块101，用于接收输入信号IN和时钟信号CLK，并依据所述输入信号IN和时钟信号CLK生成延时信号IND和延时复制信号INDD；

偏置模块102，用于接收带隙基准电压VBG，并依据所述基准电压VBG输出限制电压VP；

反相模块103，用于接收电源电压VHV和输入信号IN，依据所述限制电压VP控制所述电源电压VHV，以及依据所述电源电压VHV，延时复制信号INDD和延时信号IND进行分段式充电，并在充电完成时输出所述输入信号IN对应的反相输出信号OUT。

本发明实施例中的反相器电路，可以产生一个较小的预充电电流，给反相模块进行预充电，再接着利用电源电压VHV给反相模块进行大电流充电。

由于在本发明实施例中的反相器电路可以给反相模块进行预充电，因此可以使得在反相模块的负载较大时，能够快速地完成充电过程，所以能够快速地实现输入信号IN的翻转。应用本发明实施例的反相器电路，可以在闪存要求读取速度比较快的应用场合下，快速的实现翻转。

在本发明实施例的反相器电路中包括有偏置模块，通过偏置模块能够控制电源电压VHV的输入，故能够在电源电压域VHV改变时，也能够正常地实现输入信号IN的翻转。

为了使本领域技术人员更好地理解本发明实施例，以下采用具体的示例对于本发明实施例的反相器电路进行说明。

参照图3所示的本发明的一种反相器电路中时钟模块的结构框图，在本发明的一种优选示例中，所述时钟模块包括第一边沿D触发器和第二边沿D触发器，所述第一边沿D触发器的第一信号输入端D1连接输入信号IN，所述第一边沿D触发器的第一信号输出端Q1连接所述第二边沿D触发器的第二信号输入端D2，所述第一边沿D触发器的第一时钟输入端C1和所述第二边沿D触发器的第二时钟输入端C2连接时钟信号CLK；

当所述时钟信号CLK的边沿发生变化时，在所述第一边沿D触发器的第一信号输出端Q1根据所述输入信号IN输出延时信号IND，以及在所述第二边沿D触发器的第二输出端Q2根据所述延时信号IND输出相差一个时钟信号CLK时钟周期的延时复制信号INDD。

在图3中的边沿D触发器，主要是利用输入信号IN的跳变来产生两个脉宽为CLK周期的延时信号IND和延时复制信号INDD。其中，延时复制信号INDD是延时信号IND经过一个CLK时钟周期延时的复制信号，因此，可以错开对于反相模块的负载的充电时间，从而实现分段、分时充电负载，节约功耗。

参照图4所示的本发明的一种限流器电路中时钟模块的结构框图，在本发明的一种优选示例中，所述偏置模块包括第一PMOS管MP1和第一NMOS管MN1，所述第一PMOS管MP1的源极连接电源电压VHV，所述第一PMOS管MP1的栅极连接所述第一PMOS管MP1的漏极和所述第一NMOS管MN1的源极，所述第一NMOS管MN1的栅极连接带隙基准电压VBG，所述第一NMOS管MN1的源极连接电阻R0；所述电阻R0接地；

所述带隙基准电压VBG通过所述电阻R0生成偏置电压，并依据所述偏置电压和所述电源电压VHV在作为输出端的所述第一PMOS管MP1的漏极和所述第一NMOS管MN1的漏极处输出限制电压VP。

在图4中的电源电压VHV是应用所需的高于一般输入电压VDD的电源电压。在本发明实施例中通过偏置模块(BIAS装置)产生的限制电压VP限流第一PMOS管MP1的电压，在本示例中，限制电压VP是利用带隙基准的基准电压VBG通过电阻R0产生所需的电流得到偏置输出限制VP电压。应用本发明实施例的反相器架构，可以使得功耗比传统的反相器架构更低，并且电源电压VHV可控。

参照图5所示的本发明的一种反相器电路中反相模块的结构框图，在本发明的一种优选示例中，所述反相模块包括第一非门，第二非门，第一与非门，第二与非门，第三与非门，第一电平转换器Level Shift1，第二电平转换器Level Shift2，第三电平转换器LevelShift3，第二PMOS管MP2，第三PMOS管MP3，第二NMOS管MN2，第三NMOS管MN3以及负载等效电容C；

所述偏置模块连接所述第二PMOS管MP2的栅极，所述第二PMOS管MP2的源极连接电源电压VHV，所述第二PMOS管MP2的漏极连接第三PMOS管MP3的源极；

所述第一非门的输入端连接延时复制信号INDD，所述第一与非门的输入端连接所述第一非门的输出端和延时信号IND，所述第一与非门的输出端连接所述第一电平转换器Level Shift1的输入端，所述第一电平转换器Level Shift1的输出端连接所述第二非门的输入端，所述第二非门的输出端连接所述第二NMOS管MN2的栅极，所述第二NMOS管MN2的源极连接电源电压VHV，所述第二NMOS管MN2的漏极连接所述第三PMOS管MP3的漏极，所述第三NMOS管MN3的源极和所述负载等效电容C，所述第三NMOS管MN3的漏极和所述负载等效电容C接地；

所述第二与非门的输入端连接所述输入信号IN和延时复制信号INDD，所述第二与非门的输出端连接所述第二电平转换器Level Shift2的输入端，所述第二电平转换器Level Shift2的输出端连接所述第三PMOS管MP3的栅极；

所述第三与非门的输入端连接所述输入信号IN和延时信号IND，所述第三与非门的输出端连接所述第三电平转换器Level Shift3的输入端，所述第三电平转换器LevelShift3的输出端连接所述第三NMOS管MN3的栅极；

若所述输入信号IN为低电平，则按照所述相差一个时钟信号CLK的时钟周期的延时信号IND和延时复制信号INDD在导通所述第二NMOS管MN2时，给所述负载等效电容C进行第一次充电；在截止所述第二NMOS管MN2，所述导通第三PMOS管MP3，所述截止第三NMOS管MN3时，给所述负载等效电容C进行第二次充电；

当所述负载等效电容C充电完成时，在作为输出端的所述第三PMOS管MP3的漏极和所述第三NMOS管MN3的源极处输出所述输入信号IN对应的高电平输出信号OUT1。

在本发明的一种优选实施例中，

若所述输入信号IN为高电平，则按照所述相差一个时钟信号CLK的时钟周期的延时信号IND和延时复制信号INDD在导通所述第三NMOS管MN3，所述截止第三PMOS管MP3时，给所述负载等效电容C进行放电；

当所述负载等效电容C放电完成时，在作为输出端的所述第三PMOS管MP3的漏极和所述第三NMOS管MN3的源极处输出所述输入信号IN对应的低电平输出信号OUT2。

本发明实施例的反相器，利用输入信号IN的跳变，通过时钟信号CLK先产生一个CLK时钟周期宽度的脉冲信号(脉冲信号包括延时信号IND以及延时复制信号INDD)将第二NMOS管MN2打开，产生一个小的预充电电流，给负载等效电容C进行预充电；然后再过一个时钟信号CLK的时钟周期，将第二NMOS管MN2关闭，同时把第三PMOS管MP3打开，利用被偏置模块控制电源电压VHV后产生的电流对负载等效电容C进行大电流充电，实现分段充电负载，节约了功耗，而且同时也比单纯打开第三PMOS管MP3给负载充电C的传统架构更加节省负载等效电容C充放电时间。

参照图6，示出了本发明的一种输入信号取反的方法实施例的步骤流程图，具体可以包括如下步骤：

步骤101，接收输入信号IN和时钟信号CLK，并依据所述输入信号IN和时钟信号CLK生成延时信号IND和延时复制信号INDD；

步骤102，接收带隙基准电压VBG，并依据所述基准电压VBG输出限制电压VP；

步骤103，接收电源电压VHV和输入信号IN，依据所述限制电压VP控制所述电源电压VHV，以及依据所述电源电压VHV，延时复制信号INDD和延时信号IND进行分段式充电，并在充电完成时输出所述输入信号IN对应的反相输出信号OUT。

在本发明的一种优选实施例中，所述步骤101可以为如下子步骤：

当所述时钟信号CLK的边沿发生变化时，根据所述输入信号IN输出延时信号IND，以及根据所述延时信号IND输出相差一个时钟信号CLK的时钟周期的延时复制信号INDD。

在本发明的一种优选实施例中，所述步骤102的步骤可以为如下子步骤：

所述带隙基准电压VBG生成偏置电压，并依据所述偏置电压输出限制电压VP。

在本发明的一种优选实施例中，所述步骤103的步骤可以为如下子步骤：

若所述输入信号IN为低电平，则按照所述相差一个时钟信号CLK的时钟周期的延时信号IND和延时复制信号INDD进行第一次充电以及进行第二次充电；

当充电完成时，输出所述输入信号IN对应的高电平输出信号OUT1。

在本发明的一种优选实施例中，所当充电完成时，输出所述输入信号IN对应的反相输出信号OUT的步骤可以包括如下子步骤：

若所述输入信号IN为高电平，则按照所述相差一个时钟信号CLK的时钟周期的延时信号IND和延时复制信号INDD进行放电；

当放电完成时，输出所述输入信号IN对应的低电平输出信号OUT2。

需要说明的是，对于方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明实施例并不受所描述的动作顺序的限制，因为依据本发明实施例，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作并不一定是本发明实施例所必须的。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。

以上对本发明所提供的一种反相器电路和一种输入信号取反的方法，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (10)

1.一种反相器电路，其特征在于，包括：

时钟模块，用于接收输入信号IN和时钟信号CLK，并依据所述输入信号IN和时钟信号CLK生成延时信号IND和延时复制信号INDD；

偏置模块，用于接收带隙基准电压VBG，并依据所述带隙基准电压VBG输出限制电压VP；

反相模块，用于接收电源电压VHV和输入信号IN，依据所述限制电压VP控制所述电源电压VHV，以及依据所述电源电压VHV，延时复制信号INDD和延时信号IND进行分段式充电，并在充电完成时输出所述输入信号IN对应的反相输出信号OUT。

2.根据权利要求1所述的反相器电路，其特征在于，所述时钟模块包括第一边沿D触发器和第二边沿D触发器，所述第一边沿D触发器的第一信号输入端D1连接输入信号IN，所述第一边沿D触发器的第一信号输出端Q1连接所述第二边沿D触发器的第二信号输入端D2，所述第一边沿D触发器的第一时钟输入端C1和所述第二边沿D触发器的第二时钟输入端C2连接时钟信号CLK；

当所述时钟信号CLK的边沿发生变化时，在所述第一边沿D触发器的第一信号输出端Q1根据所述输入信号IN输出延时信号IND，以及在所述第二边沿D触发器的第二输出端Q2根据所述延时信号IND输出相差一个时钟信号CLK的时钟周期的延时复制信号INDD。

3.根据权利要求1所述的反相器电路，其特征在于，所述偏置模块包括第一PMOS管MP1和第一NMOS管MN1，所述第一PMOS管MP1的源极连接电源电压VHV，所述第一PMOS管MP1的栅极连接所述第一PMOS管MP1的漏极和所述第一NMOS管MN1的源极，所述第一NMOS管MN1的栅极连接带隙基准电压VBG，所述第一NMOS管MN1的源极连接电阻R0；所述电阻R0接地；

所述带隙基准电压VBG通过所述电阻R0生成偏置电压，并依据所述偏置电压和所述电源电压VHV在作为输出端的所述第一PMOS管MP1的漏极和所述第一NMOS管MN1的漏极处输出限制电压VP。

4.根据权利要求1或2或3所述的反相器电路，其特征在于，所述反相模块包括第一非门，第二非门，第一与非门，第二与非门，第三与非门，第一电平转换器Level Shift1，第二电平转换器Level Shift2，第三电平转换器Level Shift3，第二PMOS管MP2，第三PMOS管MP3，第二NMOS管MN2，第三NMOS管MN3以及负载等效电容C；

所述偏置模块连接所述第二PMOS管MP2的栅极，所述第二PMOS管MP2的源极连接电源电压VHV，所述第二PMOS管MP2的漏极连接第三PMOS管MP3的源极；

所述第一非门的输入端连接延时复制信号INDD，所述第一与非门的输入端连接所述第一非门的输出端和延时信号IND，所述第一与非门的输出端连接所述第一电平转换器LevelShift1的输入端，所述第一电平转换器Level Shift1的输出端连接所述第二非门的输入端，所述第二非门的输出端连接所述第二NMOS管MN2的栅极，所述第二NMOS管MN2的源极连接电源电压VHV，所述第二NMOS管MN2的漏极连接所述第三PMOS管MP3的漏极，所述第三NMOS管MN3的源极和所述负载等效电容C，所述第三NMOS管MN3的漏极和所述负载等效电容C接地；

所述第二与非门的输入端连接所述输入信号IN和延时复制信号INDD，所述第二与非门的输出端连接所述第二电平转换器Level Shift2的输入端，所述第二电平转换器LevelShift2的输出端连接所述第三PMOS管MP3的栅极；

所述第三与非门的输入端连接所述输入信号IN和延时信号IND，所述第三与非门的输出端连接所述第三电平转换器Level Shift3的输入端，所述第三电平转换器Level Shift3的输出端连接所述第三NMOS管MN3的栅极；

若所述输入信号IN为低电平，则按照所述相差一个时钟信号CLK的时钟周期的延时信号IND和延时复制信号INDD在导通所述第二NMOS管MN2时，给所述负载等效电容C进行第一次充电；在截止所述第二NMOS管MN2，所述导通第三PMOS管MP3，所述截止第三NMOS管MN3时，给所述负载等效电容C进行第二次充电；

当所述负载等效电容C充电完成时，在作为输出端的所述第三PMOS管MP3的漏极和所述第三NMOS管MN3的源极处输出所述输入信号IN对应的高电平输出信号OUT1。

5.根据权利要求4所述的反相器电路，其特征在于，

若所述输入信号IN为高电平，则按照所述相差一个时钟信号CLK的时钟周期的延时信号IND和延时复制信号INDD在导通所述第三NMOS管MN3，所述截止第三PMOS管MP3时，给所述负载等效电容C进行放电；

当所述负载等效电容C放电完成时，在作为输出端的所述第三PMOS管MP3的漏极和所述第三NMOS管MN3的源极处输出所述输入信号IN对应的低电平输出信号OUT2。

6.一种输入信号取反的方法，其特征在于，包括：

接收输入信号IN和时钟信号CLK，并依据所述输入信号IN和时钟信号CLK生成延时信号IND和延时复制信号INDD；

接收带隙基准电压VBG，并依据所述带隙基准电压VBG输出限制电压VP；

接收电源电压VHV和输入信号IN，依据所述限制电压VP控制所述电源电压VHV，以及依据所述电源电压VHV，延时复制信号INDD和延时信号IND进行分段式充电，并在充电完成时输出所述输入信号IN对应的反相输出信号OUT。

7.根据权利要求6所述的方法，其特征在于，所述接收输入信号IN和时钟信号CLK，并依据所述输入信号IN和时钟信号CLK生成延时信号IND和延时复制信号INDD的步骤为：

当所述时钟信号CLK的边沿发生变化时，根据所述输入信号IN输出延时信号IND，以及根据所述延时信号IND输出相差一个时钟信号CLK的时钟周期的延时复制信号INDD。

8.根据权利要求6所述的方法，其特征在于，所述接收带隙基准电压VBG，并依据所述带隙基准电压VBG输出限制电压VP的步骤为：

所述带隙基准电压VBG生成偏置电压，并依据所述偏置电压和电源电压VHV输出限制电压VP。

9.根据权利要求6或7或8所述的方法，其特征在于，所述依据电源电压VHV，延时复制信号INDD和延时信号IND进行分段式充电的步骤包括：

若所述输入信号IN为低电平，则按照所述相差一个时钟信号CLK的时钟周期的延时信号IND和延时复制信号INDD进行第一次充电以及进行第二次充电；

当充电完成时，输出所述输入信号IN对应的高电平输出信号OUT1。

10.根据权利要求9所述的方法，其特征在于，所述当充电完成时，输出所述输入信号IN对应的反相输出信号OUT的步骤包括：

若所述输入信号IN为高电平，则按照所述相差一个时钟信号CLK的时钟周期的延时信号IND和延时复制信号INDD进行放电；

当放电完成时，输出所述输入信号IN对应的低电平输出信号OUT2。