CN102882497B - 一种低功耗高可靠性上电复位电路 - Google Patents

Abstract

一种低功耗高可靠性上电复位电路，属于集成电路领域。该低功耗高可靠性上电复位电路由电源检测电路，延迟电路以及异或电路组成。延迟电路中采用新型的延迟单元，在不采用传统意义的大电容条件下，可以达到上百微妙的延迟，有效减少了芯片面积，同时提高了芯片的可靠性。本电路采用全MOS管结构，使用带施密特功能反相器来抵抗电源噪声，并且在电路复位后，其静态功耗基本为零。

Description

一种低功耗高可靠性上电复位电路

技术领域

本发明涉及一种上电复位电路，属于集成电路领域。

背景技术

上电复位电路通过检测电源电压的变化来控制芯片进入初始工作状态。当电源电压从零电压上升到正常工作电压时，上电复位电路将产生一个上电复位矩形脉冲对芯片进行复位，使整个芯片电路做好接收和处理信号的准备，并开始进入正常工作状态。

上电复位矩形脉冲对芯片复位是否有效决定着上电复位电路工作的可靠性，同时上电复位电路的功耗和面积也是设计中需要考虑的问题。如果当电源电压上升比较缓慢，上电复位矩形脉冲出现的时候，整个芯片电源电压还没有稳定，以此会存在上电复位失效，导致整个芯片复位的正常工作。一般电源上电在100微妙以内，如果上电复位电路中的延迟电路可以延迟100微妙以上，那么有效避免以前出现复位失效的问题。采用反相器和大电容的延迟方式很难满足上电复位电路大延迟的要求，因为反相器的导通电阻很小，为了达到100微妙的延迟，电容面积很大，是芯片无法接受的。因此在上电复位电路中，小面积大电容的延迟电路设计十分关键。

中国专利CN102497181A中，描述了一种超低功耗上电复位电路。其专利通过采用由NMOS管和PMOS管构成的反相器和电容C2作为延迟单元，即使反相器采用倒比管设计，仍然需要足够大面积的电容C2才能保证上电复位电路的可靠性，而大电容C2不利于CMOS的集成度，加大了芯片的成本，其电路如图1所示。

发明内容

本发明的目的是为了满足上电复位电路大延迟的要求，保证上电复位电路工作的可靠性，特提供一种低功耗高可靠性上电复位电路，当芯片进入初始工作状态时，以保证其进入正常工作状态。

本发明提出的一种低功耗高可靠性上电复位电路，由电源检测电路，延迟电路以及异或电路组成。其中：

电源检测电路:采用PMOS晶体管、NMOS晶体管和带施密特功能反相器INV1构成,基于MOS管的阈值电压对电源进行检测，当电源电压超过一定值后，开启偶接于电源电压和电容之间的MOS管，对电容进行充电，当电容电压达到一定值，带施密特功能反相器输出下降沿的阶跃信号。

延迟电路：有两个延迟单元构成,延迟单元delay1和延迟单元delay2，延迟单元为自身反馈设计。该电路是接受电源检测电路输出的阶跃信号进行不同时间的延迟，产生两个不同延迟时间的阶跃信号。

异或电路：对延迟电路产生两个不同延迟时间的阶跃信号进行异或，输出上电复位矩形脉冲，对芯片进行复位。

因此，当电源上电后，用作检测电容的MOS管通过对电容充电，当作为电容的MOS管栅电压达到带施密特功能反相器INV1的翻转点时，带施密特功能反相器INV1将输出向下的阶跃信号，该阶跃信号经过延迟电路后，产生一个不同延迟时间的两个阶跃信号，通过异或电路将其两个不同延迟时间的阶跃信号进行异或，输出上电复位矩形脉冲，对芯片进行复位。

本发明提出的一种低功耗高可靠性上电复位电路中的MOS管，包括用于充当电容的MOS管都采用普通尺寸设计。

延迟电路可采用多个延迟单元串联，增加对于阶跃信号的延迟时间，以应对特殊情况的电源上电，比如说电源上电时间超过一百微妙。

其中延迟单元采用自身反馈设计，用以处于亚阈值MOS管的源漏电阻和MOS管栅电容来作为RC延迟。因为MOS管在亚阈值区的源漏电阻相对于饱和区的源漏电阻大上几百甚至上千百，以此普通尺寸MOS管所提供的栅电容就能使延迟单元达到上百微秒的延迟。同时，延迟单元采用自身反馈设计的方式，可以避免延迟单元中节点电压不能升到电源电压所带来的不稳定状态，提高电路可靠性。

本发明的一种低功耗高可靠性上电复位电路具有如下优点：

1、采用新型的延迟电路结构，提供上百微妙的延迟，保证上电复位电路的可靠性；

2、上电复位电路没有采用传统的大电容，有效减少芯片面积；

3、上电复位过程结束后，上电复位电路不再损耗电流，功耗低；

4、电路设计中用带斯密特功能反相器替代普通反相器，带施密特功能反相器具有迟滞效果，使得电路抗电源噪声能力加强。

附图说明

图1为专利CN102497181A的上电复位电路图。

图2为本发明的低功耗高可靠性上电复位电路图。图中数字1、2、3、4、5、6、7和8代表各节点标号。

图3为带施密特功能反相器电路图，是图2中带施密特功能反相器的具体电路。图中数字9、10、11和12代表各节点标号。

图4为延迟单元电路图，是图2中延迟单元的具体电路。图中13、14、15、16、17、18、19、20、21和22代表各节点标号，其中节点标号相同表示用导线连接。

图5为低功耗高可靠性上电复位电路复位过程中的关键节点信号图。

图6为延迟单元工作状态等效图。

图7为低功耗高可靠性上电复位电路复位过程中消耗的总电流图。

具体实施方案

结合附图通过实施例进一歩详细说明本发明

本发明的一种低功耗高可靠性上电复位电路，由电源检测电路，延迟电路以及异或电路组成,如附图2所示。其具体电路结构如下：

在此说明PMOS晶体管、NMOS晶体管在以下文件和附图标注分别用管P、管N表示，管P、管N的排列序号用数字表示，如第一PMOS管P1、第二PMOS管P2，第一NMOS管N1、第二NMOS管N2等依次排列。

所述的电源检测电路包括PMOS管P1、管P2、管P3、NMOS管N1、管N2、管N3、管N4和带施密特功能反相器INV1。其中，PMOS管P1源漏短接并耦接于电源电压VDD，栅偶接于第1节点。NMOS管N1栅漏短接并耦接于上述第1节点，源端耦接于第2节点，管N2栅漏短接并耦接于上述第2节点，源端耦接于第3节点。管N3栅漏短接并耦接于上述第3节点，源端耦接于地电压GND？。PMOS管P2的源漏分别耦接于电源电压VDD和第4节点，栅端耦接于第1节点？。管N4源漏短接并耦接于地电压GND，栅端耦接于第4节点。管P3栅源短接并耦接于电源电压VDD，漏端耦接于第4节点。带施密特功能反相器INV1输入端耦接于第4节点，输出点耦接于第5节点，第5节点作为电源检测电路的输出端,输出阶跃信号。

所述的延迟电路对电源检测电路的输出阶跃信号进行不同时间的延迟，输出两个不同延迟时间的阶跃信号，其两个阶跃信号的阶跃相隔时间决定了上电复位矩形脉冲的时间宽度。

所述的延迟电路包括延迟单元delay1和延迟单元delay2。其中延迟单元delay1的输入端耦接于第5节点，输出端耦接于第6节点，延迟单元delay2的输入端耦接于第6节点，输出端耦接于第7节点，第6节点和第7节点分别作为延迟电路两个不同延迟时间的阶跃信号的输出端。

所述的异或电路对延迟电路输出的两个不同延迟的阶跃信号进行进行异或，信号以产生上电复位矩形脉冲，异或电路由一个简单的异或逻辑门XOR构成。其中：异或逻辑门的两个输入端耦接于第6节点和第7节点，输出端耦接于第8节点。第8节点作为整个上电复位电路的输出端产生上电复位矩形脉冲输出Vout。

所述的带斯密特功能反相器电路，可以改善阶跃信号的陡峭度以及提供迟滞效果，如附图3所示。

所述的带施密特功能反相器包括PMOS管P4、管P5、管P6、NMOS管N5、管N6和管N7，其中：管P4的源漏分别耦接于电源电压VDD和第10节点，栅端耦接于第9节点(vin)；管P5的源漏分别耦接于第10节点和第12节点，栅端耦接于第9节点(vin)；管P6的源漏分别耦接于第10节点和地电压GND，栅端耦接于第12节点(vout)；NMOS管N5的源漏耦接于第11节点和第12节点，栅端耦接于第节9点(vin)；管N6的源漏耦接于地电压GND和第11节点，栅端耦接于第9节点(vin)；管N7的源漏耦接于第11节点和电源电压VDD，栅端耦接于第12节点(vout)；第9节点和第12节点分别作为所述的带斯密特功能反相器的输入端和输出端。

图4为所述延迟单元的电路图，在不采用大电容的条件下，可对阶跃信号进行上百微妙的延迟。

，所述的延迟单元包括PMOS管P7、管P8、管P9、管P10、管P11、管P12、管P13、管P14、管P15、管P16,NMOS管N8、管N9、带施密特功能反相器INV2、带施密特功能反相器INV3和带施密特功能反相器INV4。其中，PMOS管P7源漏耦接于电源电压VDD和第15节点，栅端耦接于第14节点；管P8源漏耦接于第15节点和第17节点，栅端耦接于第16节点；管P9源漏耦接于第17节点和第19节点，栅端耦接于第18节点；管P10源漏耦接于第14节点和13节点，栅端耦接于第20节点；管P11源漏耦接于第14节点和第15节点，栅端耦接于第21节点；管P12源漏耦接于第16节点和第13节点，栅端耦接于第20节点；管P13源漏耦接于第16节点和第17节点，栅端耦接于第21节点；管P14源漏耦接于第18节点和第13节点，栅端耦接于第20节点；管P15源漏耦接于第18节点和第19节点，栅端耦接于第21节点；管P16栅源短接并耦接于电源电压VDD，漏端耦接于19节点；NMOS管N8源漏耦接于地电压GND和第19节点，栅端耦接于第13节点；管N9源漏短接并耦接于地电压GND，栅端耦接于第19节点；带施密特功能反相器INV2的输入端耦接于第19节点，输出端耦接于第20节点；带施密特功能反相器INV3的输入端耦接于第20节点，输出端耦接于第21节点；带施密特功能反相器INV4的输入端耦接于第19节点，输出端耦接于第22节点；第13节点和第22节点分别作为延迟单元输入端(Vin)和输出端(Vout)。

图5为上述上电复位电路工作时关键节点的电压信号图，其工作过程描述如下：

随着电源上电，如图5中电源电压信号，用作检测电容的PMOS管P1带动第一节点电压一起上升，当第一节点电压上升到一定电压值时，使得NMOS管N1、管N2、管N3开启。此时电源电压继续上升，第一节点电压将保持不变，那么PMOS管P2的漏栅电压差将增大，以致管P2开启，对用作电容的NMOS管N4栅电容进行充电，当NMOS管N4栅电压达到带施密特功能反相器INV1的翻转点时，带施密特功能反相器INV1将输出向下的阶跃信号，如图5中第5节点电压信号。

当电源检测电路输出阶跃信号后，经过延迟电路后，产生一个不同延迟时间的阶跃信号，如图5中第6节点电压信号和第7节点电压信号。其中第6点信号是第5节点信号经过一个延迟单元产生，第7节点信号是第6节点信号经过一个延迟单元产生。最后，异或电压将其两个不同延迟时间的阶跃信号进行异或，从而产生上电复位矩形脉冲，其脉冲宽度为延迟单元delay2所延迟的时间长度，如图5中第8节点电压信号。

电路中使用带施密特功能的反相器INV1不仅可以提高阶跃信号的陡峭度，而且其具有的迟滞功能可以有效地抵抗电源噪声。PMOS管P3作用是使得电源掉电时，对第4节点进行放电，以保证电源再次上电时上电复位电路能正常工作。

延迟电路中可以在第5节点和第6节点之间串联多个延迟单元以增加延迟时间，在第6节点和第7节点之间串联多个延迟单元以增加上电复位矩形脉冲的脉冲宽度；或者同时在第5节点和第6节点之间、在第6节点和第7节点之间串联多个以上延迟单元，同时增加脉冲产生的延迟时间和脉冲宽度，提高整个上电复位电路的可靠性。

延迟单元对下降沿的阶跃信号进行延迟的工作过程描述如下：

当延迟单元的输入端为高电压(见图4)，即第13节点为高电压时，第19节点为低电压，第20节点为高电压，第19节点为低电压，第22节点为高电压。由于第20节点为高电压，使得PMOS管P10、管P12和管P14关断，同理第21节点为低电压，使得PMOS管P11、管P13和管P15开启。此时，延迟单元等效为如图6中6-1图，其中PMOS管P7、管P8和管P9构成一个等效电阻，其等效电阻分别跨接于电源电压和第19节点之间。电流从电源电压通过此等效电阻给作为电容的NMOS管N9的栅电容充电，随着管N9的栅电压上升，使得电源电压和第19节点之间的电压差减小，进一步使得PMOS管P7、管P8和管P9由饱和状态进入亚阈值状态，其等效电阻增大，可以变为饱和状态下的几百甚至上千倍，大大降低了从电源电压流过等效电阻给第19节点充电的电流，使得第19节点电压上升速度变的很缓，从而允许在用作电容的NMOS管N9小尺寸下也能达到毫秒级延迟时间。当第19节点电压上升到使得带施密特功能反相器INV2翻转电压时，第20节点变为高电压，第19电压变为低电压，从而PMOS管P10、管P12和管P14开启，PMOS管P11、管P13和管P15关断。此时，延迟单元等效为如图6中的6-2图所示，PMOS管P7、管P8和管P9的栅端都为地电压，管P7、管P8和管P9开启，跨接于电源电压和第19节点之间的等效电阻变的很小，加速第19节点电压的上升。当第19节点电压快速上升到使得带施密特功能反相器INV4翻转电压时，第22节点将由高电压变为地电压，即输出端输出下降沿的阶跃信号。

带施密特功能反相器INV4的翻转电压比带施密特功能反相器INV2的翻转电压要高，这样设计可以有效改善延迟单元输出下降沿阶跃信号的陡峭度。

延迟单元采用自身反馈设计，延迟状态可以自动将自身电路由等效的图6-1所示状态变为图6-2所示状态。其中图6-1所示状态提供了从电源电压VDD到第19节点的等效大电阻，从而提供了足够的延迟时间。当延迟单元等效状态由图6-1变为图6-2时，第19节点电压可以快速升到电源电压，避免了图6-1中第19节点电压不能升到电源电压所带来的不稳定状态。PMOS管P16作用是使得电源掉电时，对第4节点进行放电，以保证电源再次上电时上电复位电路能正常工作。

图7为上述上电复位电路复位过程中消耗的总电流图。在上电复位电路产生上电复位矩形脉冲后，整个电路中不存在从电源电压到地电压之间的通过，因此复位完成后，静态功耗基本为零。由图7可见，电路复位完成后，500微妙处静态电流为1.4nA级，随着时间推移，静态电流将趋于pA级。

以上实施例仅用以说明本发明的技术方案。本领域的普通技术人员应当理解，可以对本方向的技术方案进行修改或者等同替换，而不脱离本方面技术方案的精神和范围，均应涵盖在本发明的权利保护范围当中。

Claims (4)

1.一种低功耗高可靠性上电复位电路，包含电源检测电路，延迟电路以及异或电路，其特征在于： 

电源检测电路：采用PMOS晶体管、NMOS晶体管和带施密特功能反相器INV1构成，用基于MOS管的阈值电压对电源进行检测，电源检测电路包括PMOS管P1、管P2、管P3、NMOS管N1、管N2、管N3、管N4和带施密特功能反相器INV1，其中：PMOS管P1源漏短接并耦接于电源电压VDD，栅耦接于第1节点，NMOS管N1栅漏短接并耦接于第1节点，源端耦接于第2节点，管N2栅漏短接并耦接于第2节点，源端耦接于第3节点，管N3栅漏短接并耦接于第3节点，源端耦接于地电压GND，管P2的源漏分别耦接于电源电压VDD和第4节点，栅端耦接于第1节点，管N4源漏短接并耦接于地电压GND，栅端耦接于第4节点，管P3栅源短接并耦接于电源电压VDD，漏端耦接于第4节点，带施密特功能反相器INV1输入端耦接于第4节点，输出点耦接于第5节点，第5节点作为电源检测电路的输出端，输出向下的阶跃信号到延迟电路； 

延迟电路：延迟电路输入耦接于电源检测电路的输出第5节点，延迟电路由延迟单元delay1和延迟单元delay2构成，对电源检测电路输出的阶跃信号进行不同时间的延迟，产生两个不同延迟时间的阶跃信号，延迟单元delay1和延迟单元delay2结构相同，其延迟单元包括PMOS管P7、管P8、管P9、管P10、管P11、管P12、管P13、管P14、管P15、管P16，NMOS管N8、管N9，带施密特功能反相器INV2、带施密特功能反相器INV3和带施密特功能反相器INV4，其中:PMOS管P7源漏耦分别接于电源电压VDD和第15节点，栅端耦接于第14节点，管P8源漏分别耦接于第15节点和第17节点，栅端耦接于第16节点，管P9源漏分别耦接于第17节点和第19节点，栅端耦接于第18节点，管P10源漏分别耦接于第14节点和13节点，栅端耦接于第20节点，管P11源漏分别耦接于第14节点和第15节点，栅端耦接于第21节点，管P12源漏分别耦接于第16节点和第13节点，栅端耦接于第20节点，管P13源漏分别耦接于第16节点和第17节点，栅端耦接于第21节点，管P14源漏分别耦接于第18节点和第13节点，栅端耦接于第20节点，管P15源漏分别耦接于第18节点和第19节点，栅端耦接于第21节点，管P16栅源短接并耦接于电源电压VDD，漏端耦接于第19节点，NMOS管N8源漏分别耦接于地电压GND和第19节点，栅端耦接于第13节点，管N9源漏短接并耦接于地电压GND，栅端耦接于第19节点，带施密特功能反相器INV2的输入端耦接于第19节点，输出端耦接于第20节点，带施密特功能反相器INV3的输入端耦接于第20节点，输出端耦接于第21节点，带施密特功能反相器INV4的输入端耦接于第19节点，输出端耦接于第22节点，第13节点为延迟单元输入端,第22节点为延迟单元输出端； 

异或电路：异或电路对延迟电路输出的两个不同延迟的阶跃信号进行进行异或，信号以产生上电复位矩形脉冲，异或电路由一个简单的异或逻辑门XOR构成，其中：异或逻辑门的两个输入端分别耦接于延迟单元delay1输出端第6节点和延迟单元delay2输出端第7节点，输出端耦接于第8节点，第8节点作为整个上电复位电路的输出端产生上电复位矩形脉冲输出Vout； 

当电源上电后，用作检测电容的MOS管通过对电容充电，当作为电容的MOS管栅电压达到带施密特功能反相器INV1的翻转点时，带施密特功能反相器INV1将输出向下的阶跃信号，该阶跃信号经过延迟电路后，产生一个不同延迟时间的两个阶跃信号，此处两个不同延迟时间的阶跃信号通过异或电路进行异或，输出上电复位矩形脉冲，对芯片进行复位。 

2.根据权利要求1所述的一种低功耗高可靠性上电复位电路，其特征在于:延迟电路中延延迟单元delay1和延迟单元delay2连接如下,延迟单元delay1的输入端偶接于电源检测电路的输出端第5节点、输出端分两路：一路偶接于第6节点到异或电路的一个输入端，另一路经延迟单元delay2输出端偶接于第7节点到异或电路的另一个输入端，第6节点和第7节点分别作为延迟电路两个不同延迟时间的阶跃信号的输出端。 

3.根据权利要求2所述的一种低功耗高可靠性上电复位电路，其特征在于：延迟电路中可分别在电源检测电路的输出第5节点和到异或电路的一个输入端第6节点之间串联一个以上延迟单元，用于加大对上电复位矩形脉冲产生的延迟时间，在延迟单元delay1的输出端第6节点和到异或电路的另一个输入端第7节点之间串联一个以上延迟单元，用于增加对上电复位矩形脉冲的脉冲宽度；或者同时在上述第5节点和第6节点之间、在第6节点和第7节点之间，串联一个以上延迟单元，同时增加脉冲产生的延迟时间和脉冲宽度。 

4.根据权利要求1所述的一种低功耗高可靠性上电复位电路，其特征在于：所述的延迟单元为自身反馈设计，用以处于亚阈值MOS管的源漏电阻和MOS管栅电容来作为RC延迟，提高电路可靠性。