CN106200846A - 上电掉电复位电路及芯片 - Google Patents

Abstract

本发明涉及一种上电掉电复位电路及芯片。该电路包括启动电阻电路，PMOS管M1，PMOS管M2，NOMS管M3和NMOS管M4；启动电阻电路连接在电源和地之间，包括第一电阻分压模块、第二电阻分压模块、第三电阻分压模块和第四电阻分压模块；M1第一金属极、M2第一金属极也分别连接电源；M1第二金属极和M2栅极与第一电阻分压模块的第二金属极连接；M1栅极与第二电阻分压模块的第二金属极连接；M2第二金属极与M3第一金属极连接；M3第一金属极与M3栅极连接后连接M4栅极；M4第一金属极连接第三分压电阻模块的第二金属极；第四电阻分压模块的第二金属极、M3第二金属极和管M4第二金属极接地。

Description

上电掉电复位电路及芯片

技术领域

本发明涉及电路技术领域，尤其涉及一种上电掉电复位电路及芯片。

背景技术

上电掉电复位信号是微控制器等时序电路中的一个至关重要的信号，是微控制器等时序电路、芯片等是否能够正常运行的关键。在传统技术中，少数电子设备、芯片等是由外部专门的上电复位芯片来提供复位信号，大多数是内置上电复位电路来提供复位信号。

通常情况下，电路系统在上电初期，电源电压还未达到稳定的预期状态时，许多电路元器件(主要是半导体器件)以及电路节点的电压和逻辑状态是不稳定的。

图1和图2示出了传统技术中两种常见上电复位电路。其中，图1所示的上电复位电路是通过检测电源上电边沿的方式实现上电复位，在检测到电源上电边沿时，输出复位信号。图2所示的上电复位电路，通过实时检测电源上电边沿和电源电压的方式，来输出复位信号。图1的上电复位电路的实现方式中，检测电源的上电边沿的方式，容易对极缓慢的上电失效，由于RC支路没有导通，反相器的输入节点能上升到3.3V，反相器不会产生大静态电流。图2的上电复位电路的实现中，由于Mn0管子与Mn1管子构成电流镜，在Mn0和Mn1所在的支路都产生静态电流，电流大小取决于Mn0管子所在支路的电流大小。

因此，研究一种产生静态电流少，且对电源敏感的上电掉电复位电路是一个亟待解决的问题。

发明内容

基于此，有必要针对上述问题，提供一种对电源极缓慢上电及掉电有效，且产生静态电流少的上电掉电复位电路及包含其的芯片。

为实现本发明目的提供的一种上电掉电复位电路，包括复位信号产生电路，所述复位信号产生电路包括：启动电阻电路，PMOS管M1，PMOS管M2，NOMS管M3和NMOS管M4；所述启动电阻电路包括第一电阻分压模块、第二电阻分压模块、第三电阻分压模块和第四电阻分压模块；

所述第一电阻分压模块的第一金属极连接电源VDD，所述第一电阻分压模块的第二金属极连接所述第二电阻分压模块的第一金属极，所述第二电阻分压模块的第二金属极连接所述第三电阻分压模块的第一金属极，所述第三电阻分压模块的第二金属极连接所述第四电阻分压模块的第一金属极；

且所述PMOS管M1的第一金属极、所述PMOS管M2的第一金属极也分别连接电源VDD；所述PMOS管M1的第二金属极和所述PMOS管M2的栅极均与所述第一电阻分压模块的第二金属极连接，且由所述PMOS管M2的栅极输出复位信号；所述PMOS管M1的栅极与所述第二电阻分压模块的第二金属极连接；所述PMOS管M2的第二金属极与所述NMOS管M3的第一金属极连接；所述NMOS管M3的第一金属极与所述NMOS管M3的栅极连接后连接所述NMOS管M4的栅极；所述NMOS管M4的第一金属极连接所述第三分压电阻模块的第二金属极；所述第四电阻分压模块的第二金属极、所述NMOS管M3的第二金属极和所述NMOS管M4的第二金属极接地。

在其中一个实施例中，所述第一电阻分压模块包括PMOS管M5和电阻R1，所述PMOS管M5的第一金属极连接电源VDD，所述PMOS管M5的栅极与所述PMOS管M5的第二金属极连接后连接电阻R1的第一金属极；所述电阻R1的第二金属极连接所述第二电阻分压模块。

在其中一个实施例中，所述第二电阻分压模块包括电阻R2，所述第三电阻分压模块包括电阻R3。

在其中一个实施例中，所述第四电阻分压模块包括PMOS管M6和电阻R4，所述电阻R4的第一金属极连接所述第三电阻分压模块；所述电阻R4的第二金属极连接所述PMOS管M6的第一金属极，所述PMOS管M6的栅极与所述PMOS管M6的第二金属极连接后接地。

在其中一个实施例中，还包括与所述复位信号产生电路中的所述PMOS管M2的栅极连接的滞回反相器INV1。

在其中一个实施例中，所述滞回反相器INV1为半施密特反相器。

在其中一个实施例中，还包括与所述滞回反相器INV1连接的低电平展宽电路。

在其中一个实施例中，所述低电平展宽电路包括：电容C1、PMOS管M7、NMOS管M8、NMOS管M9、NMOS管M10、NMOS管M11以及反相器INV2；

所述PMOS管M7的第一金属极、所述电容C1的一端和所述NMOS管M8的栅极分别连接电源VDD；所述PMOS管M7的第二金属极、所述电容C1的另一端以及所述NMOS管M11的第一金属极连接反相器INV2的输入端；所述NMOS管M11的第二金属极连接所述NMOS管M9的第一金属极及所述NMOS管M10的第一金属极；所述NMOS管M9的第二金属极、所述NMOS管M10的第二金属极接地；所述NMOS管M8的第一金属极连接所述NMOS管M9的栅极；所述NMOS管M10的栅极连接所述反相器INV2的输出端。

基于同一发明构思的一种芯片内部设置有前述任一实施例所述的上电掉电复位电路。

本发明的有益效果包括：本发明提供的一种上电掉电复位电路无论是电源VDD上电速度快还是慢，都可以有效的输出复位信号，使芯片复位，提高上电复位的可靠性，且产生静态电流的支路少，降低能耗。同时也能够针对掉电发出有效的复位信号。

附图说明

图1为传统的上电复位电路的示意图；

图2为传统的另一种上电复位电路的示意图；

图3为一具体实施例的上电掉电复位电路连接示意图；

图4为另一具体实施例的上电掉电复位电路连接示意图；

图5为一具体实例的上电掉电复位电路中半施密特反相器的电路结构示意图；

图6为另一具体实施例的上电掉电复位电路连接示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图对本发明的上电掉电复位电路及包含该电路的芯片的具体实施方式进行说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

还需要说明的是，在下述实施例的上电掉电复位电路中，会涉及到NMOS管和PMOS管，NMOS管和PMOS管都分别有相应的源极S、漏极D、栅极G，而由于NMOS管和PMOS管的对称性结构，在将NMOS管、PMOS管进行连接时，源极S、漏极D的连接位置实质上是可以互换的。考虑到在制作NMOS管、PMOS管时，一般都是通过用金属铝引出两个电极来分别作为源极S和漏极D，因此，在下述各实施例的说明中，为了便于说明，是以第一金属极来表示NMOS管或者PMOS管的源极S、漏极D中的任意一个，以第二金属极来表示NMOS管或者PMOS管的源极S、漏极D中的另外一个。这里的第一金属极、第二金属极仅仅只是为了从名称上加以区分，并不用以限定是NMOS管或者PMOS管的源极S或者漏极D。例如，在实际制作电路结构时，在其中一个NMOS管中，第一金属极可能是源极S，在另一个NMOS管中，第一金属极可能是漏极D。对于PMOS也是一样，第一金属极可能是源极S，在另一个PMOS管中，第一金属极可能是漏极。

在其中一个实施例的上电掉电复位电路中，如图3所示，包括复位信号产生电路，复位信号产生电路右侧输出产生的信号。具体的，复位信号产生电路包括启动电阻电路，PMOS管M1，PMOS管M2，NOMS管M3和NMOS管M4。进一步的，启动电阻电路包括第一电阻分压模块、第二电阻分压模块、第三电阻分压模块和第四电阻分压模块。

其中，第一电阻分压模块的第一金属极连接电源VDD，第一电阻分压模块的第二金属极连接第二电阻分压模块的第一金属极，第二电阻分压模块的第二金属极连接第三电阻分压模块的第一金属极，第三电阻分压模块的第二金属极连接第四电阻分压模块的第一金属极。启动电阻电路连接在电源和地之间，各电阻分压模块(第一电阻分压模块、第二电阻分压模块、第三电阻分压模块和第四电阻分压模块)依据自身电阻对电源电压进行分压。

对于复位信号产生电路中的其他器件，PMOS管M1的第一金属极、PMOS管M2的第一金属极也分别连接电源VDD。PMOS管M1的第二金属极和PMOS管M2的栅极均与第一电阻分压模块的第二金属极连接，即连接在第一电阻分压模块和第二电阻分压模块之间。且由PMOS管M2的栅极输出复位信号。PMOS管M1的栅极与第二电阻分压模块的第二金属极连接，即连接在第二电阻分压模块和第三电阻分压模块之间。PMOS管M2的第二金属极与NMOS管M3的第一金属极连接。NMOS管M3的第一金属极与NMOS管M3的栅极连接后连接NMOS管M4的栅极。NMOS管M4的第一金属极连接第三分压电阻模块的第二金属极，即连接在第三电阻分压模块和第四电阻分压模块之间。第四电阻分压模块的第二金属极、NMOS管M3的第二金属极和NMOS管M4的第二金属极接地。

使用本发明实施例的上电掉电复位电路，无论电源VDD上电速度快还是慢，都可以有效的输出复位信号，使芯片复位，提高上电复位的可靠性。且只有NMOS管M3和NMOS管M4组成的电流镜支路有静态电流，电路损耗小。

如图3所示，作为一种可实施方式，启动电阻电路中的第一电阻分压模块包括顺次连接的PMOS管M5和电阻R1。所述PMOS管M5的第一金属极连接电源VDD，所述PMOS管M5的栅极与所述PMOS管M5的第二金属极连接后连接电阻R1的第一金属极；所述电阻R1的第二金属极连接所述第二电阻分压模块。第四电阻分压模块包括PMOS管M6和电阻R4。所述电阻R4的第一金属极连接所述第三电阻分压模块；所述电阻R4的第二金属极连接所述PMOS管M6的第一金属极，所述PMOS管M6的栅极与所述PMOS管M6的第二金属极连接后接地。如图3所示，PMOS管M5和PMOS管M6均接成了二极管形式，使启动电阻电路处于一直导通状态。

另外，如图3所示，上电掉电复位电路中还包括与复位信号产生电路中的PMOS管M2的栅极连接的滞回反相器INV1。在复位信号释放时，通过连接的滞回反相器INV1的滞回功能，进一步增加了上电、掉电复位的可靠性。

具体的，上述实施例的上电掉电复位电路工作方式如下：

电源电压VDD上电时，启动电阻电路上电，由于PMOS管M5和PMOS管M6接成了二极管形式，处于一直导通的状态，节点Va的电压会跟随电源电压VDD往上升高，同时滞回反相器INV1的电源电压也在升高，而且上升速度比节点Va快，经图3所示的OUT端输出复位信号。待电路进入稳定状态(电源电压VDD稳定)后，Va节点电压升高至接近VDD电压，触发滞回反相器INV1翻转，释放复位信号，使连接的芯片或者说电路所处的芯片正常工作。

本实施例的上电掉电复位电路，在上电的过程当中，利用了PMOS管M1的特性，改变Va节点(第一电阻分压模块和第二电阻分压模块的连接点)的电压值。在电源电压较低的时候，PMOS管M1的Vgs电压没有达到阈值电压Vth，处于截止状态。此时Va点的电压值受电阻R1和PMOS管M5串联之后再并联上PMOS管M2的分压所决定。此时Va点电压远低于滞回器翻转所需电压。随着电源VDD电压升高，M1管子开始导通进入线性区，受采用二极管接法的M6影响，节点Vb电压升高比Va点慢，PMOS管M1的Vds电压逐渐加大，电阻也逐渐变小，直到最后接近电源电压，此时M1等效一个小电阻与M5，R1等效的串联电阻并联，使Va点电压接近电源电压，触发滞回反相器INV1反转，输出低电平，此时，图3中所示的OUT端输出高电平，结束复位，所连接芯片进入正常工作。

而当电源VDD电压下降时，节点Va节点Vb的电压同时也在下降，受到二极管接法的PMOS管M6的影响，节点Vb与电源电压VDD之间的压差逐渐变小，导致M1电阻逐渐增加，进入截止区。此时节点Va受电压分压的影响会瞬间拉低，同时流过PMOS管M3的电流也增加，使得NMOS管M3和NMOS管M5组成的电流镜电流增加，节点Vc的电压进一步下降，从而触发滞回反向器INV1，产生复位信号。

作为一种可实施方式，可以将该反相器INV1设计为半施密特反相器。图4中示出了本实施例中所应用的半施密特反相器的电路结构示意图。如图4所示，其包括有三个NMOS管和一个PMOS管，以此实现信号的反向。其在电压上升或者下降到可靠电平时才反转，使复位信号更加可靠。

另外，如图5所示，本实施例的上电掉电复位电路中，采用四个PMOS管Mr0、Mr1、Mr2、Mr3共同承担第一电阻分压模块中的电阻R1的阻值。PMOS管Mr0、Mr1、Mr2、Mr3的栅极均接地，其他的两个金属极依次连接，实现各PMOS管的电阻式连接。

图5中所示，是以四个PMOS管Mr0、Mr1、Mr2、Mr3共同承担电阻R0的阻值为例进行说明。实际上，基于实际采用的PMOS管的导通电阻的差异，PMOS管的数目可能会有所不同，只要各PMOS管的导通电阻之和能够与图3所示的电阻R1的阻值相同即可。其中，上述PMOS管Mr0、Mr1、Mr2、Mr3，均可以采用长沟道PMOS管来实现。

另外还需要说明的是，在其他实施例中，图3中所示的电阻R2，电阻R3和电阻R4均可采用相应阻值的POMS管串联实现。且工作在启动电阻电路中的PMOS管可选择长沟型PMOS管。

在另一实施例的上电掉电复位电路中，如图6所示，还包括与滞回反相器INV1连接的低电平展宽电路。这是因为，在有些时序电路和模块中，对复位信号的宽度有最低要求，因此，在本实施例中设置低电平展宽电路，实现对复位信号的宽度的展宽，以满足对复位信号的宽度有要求的时序电路机芯片。

具体的，如图6所示，低电平展宽电路包括电容C1、PMOS管M7、NMOS管M8、NMOS管M9、NMOS管M10、NMOS管M11以及反相器INV2。

其中，PMOS管M7的第一金属极、电容C1的一端和NMOS管M8的栅极连接电源VDD。PMOS管M7的第二金属极、电容C1的另一端以及NMOS管M11的第一金属极连接反相器INV2的输入端。NMOS管M11的第二金属极连接NMOS管M9的第一金属极及NMOS管M10的第一金属极。NMOS管M8的第一金属极连接NMOS管M9的栅极。NMOS管M10的栅极连接反相器INV2的输出端。NMOS管M9的第二金属极、NMOS管M10的第二金属极接地。

且，作为一种可实施方式，前述低电平展宽电路中的NMOS管M9选择使用长沟型NMOS管。

本实施例的上电掉电复位电路，工作过程中，在上电时通过电容C1给节点RST充电，使得反相器INV2可靠地输出低电平，从而让NMOS管M10的初始状态是关闭的。在复位信号释放时，NMOS管M8与长沟道器件NMOS管M9延长了对节点RST的放电时间，从而展宽了复位信号的宽度。NMOS管M10在复位信号释放后打开，让节点RST变为低阻节点，提高可靠性。

本发明还提供一种芯片，其内部设置有前述任一实施例的上电掉电复位电路。从而能够通过前述实施例的上电掉电复位电路提供有效的复位信号，保证芯片正常运行。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (9)

1.一种上电掉电复位电路，其特征在于，包括复位信号产生电路，所述复位信号产生电路包括：启动电阻电路，PMOS管M1，PMOS管M2，NOMS管M3和NMOS管M4；所述启动电阻电路包括第一电阻分压模块、第二电阻分压模块、第三电阻分压模块和第四电阻分压模块；

所述第一电阻分压模块的第一金属极连接电源VDD，所述第一电阻分压模块的第二金属极连接所述第二电阻分压模块的第一金属极，所述第二电阻分压模块的第二金属极连接所述第三电阻分压模块的第一金属极，所述第三电阻分压模块的第二金属极连接所述第四电阻分压模块的第一金属极；

且所述PMOS管M1的第一金属极、所述PMOS管M2的第一金属极也分别连接电源VDD；所述PMOS管M1的第二金属极和所述PMOS管M2的栅极均与所述第一电阻分压模块的第二金属极连接，且由所述PMOS管M2的栅极输出复位信号；所述PMOS管M1的栅极与所述第二电阻分压模块的第二金属极连接；所述PMOS管M2的第二金属极与所述NMOS管M3的第一金属极连接；所述NMOS管M3的第一金属极与所述NMOS管M3的栅极连接后连接所述NMOS管M4的栅极；所述NMOS管M4的第一金属极连接所述第三分压电阻模块的第二金属极；所述第四电阻分压模块的第二金属极、所述NMOS管M3的第二金属极和所述NMOS管M4的第二金属极接地。

2.根据权利要求1所述的上电掉电复位电路，其特征在于，所述第一电阻分压模块包括PMOS管M5和电阻R1，所述PMOS管M5的第一金属极连接电源VDD，所述PMOS管M5的栅极与所述PMOS管M5的第二金属极连接后连接电阻R1的第一金属极；所述电阻R1的第二金属极连接所述第二电阻分压模块。

3.根据权利要求1所述的上电掉电复位电路，其特征在于，所述第二电阻分压模块包括电阻R2，所述第三电阻分压模块包括电阻R3。

4.根据权利要求1所述的上电掉电复位电路，其特征在于，所述第四电阻分压模块包括PMOS管M6和电阻R4，所述电阻R4的第一金属极连接所述第三电阻分压模块；所述电阻R4的第二金属极连接所述PMOS管M6的第一金属极，所述PMOS管M6的栅极与所述PMOS管M6的第二金属极连接后接地。

5.根据权利要求1所述的上电掉电复位电路，其特征在于，还包括与所述复位信号产生电路中的所述PMOS管M2的栅极连接的滞回反相器INV1。

6.根据权利要求5所述的上电掉电复位电路，其特征在于，所述滞回反相器INV1为半施密特反相器。

7.根据权利要求5或6所述的上电掉电复位电路，其特征在于，还包括与所述滞回反相器INV1连接的低电平展宽电路。

8.根据权利要求7所述的上电掉电复位电路，其特征在于，所述低电平展宽电路包括：电容C1、PMOS管M7、NMOS管M8、NMOS管M9、NMOS管M10、NMOS管M11以及反相器INV2；

所述PMOS管M7的第一金属极、所述电容C1的一端和所述NMOS管M8的栅极分别连接电源VDD；所述PMOS管M7的第二金属极、所述电容C1的另一端以及所述NMOS管M11的第一金属极连接反相器INV2的输入端；所述NMOS管M11的第二金属极连接所述NMOS管M9的第一金属极及所述NMOS管M10的第一金属极；所述NMOS管M9的第二金属极、所述NMOS管M10的第二金属极接地；所述NMOS管M8的第一金属极连接所述NMOS管M9的栅极；所述NMOS管M10的栅极连接所述反相器INV2的输出端。

9.一种芯片，其特征在于，所述芯片内部设置有权利要求1至8任一项所述的上电掉电复位电路。