CN109861678A - 一种上电复位电路及芯片 - Google Patents

Abstract

本发明提供一种上电复位电路及芯片，电路包括二极管、第一NMOS管以及缓冲器，还包括：电压抬升模块，控制端与二极管的阴极相连，第一端与电源相连，第二端与第一NMOS管的源端相连，当二极管的阴极电压值小于电压抬升模块的关断阈值电压时，电压抬升模块处于导通状态；延时控制模块，控制端与电源相连，第一端与缓冲器的输入端相连，第二端与第一NMOS管的源端相连，第三端接地，根据电源电压的上升速度和第一NMOS管是否导通，调节从二极管导通至缓冲器翻转的延时时间，使复位信号宽度处于预设宽度范围。本发明能解决传统上电复位电路中存在的电源电压上升速度快时复位信号宽度过窄和电源电压上升速度慢时复位信号宽度过宽的问题。

Description

一种上电复位电路及芯片

技术领域

本发明涉及电路技术领域，特别是涉及一种上电复位电路和一种芯片。

背景技术

在设计芯片时，一般都需要在芯片中设计上电复位电路(POR)，在芯片接入电源后，上电复位电路用于保证芯片中数字电路和模拟电路处于已知的状态。POR产生的复位信号可以避免数字电路内部出现“竞争”的现象，使得在数字电路保持静态的情况下，电源电压达到芯片可正常工作的电压。

图1是传统上电复位电路的结构示意图。图1中，dio’为二极管，二极管dio’的分压用Vdio’表示，Cap’为电容，电容Cap’用于减缓A’点上升的速度。

参照图2，当电源电压VDD’由小变大至大于Vdio’时，二极管dio’导通，此时A’点电压等于VDD’-Vdio’。当A’点电压小于电源电压VDD’加上PMOS管p1’的阈值电压时，B’点电压将跟随电源电压VDD’的增大而增大；当A’点电压达到NMOS管n0’的阈值电压Vth_n0’时，NMOS管n0’导通，此时B’点电压会被逐渐拉低。Vd_n0’代表从NMOS管n0’导通至B’点电压被拉低至缓冲器(buffer’)的翻转点电压期间VDD’上升的电压值。

图2中，t1’代表电源电压VDD’上升到Vdio’所需的时间，t2’代表A’点电压上升到Vth_n0’所需的时间，t3’代表从NMOS管n0’导通至B’点电压下降到buffer’的翻转点电压所需时间，Vc’为C’点电压。复位信号的宽度等于t1’，t2’和t3’之和。

上述的传统上电复位电路存在以下两个缺点：

第一，如果电源电压VDD’上升速度很快，则A’点电压的上升速度也很快。A’点电压将迅速打开NMOS管n0’，此时t2’将大大减小，因此复位信号的宽度会很窄。过窄的复位信号将无法有效地复位芯片内部的信号。

第二，如果电源电压VDD’上升速度很慢，则A’点电压的上升速度也很慢，因此复位信号的宽度会很宽。过宽的复位信号将延长上电时芯片进入正常工作状态所需的时间。

发明内容

鉴于上述问题，本发明实施例的目的在于提供一种上电复位电路和一种芯片，以解决传统上电复位电路在电源电压上升速度快时复位信号的宽度窄，以及在电源电压上升速度慢时复位信号的宽度宽的问题。

为了解决上述问题，本发明实施例公开了一种上电复位电路，所述上电复位电路包括二极管、第一NMOS管以及缓冲器，所述上电复位电路还包括：

电压抬升模块，所述电压抬升模块的控制端与所述二极管的阴极相连，所述电压抬升模块的第一端与电源相连，所述电压抬升模块的第二端与所述第一NMOS管的源端相连，所述电压抬升模块具有关断阈值电压，当所述二极管的阴极电压值小于所述关断阈值电压时，所述电压抬升模块处于导通状态；

延时控制模块，所述延时控制模块的控制端与所述电源相连，所述延时控制模块的第一端与所述缓冲器的输入端相连，所述延时控制模块的第二端与所述第一NMOS管的源端相连，所述延时控制模块的第三端接地，所述延时控制模块根据电源电压的上升速度和所述第一NMOS管是否导通的情况，调节从所述二极管导通至所述缓冲器翻转所需的延时时间，以使所述上电复位电路产生的复位信号宽度处于预设宽度范围。

可选地，所述延时控制模块包括：

第一放电通路，所述第一放电通路的控制端与所述电源相连，所述第一放电通路的第一端与所述缓冲器的输入端相连，所述第一放电通路的第二端接地，当所述电源电压大于所述第一放电通路的阈值电压时，所述第一放电通路导通；

第二放电通路，所述第二放电通路的控制端与所述电源相连，所述第二放电通路的第一端与所述第一NMOS管的源端相连，所述第二放电通路的第二端接地，当所述电源电压的上升速度大于第一预设速度，且所述第一NMOS管导通时，若所述电源电压大于所述第二放电通路的阈值电压，所述第二放电通路导通；所述第二放电通路的阈值电压小于所述第一放电通路的阈值电压。

可选地，所述第一放电通路包括：

第一开关模块，所述第一开关模块包括至少一个高压PMOS管，所述至少一个高压PMOS管中每个高压PMOS管的栅端与所述电源相连，当所述至少一个高压PMOS管为两个或两个以上高压PMOS管时，所述至少一个高压PMOS管依次串联。

可选地，所述第二放电通路包括：

第二开关模块，所述第二开关模块包括至少一个低压NMOS管，所述至少一个低压NMOS管中每个低压NMOS管的栅端与所述电源相连，当所述至少一个低压NMOS管为两个或两个以上低压NMOS管时，所述至少一个低压NMOS管依次串联。

可选地，所述电压抬升模块包括：

第一PMOS管，所述第一PMOS管的栅端与所述二极管的阴极相连，所述第一PMOS管的源端与所述电源相连，所述第一PMOS管的漏端与所述第一NMOS管的源端相连。

为了解决上述问题，本发明实施例还公开了一种芯片，包括所述的上电复位电路。

本发明实施例包括以下优点：在上电复位电路中增加电压抬升模块和延时控制模块，其中，电压抬升模块的控制端与二极管的阴极相连，电压抬升模块的第一端与电源相连，电压抬升模块的第二端与第一NMOS管的源端相连，电压抬升模块具有关断阈值电压，当二极管的阴极电压值小于关断阈值电压时，电压抬升模块处于导通状态，此时，第一NMOS管的源端电压被抬升为电压抬升模块的第二端电压，二极管的阴极电压必须大于第一NMOS管的阈值电压和电压抬升模块的第二端电压之和，第一NMOS管才能导通；延时控制模块的控制端与电源相连，延时控制模块的第一端与缓冲器的输入端相连，延时控制模块的第二端与第一NMOS管的源端相连，延时控制模块的第三端接地，延时控制模块根据电源电压的上升速度和第一NMOS管是否导通的情况，调节从二极管导通至缓冲器翻转所需的延时时间，以使上电复位电路产生的复位信号宽度处于预设宽度范围。这样，本发明实施例有效解决了传统上电复位电路中存在的电源电压上升速度快时复位信号宽度过窄和电源电压上升速度慢时复位信号宽度过宽的问题，确保芯片上电后可以有效复位。

附图说明

图1是传统上电复位电路的结构示意图；

图2是传统上电复位电路的电压波形示意图；

图3是本发明的一种上电复位电路实施例的结构框图；

图4是本发明的另一种上电复位电路装置实施例的结构框图；

图5是本发明的另一种上电复位电路装置实施例中当电源电压上升速度较慢时的电压波形示意图；

图6是本发明的另一种上电复位电路装置实施例中当电源电压上升速度较快时的电压波形示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

参照图3，示出了本发明的一种上电复位电路实施例的结构框图，该上电复位电路可以包括二极管dio、第一NMOS管n0以及缓冲器buffer等，该上电复位电路还可以包括如下模块：电压抬升模块10，电压抬升模块10的控制端与二极管dio的阴极相连，电压抬升模块10的第一端与电源相连，电源可以输出电压VDD，电压抬升模块10的第二端与第一NMOS管n0的源端相连，电压抬升模块10具有关断阈值电压，当二极管dio的阴极电压值小于关断阈值电压时，电压抬升模块10处于导通状态；延时控制模块20，延时控制模块20的控制端与电源相连，延时控制模块20的第一端与缓冲器buffer的输入端相连，延时控制模块20的第二端与第一NMOS管n0的源端相连，延时控制模块20的第三端接地，延时控制模块20根据电源电压VDD的上升速度和第一NMOS管n0是否导通的情况，调节从二极管dio导通至缓冲器buffer翻转所需的延时时间，以使上电复位电路产生的复位信号宽度处于预设宽度范围，以使应用上电复位电路的芯片上电后可以有效复位。

其中，当二极管dio的阴极电压值小于关断阈值电压时，电压抬升模块10处于导通状态，此时，第一NMOS管n0的源端电压被抬升为电压抬升模块10的第二端电压，第一NMOS管n0的源端电压跟随电源电压VDD升高，二极管dio的阴极电压必须大于第一NMOS管n0的阈值电压和电压抬升模块10的第二端电压之和，第一NMOS管n0才能导通，即电压抬升模块10可以延长从二极管dio导通至第一NMOS管n0导通的时间。

具体地，在B点电压通过第一NMOS管n0和延时控制模块20对地放电之前，可以设置二极管dio的阴极电压值大于关断阈值电压，以使电压抬升模块10断开，以避免电源通过电压抬升模块10和延时控制模块20接地。

具体地，预设宽度范围可以根据芯片(即复位信号所需复位的芯片)在上电后可以有效复位的宽度进行设置。

可选地，在本发明的另一个实施例中，参照图4，延时控制模块20可以包括：第一放电通路21，第一放电通路21的控制端与电源相连，第一放电通路21的第一端与缓冲器buffer的输入端相连，第一放电通路21的第二端接地，当电源电压VDD大于第一放电通路21的阈值电压时，第一放电通路21导通，缓冲器buffer的输入端电压通过第一放电通路21快速对地放电；第二放电通路22，第二放电通路22的控制端与电源相连，第二放电通路22的第一端与第一NMOS管n0的源端相连，第二放电通路22的第二端接地，当电源电压VDD的上升速度大于第一预设速度，且第一NMOS管n0导通时，若电源电压VDD大于第二放电通路22的阈值电压，第二放电通路22导通，缓冲器buffer的输入端电压通过第二放电通路22缓慢对地放电；第二放电通路22的阈值电压小于第一放电通路21的阈值电压，因此，当电源电压VDD的上升速度大于第一预设速度时，可以避免电源电压VDD在较低的电压时就打开第一放电通路21，延长从二极管dio导通至第一放电通路21导通的时间，避免复位信号的宽度过窄。其中，第一预设速度可以根据预设宽度范围进行设置。

需要说明的是，由于电压抬升模块10的存在，在第二放电通路22导通之前，第一放电通路21已导通，因此，在第一NMOS管n0导通后，缓冲器buffer的输入端电压同时通过第一放电通路21和第二放电通路22对地放电。

可选地，可以设置在第二放电通路22导通之前，二极管dio的阴极电压值大于关断阈值电压，以使电压抬升模块10断开，以避免电源通过电压抬升模块10和第二放电通路22接地。

可选地，在本发明的一个具体实施例中，第一放电通路21可以包括：第一开关模块，第一开关模块包括至少一个高压PMOS管，至少一个高压PMOS管中每个高压PMOS管的栅端与电源相连，当至少一个高压PMOS管为两个或两个以上高压PMOS管时，至少一个高压PMOS管依次串联。因此，当电源电压VDD大于高压PMOS管的阈值电压时，第一开关模块导通。

可选地，在本发明的一个具体实施例中，第二放电通路22可以包括：第二开关模块，第二开关模块包括至少一个低压NMOS管，至少一个低压NMOS管中每个低压NMOS管的栅端与电源相连，当至少一个低压NMOS管为两个或两个以上低压NMOS管时，至少一个低压NMOS管依次串联。因此，当第一NMOS管n0导通时，若电源电压VDD大于低压NMOS管的阈值电压，第二开关模块导通。

可选地，在本发明的另一个实施例中，参照图4，电压抬升模块10可以包括：第一PMOS管p1，第一PMOS管p1的栅端与二极管dio的阴极相连，第一PMOS管p1的源端与电源相连，第一PMOS管p1的漏端与第一NMOS管n0的源端相连，此时，关断阈值电压即为电源电压VDD加上第一PMOS管p1的阈值电压。

可选地，图3和图4所示的上电复位电路还可以包括第二PMOS管p2、第三PMOS管p3以及电容cap，D为上电复位电路的输出端。

具体地，图4中上电复位电路的工作原理如下：

当二极管dio的阴极A点的电压Va小于电源电压VDD加上第一PMOS管p1的阈值电压时，第一PMOS管p1导通，第一PMOS管p1的漏端C点(第一NMOS管n0的源端)的电压Vc跟随电源电压VDD升高，当二极管dio的阴极A点的电压Va小于电源电压VDD加上第二PMOS管p2的阈值电压时，第二PMOS管p2导通，第二PMOS管p2的漏端B点(缓冲器buffer的输入端)的电压Vb跟随电源电压VDD升高。

参照图5，当电源电压VDD上升速度较慢时，例如当电源电压VDD上升速度小于第二预设速度时，由于A点与电容cap相连，A点的电压Va上升速度比电源电压VDD慢。A点的电压Va达到第一NMOS管n0的阈值电压Vth_n0需要很长时间，此时，只需电源电压VDD上升到第一放电通路21的阈值电压Vth_disPath1，第一放电通路21导通，第一放电通路21会快速将B点的电压Vb拉低，继而缓冲器buffer翻转，而不必一定等到A点的电压Va达到Vth_n0。这样可以有效减小从二极管dio导通至缓冲器buffer翻转所需的延时时间即t2+t3，避免了复位信号宽度过宽。图5中，Vdio为二极管dio导通时电源电压VDD的大小，Vth_n0为第一NMOS管n0导通时电源电压VDD的大小，Vd_n1为第一放电通路21导通至缓冲器buffer翻转期间电源电压VDD上升电压的大小，Vd为上电复位电路的输出端电压。其中，第二预设速度可以根据预设宽度范围进行设置。图5中，t1为电源电压VDD从零电压至二极管dio导通的时间，t2为二极管dio导通至电源电压VDD上升到第一放电通路21的阈值电压Vth_disPath1的时间，t3为电源电压VDD上升到第一放电通路21的阈值电压Vth_disPath1至缓冲器buffer翻转的时间。

参照图6，当电源电压VDD上升速度较快时，例如当电源电压VDD的上升速度大于第一预设速度时，A点的电压Va上升速度接近电源电压VDD的上升速度，此时，首先电源电压VDD上升到第一放电通路21的阈值电压Vth_disPath1，第一放电通路21导通，缓冲器buffer的输入端电压通过第一放电通路21对地快速放电，进而A点的电压Va达到第一NMOS管n0的阈值电压Vth_n0和电压抬升模块10的第二端电压Vc之和即Vth_n0+Vc，第一NMOS管n0导通，此时，电源电压VDD大于第二放电通路22的阈值电压，第二放电通路22导通，缓冲器buffer的输入端电压同时通过第一放电通路21和第二放电通路22对地快速放电。该过程中，由于A点的电压Va达到第一NMOS管n0的阈值电压Vth_n0和电压抬升模块10的第二端电压Vc之和，第一NMOS管n0才导通，因此，有效增大从二极管dio导通至第一NMOS管n0导通所需的延时时间即t2，避免了复位信号宽度过窄。图6中，t1为电源电压VDD从零电压至二极管dio导通的时间，t2为二极管dio导通至第一NMOS管n0导通的时间，t3为第一NMOS管n0导通至缓冲器buffer翻转的时间，Vd为上电复位电路的输出端电压，Vd_n2为第一NMOS管n0导通至缓冲器buffer翻转期间电源电压VDD上升电压的大小。

本发明实施例的上电复位电路包括以下优点：在上电复位电路中增加电压抬升模块和延时控制模块，其中，电压抬升模块的控制端与二极管的阴极相连，电压抬升模块的第一端与电源相连，电压抬升模块的第二端与第一NMOS管的源端相连，电压抬升模块具有关断阈值电压，当二极管的阴极电压值小于关断阈值电压时，电压抬升模块处于导通状态，此时，第一NMOS管的源端电压被抬升为电压抬升模块的第二端电压，二极管的阴极电压必须大于第一NMOS管的阈值电压和电压抬升模块的第二端电压之和，第一NMOS管才能导通；延时控制模块的控制端与电源相连，延时控制模块的第一端与缓冲器的输入端相连，延时控制模块的第二端与第一NMOS管的源端相连，延时控制模块的第三端接地，延时控制模块根据电源电压的上升速度和第一NMOS管是否导通的情况，调节从二极管导通至缓冲器翻转所需的延时时间，以使上电复位电路产生的复位信号宽度处于预设宽度范围。这样，本发明实施例有效解决了传统上电复位电路中存在的电源电压上升速度快时复位信号宽度过窄和电源电压上升速度慢时复位信号宽度过宽的问题，确保芯片上电后可以有效复位。

为了解决上述问题，本发明实施例还公开了一种芯片，包括上述的上电复位电路。

本发明实施例的芯片包括以下优点：在上电复位电路中增加电压抬升模块和延时控制模块，其中，电压抬升模块的控制端与二极管的阴极相连，电压抬升模块的第一端与电源相连，电压抬升模块的第二端与第一NMOS管的源端相连，电压抬升模块具有关断阈值电压，当二极管的阴极电压值小于关断阈值电压时，电压抬升模块处于导通状态，此时，第一NMOS管的源端电压被抬升为电压抬升模块的第二端电压，二极管的阴极电压必须大于第一NMOS管的阈值电压和电压抬升模块的第二端电压之和，第一NMOS管才能导通；延时控制模块的控制端与电源相连，延时控制模块的第一端与缓冲器的输入端相连，延时控制模块的第二端与第一NMOS管的源端相连，延时控制模块的第三端接地，延时控制模块根据电源电压的上升速度和第一NMOS管是否导通的情况，调节从二极管导通至缓冲器翻转所需的延时时间，以使上电复位电路产生的复位信号宽度处于预设宽度范围。这样，本发明实施例有效解决了传统上电复位电路中存在的电源电压上升速度快时复位信号宽度过窄和电源电压上升速度慢时复位信号宽度过宽的问题，确保芯片上电后可以有效复位。

对于芯片实施例而言，由于其包括上述的上电复位电路，所以描述的比较简单，相关之处参见上述的上电复位电路实施例的部分说明即可。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

本领域内的技术人员应明白，本发明实施例的实施例可提供为方法、装置、或计算机程序产品。因此，本发明实施例可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明实施例可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本发明实施例是参照根据本发明实施例的方法、终端设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理终端设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理终端设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理终端设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理终端设备上，使得在计算机或其他可编程终端设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程终端设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本发明实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明实施例范围的所有变更和修改。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。

以上对本发明所提供的一种上电复位电路和一种芯片，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (6)

1.一种上电复位电路，其特征在于，所述上电复位电路包括二极管、第一NMOS管以及缓冲器，所述上电复位电路还包括：

电压抬升模块，所述电压抬升模块的控制端与所述二极管的阴极相连，所述电压抬升模块的第一端与电源相连，所述电压抬升模块的第二端与所述第一NMOS管的源端相连，所述电压抬升模块具有关断阈值电压，当所述二极管的阴极电压值小于所述关断阈值电压时，所述电压抬升模块处于导通状态；

延时控制模块，所述延时控制模块的控制端与所述电源相连，所述延时控制模块的第一端与所述缓冲器的输入端相连，所述延时控制模块的第二端与所述第一NMOS管的源端相连，所述延时控制模块的第三端接地，所述延时控制模块根据电源电压的上升速度和所述第一NMOS管是否导通的情况，调节从所述二极管导通至所述缓冲器翻转所需的延时时间，以使所述上电复位电路产生的复位信号宽度处于预设宽度范围。

2.根据权利要求1所述的上电复位电路，其特征在于，所述延时控制模块包括：

第一放电通路，所述第一放电通路的控制端与所述电源相连，所述第一放电通路的第一端与所述缓冲器的输入端相连，所述第一放电通路的第二端接地，当所述电源电压大于所述第一放电通路的阈值电压时，所述第一放电通路导通；

第二放电通路，所述第二放电通路的控制端与所述电源相连，所述第二放电通路的第一端与所述第一NMOS管的源端相连，所述第二放电通路的第二端接地，当所述电源电压的上升速度大于第一预设速度，且所述第一NMOS管导通时，若所述电源电压大于所述第二放电通路的阈值电压，所述第二放电通路导通；所述第二放电通路的阈值电压小于所述第一放电通路的阈值电压。

3.根据权利要求2所述的上电复位电路，其特征在于，所述第一放电通路包括：

第一开关模块，所述第一开关模块包括至少一个高压PMOS管，所述至少一个高压PMOS管中每个高压PMOS管的栅端与所述电源相连，当所述至少一个高压PMOS管为两个或两个以上高压PMOS管时，所述至少一个高压PMOS管依次串联。

4.根据权利要求2所述的上电复位电路，其特征在于，所述第二放电通路包括：

第二开关模块，所述第二开关模块包括至少一个低压NMOS管，所述至少一个低压NMOS管中每个低压NMOS管的栅端与所述电源相连，当所述至少一个低压NMOS管为两个或两个以上低压NMOS管时，所述至少一个低压NMOS管依次串联。

5.根据权利要求1所述的上电复位电路，其特征在于，所述电压抬升模块包括：

第一PMOS管，所述第一PMOS管的栅端与所述二极管的阴极相连，所述第一PMOS管的源端与所述电源相连，所述第一PMOS管的漏端与所述第一NMOS管的源端相连。

6.一种芯片，其特征在于，包括权利要求1-5中任一项所述的上电复位电路。