KR102022355B1 - 파워 게이팅 회로 - Google Patents

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KR102022355B1
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Abstract

파워 게이팅 회로는 파워레일과 회로 사이에 연결된 제1전류스위치 , 제2전류스위치 및 스위칭 제어부를 포함한다. 제2전류스위치는 제1전류스위치의 전류구동능력 보다 더 큰 전류구동능력을 가진다. 스위칭 제어부는 동작모드신호에 응답하여 슬립모드에서 액티브모드로 모드 전환 초기에는 제1전류스위치를 통한 작은 전류구동능력으로 회로의 동작전원전압을 공급하고, 동작전원전압의 레벨이 기준전압레벨에 도달되면 제2전류스위치를 통해 큰 전류구동능력으로 회로의 동작전원전압을 공급한다. 따라서 집적회로장치에서 슬립모드에서 액티브모드로 모드 전환시 가상전원라인에서 발생되는 전원 노이즈를 억제시킬 수 있다.

Description

파워 게이팅 회로{Power Gating Circuit of System On Chip}
본 발명은 집적회로장치의 파워 게이팅 회로에 관한 것으로, 보다 상세하게는 시스템 온 칩에서 대기모드에서 누설전류를 줄이기 위한 파워 게이팅 회로에 관한 것이다.
전자제품의 모바일화가 진행되면서 전력 소비량 및 배터리 사용량은 기기의 고성능화에 따라 지속적으로 증가하는 추세이며, 한편으로 이에 대응하여 기기의 SoC화 및 효율적인 전력관리 소프트웨어 기술을 통해 전력소모의 급증을 억제하고 있다.
전력소모 문제는 휴대폰과 같은 배터리 구동 기기뿐만 아니라 나노급 반도체 소자를 이용하는 모든 전자제품에서 비용 및 신뢰성에 영향을 미치는 주요 요소이므로 반도체 소자 뿐만 아니라 시스템, CAD 등 다양한 분야에서 이를 해결하기 위한 연구가 이루어져 왔다.
파워 게이팅 기술은 시스템에서 동작하지 않는 블록에 대해 전원 공급을 차단함으로써 동적 및 정적 전력소모를 절감할 수 있는 기술이다. 파워 게이팅 기능은 시스템 내에 전력관리유니트(PMU)를 통해서 제어되는데 SoC를 구성하는 각 회로블록에 대해, 액티브모드에서는 파워레일과 회로의 전원라인 사이의 슬립 트랜지스터를 턴 온 시켜서 전력을 공급하고, 슬립모드에서는 턴 오프 시켜서 전력 공급을 차단한다.
액티브모드에서 슬립 트랜지스터를 통해 한꺼번에 많은 전류가 일시에 공급되면 가상전원라인의 기생리액턴스 때문에 전원 노이즈가 발생된다. 따라서 일시에 큰 전류가 공급되는 것을 방지하기 위하여 복수의 슬립 트랜지스터들을 병렬로 연결하고 이들을 시간지연회로를 통해 순차적으로 턴 온 시켜서 한 번에 큰 전류가 흐르는 것을 방지한다.
그러나 이 경우에 슬립 트랜지스터들이 순차적으로 켜지게 때문에 노이즈를 줄일 수 있으나 효과적으로 노이즈를 줄이기 위해서는 지연회로를 크게 하여 지연시간을 크게 하고 슬립 트랜지스터들을 작은 사이즈로 많이 쪼개어서 회로에 분포시킨다. 그러므로 파워 게이팅 블록에서 지연회로가 차지하는 면적이 커지는 단점이 있다. 그리고 공정, 전압 및 온도(PVT) 변화에 따라 시간 지연 값이 바뀌기 때문에 효과적으로 전류를 제어하기 어려운 단점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 큰 시간지연량을 획득하면서도 소요면적을 줄일 수 있는 파워 게이팅 회로를 제공하는 데 있다.
본 발명의 다른 목적은 액티브 모드에서 회로 자체에 의한 전력소모를 최소화 할 수 있는 파워 게이팅 회로를 제공하는 데 있다.
본 발명의 또 다른 목적은 공정, 전압 및 온도 변화에 대해서 시간 지연량의 오차를 최소화 할 수 있는 파워 게이팅 회로를 제공하는 데 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 의한 파워 게이팅 회로는 파워레일과 회로 사이에 연결된 제1전류스위치, 제2전류스위치 및 스위칭 제어부를 포함한다. 제2전류스위치는 제1전류스위치의 전류구동능력 보다 더 큰 전류구동능력을 가진다. 스위칭 제어부는 동작모드신호에 응답하여 슬립모드에서 액티브모드로 모드 전환 초기에는 제1전류스위치를 통한 작은 전류구동능력으로 회로의 동작전원전압을 공급하고, 동작전원전압의 레벨이 기준전압레벨에 도달되면 제2전류스위치를 통해 큰 전류구동능력으로 회로의 동작전원전압을 공급한다. 그러므로 작은 사이즈로 큰 시간 지연특성을 획득할 수 있다.
본 발명에서 전압검출 스위칭 제어부는 제2전류스위치가 온 된 이후에는 출력 피드백신호에 의해 바이패스경로를 디스에이블 시킨다. 그러므로 회로 자체에 의한 전력소모를 줄일 수 있다.
헤더 타입 실시예에서는 제1 및 제2전류스위치들 각각은 파워레일의 고전압 전원라인과 회로의 가상 고전압 전원라인 사이에 연결된 슬립 헤더로 구성한다. 그리고 전압검출 스위칭 제어부는 제1노드와 제2노드 사이에 연결된 지연버퍼, 제2노드의 상태신호를 반전시켜 제2전류스위치의 게이트에 인가하기 위한 제1인버터, 동작모드신호의 하강천이를 가상 고전압 전원라인의 전압레벨이 기준전압레벨 보다 높게 상승할 때까지 지연 출력하고 지연버퍼의 출력신호에 응답하여 바이패스경로가 디스에이블 되는 전압검출 제어버퍼를 포함한다.
여기서 전압검출 제어버퍼는 파워레일의 고전압 전원라인과 제1노드 사이에 연결된 풀업 트랜지스터, 게이트가 제2노드에 연결되고, 제1노드와 파워레일의 저전압 전원라인 사이에 연결된 풀다운 트랜지스터와, 동작모드신호를 반전시켜 풀업 트랜지스터를 구동하기 위한 제2인버터와, 가상 고전압 전원라인을 통해 동작전원전압을 공급받고, 동작모드신호를 반전시켜 풀다운 트랜지스터를 구동하기 위한 제3인버터와, 제3인버터와 풀다운 트랜지스터의 게이트 사이에 연결되고, 제3인버터의 출력레벨이 기준전압레벨 이상으로 상승하면 제3인버터의 출력을 바이패스시켜서 풀다운 트랜지스터의 게이트 레벨을 기준전압레벨로 일정하게 유지시키고, 지연버퍼의 출력신호에 의해 바이패스경로를 디스에이블시키는 레벨검출수단을 포함한다.
레벨검출수단은 게이트 및 드레인이 풀다운 트랜지스터의 게이트에 공통 연결된 제1NMOS 트랜지스터와, 게이트가 제2노드에 연결되고, 제1NMOS 트랜지스터의 소오스와 저전압 전원라인 사이에 연결된 제2NMOS 트랜지스터를 포함한다.
본 발명에서 파워레일의 고전압 전원라인과 제1노드 사이에 연결되고, 게이트가 가상 고전압 전원라인에 연결된 제1PMOS 트랜지스터를 더 구비할 수도 있다. 그러므로 센싱노드의 풀다운 시간을 지연시켜서 더 큰 시간 지연량을 획득할 수 있다.
또한 제1노드와 풀다운 트랜지스터의 드레인 사이에 연결되고 게이트가 풀다운 트랜지스터의 게이트에 연결된 NMOS 트랜지스터와 파워레일의 고전압 전원라인과 풀다운 트랜지스터의 드레인 사이에 연결되고, 게이트가 가상 고전압 전원라인에 연결된 제2PMOS 트랜지스터를 더 구비할 수 도 있다. 이는 센싱노드의 풀다운 시간을 더욱 더 지연시킬 수 있다.
또한 제1노드와 파워레일의 저전압 전원라인 사이에 커패시터를 연결하여 풀다운 시간을 지연시키는 것도 가능하다.
푸터 타입 실시예에서는 제1 및 제2전류스위치들 각각은 회로의 가상 저전압 전원라인과 파워레일의 저전압 전원라인 사이에 연결된 슬립 푸터로 구성한다. 전압검출 스위칭 제어부는 제1노드의 상태신호를 버퍼링하여 제2전류스위치의 게이트에 인가하기 위한 지연버퍼, 동작모드신호의 하강천이를 가상 저전압 전원라인의 전압레벨이 기준전압레벨 보다 낮게 하강할 때까지 지연 출력하고 지연버퍼의 출력신호에 응답하여 풀업경로가 디스에이블 되는 전압검출 제어버퍼를 포함한다.
전압검출 제어버퍼는 파워레일의 고전압 전원라인과 제1노드 사이에 연결된 풀업 트랜지스터, 게이트에 동작모드신호가 인가되고, 제1노드와 파워레일의 저전압 전원라인 사이에 연결된 풀다운 트랜지스터, 동작모드신호를 반전시켜 출력하는 제1인버터, 가상 저전압 전원라인을 통해 접지 연결되고, 제1인버터의 출력을 반전시켜 풀업 트랜지스터를 구동하기 위한 제2인버터, 제2인버터와 풀업 트랜지스터의 게이트 사이에 연결되고, 제2인버터의 출력레벨이 기준전압레벨 이하로 하승하면 제2인버터의 출력단을 풀업경로를 통해 풀업시켜서 풀업 트랜지스터의 게이트 레벨을 기준전압레벨로 일정하게 유지시키고, 지연버퍼의 출력신호에 의해 풀업경로를 디스에이블시키는 레벨검출수단을 포함한다.
레벨검출수단은 게이트 및 드레인이 풀업 트랜지스터의 게이트에 공통 연결된 제1PMOS 트랜지스터, 게이트에 지연버퍼의 출력신호가 인가되고, 제1PMOS 트랜지스터의 소오스와 파워레일의 고전압 전원라인 사이에 연결된 제2PMOS 트랜지스터를 포함한다.
마찬가지로 푸터 타입 실시예에서는 제1노드와 파워레일의 저전압 전원라인 사이에 연결되고, 게이트가 가상 저전압 전원라인에 연결된 제1NMOS 트랜지스터를 더 구비할 수 있다. 또한 풀업 트랜지스터의 드레인과 제1노드 사이에 연결되고 게이트가 풀업 트랜지스터의 게이트에 연결된 PMOS 트랜지스터와, 풀다운 트랜지스터의 드레인과 파워레일의 저전압 전원라인 사이에 연결되고, 게이트가 가상 저전압 전원라인에 연결된 제2NMOS 트랜지스터를 더 구비할 수 있다.
본 발명에 의한 파워 게이팅 회로는 파워레일의 고전압 전원라인과 회로의 가상 고전압 전원라인 사이에 연결되고, 동작모드신호에 응답하여 스위칭되는 제1슬립 헤더와, 파워레일의 고전압 전원라인과 회로의 가상 고전압 라인 사이에 연결되고, 제1슬립 헤더의 전류구동능력 보다 더 큰 전류구동능력을 가지며 스위칭 제어신호에 응답하여 스위칭되는 제2슬립 헤더와, 동작모드신호를 반전하는 인버터와, 인버터의 출력전압과 회로의 가상 고전압 전원라인의 전압을 반전 논리곱하여 상기 제2슬립 헤더의 스위칭 제어신호로 출력하는 반전 논리곱수단를 포함한다.
또한 본 발명에 의한 파워 게이팅 회로는 회로의 가상 저전압 전원라인과 파워레일의 저전압 전원라인 사이에 연결되고, 동작모드신호에 응답하여 스위칭되는 제1슬립 푸터와, 회로의 가상 저전압 라인과 파워레일의 저전압 전원라인 사이에 연결되고, 제1슬립 푸터의 전류구동능력 보다 더 큰 전류구동능력을 가지며 스위칭 제어신호에 응답하여 스위칭되는 제2슬립 푸터와, 동작모드신호와 회로의 가상 저전압 전원라인의 전압을 반전 논리합하여 제2슬립 푸터의 게이트를 구동하는 스위칭 제어신호로 출력하는 반전 논리합수단을 포함한다.
상기와 같은 본 발명의 실시예들에 따른 파워 게이팅 회로는 전압검출에 의해 큰 시간 지연 특성을 획득할 수 있으므로 기존의 지연버퍼에 의한 시간 지연 방식에 비해 작은 사이즈로 구현이 가능하다. 또한 레벨 검출시 사용되는 바이패스경로를 검출동작 이후에는 디스에이블 시킴으로써 이 경로를 통한 전력소모를 줄일 수 있다. 또한 전압레벨검출방식으로 시간지연특성을 획득하므로 단순한 지연버퍼방식에 비해 공정, 전압, 온도 변화에 대한 영향을 최소화 할 수 있다.
다만, 본 발명의 효과는 상기에서 언급된 효과로 제한되는 것은 아니며, 상기에서 언급되지 않은 다른 효과들은 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명에 의한 집적회로장치의 헤더타입 파워 게이팅 회로의 바람직한 일 실시예의 블록도.
도 2는 도 1의 스위칭 제어부의 바람직한 제1실시예의 상세 회로도.
도 3은 도 3은 도 1 및 도 2에 도시한 본 발명의 해더타입 제1실시예의 동작을 설명하기 위한 파형도.
도 4는 도 1의 전압검출 스위칭 제어부의 바람직한 제2실시예의 상세 회로도.
도 5는 도 1의 전압검출 스위칭 제어부의 바람직한 제3실시예의 상세 회로도.
도 6은 도 1의 전압검출 스위칭 제어부의 바람직한 제4실시예의 상세 회로도.
도 7은 도 1의 전압검출 스위칭 제어부의 바람직한 제5실시예의 상세 회로도.
도 8은 본 발명의 헤더타입의 실시예들의 VDD 피크값과 종래 기술의 VDD 피크값을 비교하기 위한 파형도.
도 9는 본 발명에 의한 집적회로장치의 푸터타입 파워 게이팅 회로의 바람직한 일 실시예의 블록도.
도 10은 도 9의 전압검출 스위칭 제어부의 바람직한 제1실시예의 상세 회로도.
도 11은 도 9 및 도 10에 도시한 본 발명의 푸터타입 제1실시예의 동작을 설명하기 위한 파형도.
도 12는 도 7의 전압검출 스위칭 제어부의 바람직한 제2실시예의 상세 회로도.
도 13은 도 7의 전압검출 스위칭 제어부의 바람직한 제3실시예의 상세 회로도.
도 14는 도 7의 전압검출 스위칭 제어부의 바람직한 제4실시예의 상세 회로도.
도 15는 도 9의 전압검출 스위칭 제어부의 바람직한 제5실시예의 상세 회로도.
도 16은 본 발명의 푸터타입의 실시예들의 VSS 피크값과 종래 기술의 VSS 피크값을 비교하기 위한 파형도.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시(說示)된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
< 실시예 1 > Header type Power gating circuit
도 1은 본 발명에 의한 집적회로장치의 헤더타입 파워 게이팅 회로의 바람직한 일 실시예의 블록도를 나타낸다.
도 1을 참조하면 집적회로장치(10)에는 외부로부터 공급되는 전력이 직접 연결되는 파워레일(12)이 형성된다. 파워레일(12)은 고전압(VDD) 전원라인(12a)과 저전압(VSS) 전원라인(12b)을 포함한다. 집적회로장치(10)에는 복수의 회로(14)들을 포함한다. 각 회로(14)는 가상 고전압(VVDD) 전원라인(14a)과 저전압(VSS) 전원라인(12b) 사이에 연결되어 동작전원전압을 공급받는다. 고전압(VDD) 전원라인(12a)과 가상 고전압(VVDD) 전원라인(14a) 사이에는 파워 게이팅 회로(100)가 연결된다. 파워 게이팅 회로(100)는 슬립 헤더들(SH0, SH1, SH2)과 스위칭 제어부(110)를 포함한다. 슬립 헤더들(SH0, SH1, SH2)은 PMOS 트랜지스터와 같은 전류 스위치로 구성한다. 2개의 슬립 헤더들(SH0, SH1)로만 구성할 경우에는 슬립 헤더(SH0)의 전류구동능력(채널폭/채널길이의 형상비) 보다 슬립 헤더(SH1)의 전류구동능력이 더 크게 형성된다. 3개 이상의 슬립 헤더들(SH0, SH1)로 구성될 경우에는 모든 슬립 헤더들의 전류구동능력은 동일하게 형성될 수 있다. 전압검출 스위칭 제어부(110)는 파워 관리 유니트(16)로부터 신호라인(SL1)을 통해 파워 게이팅 인에이블 신호(PGEN)를 동작모드신호로 입력받는다. 파워 게이팅 인에이블 신호(PGEN)는 슬립모드에서는 하이상태로 유지되고 액티브모드에서는 로우상태로 유지된다. 전압검출 스위칭 제어부(110)는 신호라인(SL2)을 통하여 슬립 헤더(SH0)의 게이트에 입력된 동작모드신호를 지연 없이 그대로 인가한다. 그러나 전압검출 스위칭 제어부(110)는 신호라인(SL3)을 통하여 슬립 헤더(SH1)의 게이트에 지연된 스위칭 제어신호를 인가한다. 전압검출 스위칭 제어부(110)는 신호라인(SL4)을 통하여 가상 고전압(VVDD)을 입력하고 가상 고전압(VVDD)의 레벨을 검출하여 스위칭 제어신호의 지연특성을 결정한다. 슬립 헤더(SH1)가 턴 온 되면 지연버퍼(DB)를 통해 슬립 헤더(SH2)의 게이트에 지연된 스위칭 제어신호가 전달되어 순차적으로 턴 온 된다. 그러므로 작은 전원전류에 의해 충분히 가상 고전압 전원라인(14a)의 레벨이 충분히 상승된 다음에 큰 전원전류가 인가되므로 전원 노이즈 발생을 억제시킬 수 있다.
즉, 전압검출 스위칭 제어부(110)는 동작모드신호에 응답하여 슬립모드에서 액티브모드로 모드 전환 초기에는 제1전류스위치, 즉 슬립 헤더(SH0)를 통한 작은 전류구동능력으로 회로(14)의 동작전원전압(VVDD)을 공급하고, 동작전원전압(VVDD)의 레벨이 기준전압(VREF)의 레벨에 도달되면 제2전류스위치, 즉 슬립 헤더(SH1)를 통해 큰 전류구동능력으로 회로(14)의 동작전원전압(VVDD)을 공급한다. 그러므로 본 발명에서는 지연버퍼(DB)에 의한 시간지연특성보다 매우 큰 시간지연특성을 전압검출 스위칭 제어부(110)를 통해 획득함으로써 지연버퍼(DB)가 차지하는 면적을 최소화 시킬 수 있다.
특히 그리드 타입으로 전력라인들이 배치되고 다수의 슬립 트랜지스터들이 격자구조로 배치될 경우에 더욱 큰 효과를 발휘할 수 있다.
도 2는 도 1의 전압검출 스위칭 제어부의 바람직한 일 실시예의 상세 회로도를 나타낸다.
전압검출 스위칭 제어부(110)는 지연버퍼(DB1), 인버터(G2) 및 전압검출 제어버퍼(CB1)를 포함한다. 지연버퍼(DB1)는 제1노드(N1)와 제2노드(N2) 사이에 연결된다. 인버터(G2)는 제2노드(N2)의 상태신호를 반전시켜 신호라인(SL3)을 통해 슬립 헤더(SH1)의 게이트에 인가한다.
전압검출 제어버퍼(CB1)는 동작모드신호(PGEN)의 하강천이를 가상 고전압 전원라인(14a)의 전압(VVDD) 레벨이 기준전압(VREF) 레벨 보다 높게 상승할 때까지 지연 출력하고 지연버퍼(DB1)의 출력신호에 응답하여 바이패스경로가 디스에이블 된다.
전압검출 제어버퍼(CB1)는 풀업 트랜지스터(PM1), 풀다운 트랜지스터(NM1), 인버터(G1), 인버터(INV1) 및 레벨검출수단(LD1)을 포함한다. 풀업 트랜지스터(PM1)는 파워레일(12)의 고전압 전원라인(12a)과 제1노드(N1) 사이에 연결되고, 게이트에는 인버터(G1)를 통해 동작모드신호(PGEN)가 인가된다. 풀다운 트랜지스터(NM1)는 제1노드(N1)와 파워레일(12)의 저전압 전원라인(12b) 사이에 연결된다. 인버터(G1)는 파워레일(12)을 통해 전원전압을 공급받고 동작모드신호(PGEN)를 반전시켜 풀업 트랜지스터(PM1)의 게이트에 인가한다. 인버터(INV1)는 가상 고전압 전원라인(14a)을 통해 동작전원전압(VVDD)을 공급받고, 동작모드신호(PGEN)를 반전시켜 풀다운 트랜지스터(NM1)의 게이트에 인가한다. 인버터(INV1)는 소오스가 가상 고전압 전원라인(SL4)에 연결되고 드레인이 풀다운 트랜지스터(NM1)의 게이트에 연결된 PMOS 트랜지스터(PM1)와 드레인이 풀다운 트랜지스터(NM1)의 게이트에 연결되고, 소오스가 파워레일(12)의 저전압 전원라인(12b)에 연결된 NMOS 트랜지스터를 포함한다. PMOS 트랜지스터(PM2)와 NMOS 트랜지스터(NM2)의 게이트에는 공통으로 동작모드신호(PGEN)신호가 인가된다.
레벨검출수단(LD1)은 게이트 및 드레인이 풀다운 트랜지스터(NM1)의 게이트에 공통 연결된 NMOS 트랜지스터(NM3)와, 게이트가 제2노드(N2)에 연결되고, NMOS 트랜지스터(NM3)의 소오스와 저전압 전원라인(12b) 사이에 연결된 NMOS 트랜지스터(NM4)를 포함한다.
도 3은 도 1 및 도 2에 도시한 본 발명의 제1실시예의 동작을 설명하기 위한 파형도를 나타낸다.
도면을 참조하면 시간 t0에서 PGEN 신호가 하이상태에서 로우상태로 천이되면 슬립 헤더(SH0)가 턴 온 되므로 VDD 전원라인(12a)로부터 VVDD 전원라인(14a)로 작은 전류가 흐르게 된다. 이에 VVDD 전원라인(14a)은 공급되는 전류량에 의해 서서히 레벨이 상승한다. 동시에 인버터(G1)를 통해 풀업 트랜지스터(PM1)의 게이트에는 하이상태의 신호가 전달되므로 제1노드(N1)에 공급되는 풀업 전류가 차단된다. 그러나 인버터(INV1)는 동작전압을 VVDD를 사용하기 때문에 입력된 PGEN 신호를 풀다운 트랜지스터(NM1)의 게이트에 즉각적으로 전달할 수 없다. 그러므로 PM1 및 NM1이 모두 턴 오프 상태로 유지되므로 제1노드(N1)는 플로팅 상태를 유지하므로 이전상태, 즉 하이상태를 그대로 유지한다. 그러므로 레벨검출수단(LD1)의 NM3은 턴 온 상태를 유지하여 레벨검출 인에이블 상태를 유지한다. VVDD 전원라인(14a)의 레벨이 PM2의 문턱전압 이하일 경우에는 NM2가 턴 오프 된 상태 이므로 NM1의 게이트는 플로팅 상태를 유지하므로 이전상태 즉 로우상태로 유지된다. 그러므로 기준전압(VREF) 레벨은 저전압(VSS) 레벨로 유지된다.
VVDD 전원라인(14a)의 레벨이 문턱전압(VTH NM3)보다 큰 레벨로 상승되는 시간(t1)에서 NM3이 턴 온 되므로 VREF 레벨은
VTH_NM3 + (Ron_NM4 ㅧ Id)로 된다.
이에 NM1도 턴 온 되기 시작하여 제1노드(N1)에 충전된 전하가 NM1을 통해 방전되기 시작하므로 제1노드(N1)의 전압 레벨도 서서히 하강하기 시작한다. 이 때 NM1의 게이트 전압이 VVDD의 상승 슬로프를 따라 상승하지 않고 기준전압 레벨로 일정하게 유지되므로 제1노드(N1)가 빠르게 풀다운 되지 않고 서서히 풀다운 된다. 제1노드(N1)의 전압 레벨이 지연버퍼(DB1)의 스위칭 포인트 이하 레벨로 떨어지면 시간 t2에서 제2노드(N2)의 레벨이 하이상태에서 로우상태로 천이된다. 이 상태 천이에 응답하여 슬립 헤더(SH1)의 게이트에 인가되는 신호상태가 로우상태로 천이되므로 SH1이 턴 온 된다. 이에 VVDD 전원라인(14a)에는 SH1, SH2에 의해 큰 전원전류가 공급되기 시작한다.
동시에 제2노드(N2)의 상태신호가 피드백되어 NM4가 턴 오프 되므로 레벨검출수단(LD1)은 디스에이블 된다. NM4가 턴 오프되면 풀다운 트랜지스터(NM1)의 게이트 전압은 VVDD의 슬로프를 추종하여 빠르게 상승하므로 풀다운 트랜지스터(NM1)의 드레인 전류가 최대로 흐르게 된다. 이에 제1노드(N1)는 빠르게 저전압(VSS) 레벨로 풀다운 된다. 액티브모드로 완전하게 진입되면 레벨검출수단(LD1)의 바이패스경로가 NM4의 턴 오프 상태로 차단되므로 스위칭 제어부(110)를 통한 자체 전력 소모는 없게 된다.
그러므로 상술한 제1실시예에서는 t0에서부터 t2까지 메인 슬립 헤더(SH1)가 턴 온 되는 것을 도시한 바와 같이 10ns 이상으로 충분히 지연시킬 수 있게 된다. 이와 같은 구조는 파워 게이팅 회로가 차지하는 면적 사이즈를 효과적으로 줄일 수 있게 한다.
도 4는 도 1의 전압검출 스위칭 제어부의 바람직한 제2실시예의 상세 회로도를 나타낸다.
제2실시예는 상술한 제1실시에 비교하여 제1노드(N1)에 풀업 트랜지스터(PM3)를 더 연결하고 PM3의 게이트에는 VVDD 전압이 인가되는 것을 제외하고는 제1실시예와 동일하므로 동일 부호로 처리하고 구체적인 설명은 생략한다.
제2실시예에서는 제1노드(N1)가 NM1에 의해 풀다운 될 때 VVDD 전압 레벨이 상승하는 슬로프에 따라 풀업 전류량이 감소되도록 함으로써 그만큼 제1노드(N1)가 풀다운 되는 것을 지연시키는 역할을 한다.
도 5는 도 1의 전압검출 스위칭 제어부의 바람직한 제3실시예의 상세 회로도를 나타낸다.
제3실시예는 상술한 제2실시예와 비교하여 제1노드(N1)와 풀다운 트랜지스터(NM1) 사이에 NMOS 트랜지스터(NM5)를 연결하고 VDD 전원라인(12a)와 풀다운 트랜지스터(NM1)의 드레인 사이에 PMOS 트랜지스터(PM4)를 더 연결한 점이 다르고 나머지 구성은 동일하므로 동일 부호로 처리하고 구체적인 설명은 생략한다.
NM5의 게이트는 풀다운 트랜지스터(NM1)의 게이트에 연결되고 PM4의 게이트에는 VVDD 전압신호가 인가된다. 그러므로 VVDD 전압신호가 충분히 상승되지 않으면 PM4에 때문에 NM5가 턴온되지 못하므로 제1노드(N1)의 방전패스가 차단된 상태로 유지된다. VVDD 전압이 충분히 상승되어 PM4가 턴 오프된 다음에 비로소 NM5가 턴 온 된다. NM5가 턴 온 되어야 제1노드(N1)의 방전패스가 형성되어 풀다운 되기 시작한다. 따라서 제3실시예는 상술한 제1및 제2실시예 보다 더 긴 시간이 지연된 다음에 메인 슬립 헤더를 턴 온 시킴으로 VVDD 전압 레벨이 거의 VDD 레벨에 근접되었을 때 큰 전류를 흐르게 하므로 전원 노이즈를 현저하게 낮출 수 있다.
도 6은 도 1의 전압검출 스위칭 제어부의 바람직한 제4실시예의 상세 회로도를 나타낸다.
제4실시예는 상술한 다른 실시예들과 비교하면 제1노드(N1)와 저전압(VSS) 전원라인 사이에 커패시터(C1)를 연결한 점이 다르다. 커패시터(C1)은 슬립모드 동안에 제1노드(N1)에 인가되는 전하를 충분히 충전한 상태로 있다가 NM1을 통해 방전통로가 형성될 때 제1노드(N1)의 레벨이 스위칭 포인트까지 하강되는 시간을 지연시킨다.
도 7은 도 1의 전압검출 스위칭 제어부의 바람직한 제5실시예의 상세 회로도를 나타내고 도 8은 도 7에 도시한 본 발명의 제5실시예의 동작을 설명하기 위한 파형도를 나타낸다.
도면을 참조하면, 제5실시예는 상술한 다른 실시예들과 다르게 전압검출 스위칭제어부(112)가 인버터(G1), 낸드게이트(G2)로 구성한 점이 다르다.
낸드게이트(G2)의 일측 입력단에는 인버터(G1)를 통해 신호라인(SL1)이 연결된다. 낸드게이트(G2)의 타측 입력단에는 신호라인(SL4)을 통하여 가상 고전압 전원라인(14a)이 연결된다. 낸드게이트(G2)의 출력단은 신호라인(SL3)에 연결된다.
그러므로 낸드게이트(G2)는 가상 고전압 전원라인(14a)의 고전압(VVDD) 레벨이 낸드게이트(G2)의 문턱전압 이상으로 충분히 상승할 때까지 일측 입력단에 인가된 동작모드신호가 출력되는 것을 지연시킨다.
도 8에 도시한 바와 같이 상술한 다른 실시예들에 비해 10ns 이상으로 충분한 지연시간을 확보하지는 못하지만 거의 10ns에 근접하는 지연시간을 형성할 수 있음을 알 수 있다.
도 8에 도시한 바와 같이 종래 기술의 VDD 전류 피크치(Peak A)과 비교하여 상술한 제5실시예의 VDD 전류 피크치(Peak B)가 대략 42% 정도 감소되었으며 제1~4실시예의 VDD 전류 피크치(Peak C)가 대략 72% 정도 감소되었음을 알 수 있다.
< 실시예 2 > Footer type Power gating circuit
도 9는 본 발명에 의한 집적회로장치의 푸터타입 파워 게이팅 회로의 바람직한 일 실시예의 블록도를 나타낸다.
도 9를 참조하면 집적회로장치(10)에는 외부로부터 공급되는 전력이 직접 연결되는 파워레일(12)이 형성된다. 파워레일(12)은 고전압(VDD) 전원라인(12a)과 저전압(VSS) 전원라인(12b)을 포함한다. 집적회로장치(10)에는 복수의 회로(14)들을 포함한다. 각 회로(14)는 가상 고전압(VVDD) 전원라인(14a)과 저전압(VSS) 전원라인(12b) 사이에 연결되어 동작전원전압을 공급받는다. 고전압(VDD) 전원라인(12a)과 가상 고전압(VVDD) 전원라인(14a) 사이에는 파워 게이팅 회로(200)가 연결된다.
파워 게이팅 회로(200)는 슬립 푸터들(Sleep Footer)(SF0, SF1, SF2)과 스위칭 제어부(210)를 포함한다. 슬립 푸터들(SF0, SF1, SF2)은 NMOS 트랜지스터와 같은 전류 스위치로 구성한다. 2개의 슬립 푸터들(SF0, SF1)로만 구성할 경우에는 슬립 푸터(SF0)의 전류구동능력(채널폭/채널길이의 형상비) 보다 슬립 푸터(SF1)의 전류구동능력이 더 크게 형성된다. 3개 이상의 슬립 푸터들(SF0, SF1, SF2)로 구성될 경우에는 모든 슬립 푸터들의 전류구동능력은 동일하게 형성될 수 있다. 전압검출 스위칭 제어부(210)는 파워관리유니트(16)로부터 신호라인(SL1)을 통해 파워 게이팅 인에이블신호(PGEN)를 동작모드신호로 입력받는다. 파워 게이팅 인에이블신호(PGEN)는 슬립모드에서는 하이상태로 유지되고 액티브모드에서는 로우상태로 유지된다. 전압검출 스위칭 제어부(210)는 동작모드신호(PGEN)를 반전시켜 신호라인(SL2)을 통하여 슬립 푸터(SF0)의 게이트에 인가한다. 그러나 전압검출 스위칭 제어부(210)는 신호라인(SL3)을 통하여 슬립 푸터(SF1)의 게이트에 지연된 스위칭 제어신호를 인가한다. 전압검출 스위칭 제어부(210)는 신호라인(SL4)을 통하여 가상 저전압(VVSS)을 입력하고 가상 저전압(VVSS)의 레벨을 검출하여 스위칭 제어신호의 지연특성을 결정한다. 슬립 푸터(SF1)가 턴 온 되면 지연버퍼(DB)를 통해 슬립 푸터(SF2)의 게이트에 지연된 스위칭 제어신호가 전달되어 순차적으로 턴 온 된다. 그러므로 작은 전원전류에 의해 충분히 가상 저전압 전원라인(14b)의 레벨이 충분히 하강된 다음에 큰 전원전류가 인가되므로 전원 노이즈 발생을 억제시킬 수 있다.
즉, 전압검출 스위칭 제어부(210)는 동작모드신호에 응답하여 슬립모드에서 액티브모드로 모드 전환 초기에는 제1전류스위치, 즉 슬립 푸터(SF0)를 통한 작은 전류구동능력으로 회로(14)의 접지전원전압(VVSS)을 공급하고, 접지전원전압(VVSS)의 레벨이 기준전압(VREF)의 레벨에 도달되면 제2전류스위치, 즉 슬립 푸터(SF1)를 통해 큰 전류구동능력으로 회로(14)의 접지전원전압(VVSS)을 공급한다. 그러므로 본 발명에서는 지연버퍼(DB)에 의한 시간지연특성보다 매우 큰 시간지연특성을 전압검출 스위칭 제어부(210)를 통해 획득함으로써 지연버퍼(DB)가 차지하는 면적을 최소화 시킬 수 있다.
특히 그리드 타입으로 전력라인들이 배치되고 다수의 슬립 트랜지스터들이 격자구조로 배치될 경우에 더욱 큰 효과를 발휘할 수 있다.
도 10은 도 9의 전압검출 스위칭 제어부의 바람직한 일 실시예의 상세 회로도를 나타낸다.
전압검출 스위칭 제어부(210)는 지연버퍼(DB1) 및 전압검출 제어버퍼(CB1)를 포함한다. 지연버퍼(DB1)는 제1노드(N1)와 제2노드(N2) 사이에 연결된다. 지연버퍼(DB1)의 출력신호가 신호라인(SL3)을 통해 슬립 푸터(SF1)의 게이트에 인가된다.
전압검출 제어버퍼(CB1)는 동작모드신호(PGEN)의 하강천이에 응답하여 가상 저전압 전원라인(SL4)의 전압(VVSS) 레벨이 기준전압(VREF) 레벨 보다 낮게 하강할 때까지 지연 출력하고 지연버퍼(DB1)의 출력신호에 응답하여 바이패스경로가 디스에이블 된다.
전압검출 제어버퍼(CB1)는 풀업 트랜지스터(PM1), 풀다운 트랜지스터(NM1), 인버터(G1), 인버터(INV1) 및 레벨검출수단(LD1)을 포함한다. 풀업 트랜지스터(PM1)는 파워레일(12)의 고전압 전원라인(12a)과 제1노드(N1) 사이에 연결된다. 풀다운 트랜지스터(NM1)는 제1노드(N1)와 파워레일(12)의 저전압 전원라인(12b) 사이에 연결되고 게이트에는 동작모드신호(PGEN)가 인가된다. 인버터(G1)는 파워레일(12)을 통해 전원전압을 공급받고 동작모드신호(PGEN)를 반전시켜 인버터(INV1)의 입력단에 인가한다. 인버터(INV1)는 가상 저전압 전원라인(SL4)을 통해 접지전원전압(VVSS)을 공급받고, 동작모드신호(PGEN)를 반전시켜 풀업 트랜지스터(PM1)의 게이트에 인가한다. 인버터(INV1)는 소오스가 고전압 전원라인(12a)에 연결되고 드레인이 풀업 트랜지스터(PM1)의 게이트에 연결된 PMOS 트랜지스터(PM2)와 드레인이 풀업 트랜지스터(PM1)의 게이트에 연결되고, 소오스가 가상 저전압 전원라인(SL4)에 연결된 NMOS 트랜지스터(NM2)를 포함한다. PMOS 트랜지스터(PM2)와 NMOS 트랜지스터(NM2)의 게이트에는 공통으로 인버터(G1)의 출력신호가 인가된다.
레벨검출수단(LD1)은 게이트 및 드레인이 풀업 트랜지스터(PM1)의 게이트에 공통 연결된 PMOS 트랜지스터(PM4)와, 게이트가 제2노드(N2)에 연결되고, PMOS 트랜지스터(PM4)의 소오스와 고전압 전원라인(12a) 사이에 연결된 PMOS 트랜지스터(PM3)를 포함한다.
도 11은 도 9 및 도 10에 도시한 본 발명의 푸터타입 제1실시예의 동작을 설명하기 위한 파형도를 나타낸다.
도면을 참조하면 시간 t0에서 PGEN 신호가 하이상태에서 로우상태로 천이되면 인버터(G2)를 통하여 슬립 푸터(SF0)가 턴 온 되므로 VVSS 가상 접지라인(14b 또는 SL4)로부터 VSS 전원라인(12b)로 작은 싱크전류가 흐르게 된다. 이에 VVSS 전원라인(14b)은 싱크되는 전류량에 의해 서서히 레벨이 하강한다. 동시에 풀다운 트랜지스터(NM1)의 게이트에는 로우상태의 신호가 전달되므로 제1노드(N1)로부터 싱크되는 풀다운 전류가 차단된다. 그러나 인버터(INV1)는 가상 접지전압을 VVSS를 사용하기 때문에 입력된 PGEN 신호를 풀업 트랜지스터(PM1)의 게이트에 즉각적으로 전달할 수 없다. 그러므로 PM1 및 NM1이 모두 턴 오프 상태로 유지되므로 제1노드(N1)는 플로팅 상태를 유지하므로 이전상태, 즉 로우상태를 그대로 유지한다. 그러므로 레벨검출수단(LD1)의 PM3은 턴 온 상태를 유지하여 레벨검출 인에이블 상태를 유지한다.
VVSS 전원라인(14b)의 레벨이 VDD - (NM2의 문턱전압) 이상일 경우에는 NM2가 턴 오프 된 상태 이므로 PM1의 게이트는 플로팅 상태를 유지하므로 이전상태 즉 하이상태로 유지된다. 그러므로 기준전압(VREF) 레벨은 고전압(VDD) 레벨로 유지된다.
VVSS 전원라인(14b)의 레벨이 문턱전압(VTH PM4)보다 큰 레벨로 하강되는 시간(t1)에서 PM4가 턴 온 되므로 VREF 레벨은
VDD - {VTH_PM4 + (Ron_PM3 ㅧ Id)}로 된다.
이에 PM1도 턴 온 되기 시작하여 제1노드(N1)가 충전되기 시작하므로 제1노드(N1)의 전압 레벨도 서서히 상승하기 시작한다. 이 때 PM1의 게이트 전압이 VVSS의 하승 슬로프를 따라 하승하지 않고 기준전압 레벨로 일정하게 유지되므로 제1노드(N1)가 빠르게 풀업 되지 않고 서서히 풀업 된다. 제1노드(N1)의 전압 레벨이 지연버퍼(DB1)의 스위칭 포인트 이상 레벨로 상승하면 시간 t2에서 제2노드(N2)의 레벨이 로우상태에서 하이상태로 천이된다. 이 상태 천이에 응답하여 슬립 푸터(SF1)가 턴 온 된다. 이에 VVSS 전원라인(14b)에는 SH1, SH2에 의해 큰 싱크패스가 형성되어 빠르게 VSS 레벨로 다운된다.
동시에 제2노드(N2)의 상태신호가 피드백되어 PM3가 턴 오프 되므로 레벨검출수단(LD1)은 디스에이블 된다. PM3가 턴 오프되면 풀업 트랜지스터(PM1)의 게이트 전압은 VVSS 슬로프를 추종하여 빠르게 다운 되므로 풀업 트랜지스터(PM1)의 드레인 전류가 최대로 흐르게 된다. 이에 제1노드(N1)는 빠르게 고전압(VDD) 레벨로 풀업 된다. 액티브모드로 완전하게 진입되면 레벨검출수단(LD1)의 바이패스경로가 PM3의 턴 오프 상태로 차단되므로 스위칭 제어부(210)를 통한 자체 전력 소모는 없게 된다.
그러므로 상술한 제1실시예에서는 t0에서부터 t2까지 메인 슬립 푸터(SF1)가 턴 온 되는 것을 도시한 바와 같이 10ns 이상으로 충분히 지연시킬 수 있게 된다. 이와 같은 구조는 파워 게이팅 회로가 차지하는 면적 사이즈를 효과적으로 줄일 수 있게 한다.
도 12는 도 9의 전압검출 스위칭 제어부의 바람직한 제2실시예의 상세 회로도를 나타낸다.
제2실시예는 상술한 제1실시에 비교하여 제1노드(N1)에 풀다운 트랜지스터(NM3)를 더 연결하고 NM3의 게이트에는 VVSS 전압이 인가되는 것을 제외하고는 제1실시예와 동일하므로 동일 부호로 처리하고 구체적인 설명은 생략한다.
제2실시예에서는 제1노드(N1)가 PM1에 의해 풀업 될 때 VVSS 전압 레벨이 하강하는 슬로프에 따라 풀다운 전류량이 감소되도록 함으로써 그만큼 제1노드(N1)가 풀업 되는 것을 지연시키는 역할을 한다.
도 13은 도 9의 전압검출 스위칭 제어부의 바람직한 제3실시예의 상세 회로도를 나타낸다.
제3실시예는 상술한 제2실시예와 비교하여 제1노드(N1)와 풀업 트랜지스터(PM1) 사이에 PMOS 트랜지스터(PM5)를 연결하고 VSS 전원라인(12b)와 풀업 트랜지스터(PM1)의 드레인 사이에 NMOS 트랜지스터(NM4)를 더 연결한 점이 다르고 나머지 구성은 동일하므로 동일 부호로 처리하고 구체적인 설명은 생략한다.
PM5의 게이트는 풀업 트랜지스터(PM1)의 게이트에 연결되고 NM4의 게이트에는 VVSS 전압신호가 인가된다. 그러므로 VVSS 전압신호가 충분히 하강되지 않으면 NM4에 때문에 PM5가 턴 온 되지 못하므로 제1노드(N1)의 충전패스가 차단된 상태로 유지된다. VVSS 전압이 충분히 하강되어 NM4가 턴 오프 된 다음에 비로소 PM5가 턴 온 된다. PM5가 턴 온 되어야 제1노드(N1)의 충전패스가 형성되어 풀업 되기 시작한다. 따라서 제3실시예는 상술한 제1및 제2실시예 보다 더 긴 시간이 지연된 다음에 메인 슬립 푸터를 턴 온 시킴으로 VVSS 전압 레벨이 거의 VSS 레벨에 근접되었을 때 큰 전류를 흐르게 하므로 전원 노이즈를 현저하게 낮출 수 있다.
도 14는 도 9의 전압검출 스위칭 제어부의 바람직한 제4실시예의 상세 회로도를 나타낸다.
제4실시예는 상술한 다른 실시예들과 비교하면 제1노드(N1)와 저전압(VSS) 전원라인 사이에 커패시터(C1)를 연결한 점이 다르다. 커패시터(C1)은 슬립모드 동안에 제1노드(N1)를 VSS 레벨로 방전상태를 유지하다가 PM1을 통해 충전통로가 형성될 때 충전타임을 지연시켜서 제1노드(N1)의 레벨이 스위칭 포인트까지 상승되는 시간을 지연시킨다.
도 15는 도 9의 전압검출 스위칭 제어부의 바람직한 제5실시예의 상세 회로도를 나타내고 도 16은 본 발명의 푸터 타입 실시예들과 종래 기술의 VSS 피크전류를 비교하기 위한 파형도를 나타낸다.
도면을 참조하면, 제5실시예는 상술한 다른 실시예들과 다르게 전압검출 스위칭 제어부(212)가 인버터(G1), 노어게이트(G2)로 구성한 점이 다르다.
노어게이트(G2)의 일측 입력단에는 신호라인(SL1)이 연결되고 타측 입력단에는 신호라인(SL4)을 통하여 가상 저전압 전원라인(14b)이 연결된다. 노어게이트(G2)의 출력단은 신호라인(SL3)에 연결된다.
파워 관리 유니트(16)의 동작모드신호는 인버터(G1)을 통해 슬립 푸터(SF0)의 게이트에 인가된다.
그러므로 노아게이트(G2)는 가상 저전압 전원라인(14b)의 저전압(VVSS) 레벨이 노어 게이트(G2)의 문턱전압 이하로 충분히 하강할 때까지 일측 입력단에 인가된 동작모드신호가 출력되는 것을 지연시킨다.
도 16에 도시한 바와 같이 상술한 다른 실시예들에 비해 10ns 이상으로 충분한 지연시간을 확보하지는 못하지만 거의 10ns에 근접하는 지연시간을 형성할 수 있음을 알 수 있다.
도 16에 도시한 바와 같이 종래 기술의 VSS 전류 피크치(Peak A)과 비교하여 상술한 제5실시예의 VSS 전류 피크치(Peak B)가 대략 41% 정도 감소되었으며 제1~4실시예의 VSS 전류 피크치(Peak C)가 대략 79% 정도 감소되었음을 알 수 있다.
이상 본 발명의 실시예들에 따른 파워 게이팅 회로에 대하여 설명의 편의를 위하여 슬립헤더는 PMOS 트랜지스터로 하고 슬립푸터는 NMOS 트랜지스터로 제한하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 슬립헤더를 NMOS 트랜지스터로 구성하고 슬립푸터를 피모스 트랜지스터로 구성하는 것도 가능함을 이해하여야 할 것이다.
본 발명은 시스템 온 칩과 같은 직접회로장치의 파워 게이팅 회로의 구현시 전원 노이즈 감소를 위한 파워 게이팅 회로가 차지하는 면적을 최소화 할 수 있는 것으로 특히 그리드 방식으로 슬립헤더 또는 슬립푸터를 배치하는 직접회로장치에 특히 더욱 유용하게 이용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (15)

  1. 파워레일과 동작전원전압을 사용하여 동작하는 회로블록 사이에 연결되고, 턴온시 제1 전류를 구동시켜 상기 동작전원전압을 변환시키는 제1전류스위치;
    상기 파워레일과 상기 회로블록 사이에 연결되고, 턴온시 상기 제1전류보다 더 큰 제2 전류를 구동시키는 제2전류스위치; 및
    동작모드신호에 응답하여 슬립모드에서 액티브모드로 전환되는 초기에는 상기 제1전류스위치를 턴온시켜 상기 제1 전류를 통해 상기 동작전원전압을 변화시키고, 상기 동작전원전압에 기초하여 상기 동작전원전압보다 천천히 변화하는 기준전압을 생성하고, 상기 기준전압의 레벨에 기초하여 상기 제2전류스위치를 턴온시켜 상기 제2 전류가 상기 회로블록에 흐르도록 제어하는 스위칭 제어부를 포함하고,
    상기 제1 및 제2전류스위치들 각각은 상기 파워레일의 고전압 전원라인과 상기 회로블록에 상기 동작전원전압을 제공하는 가상 고전압 전원라인 사이에 연결되고,
    상기 스위칭 제어부는
    제1노드의 전압을 버퍼링하여 상기 제2 전류스위치에 제공하는 지연버퍼; 및
    상기 가상 고전압 전원라인을 통해 제공되는 상기 동작전원전압보다 낮게 유지되는 상기 기준전압을 생성하고, 상기 기준전압이 미리 정해진 전압레벨에 도달할 때까지 상기 동작모드신호의 하강천이를 지연시켜 상기 제1 노드를 통해 출력하고, 상기 지연버퍼의 출력신호에 응답하여 상기 기준전압과 상기 파워레일의 저전압 전원라인 사이의 풀다운 경로를 디스에이블시키는 전압검출 제어버퍼를 포함하는 집적회로장치의 파워 게이팅 회로.
  2. 제1항에 있어서, 상기 스위칭 제어부는
    상기 제2전류스위치를 턴온시킨 이후에는 상기 기준전압을 생성하는 레벨검출수단을 디스에이블시키는 것을 특징으로 하는 집적회로장치의 파워 게이팅 회로.
  3. 삭제
  4. 제1항에 있어서, 상기 전압검출 제어버퍼는
    상기 파워레일의 고전압 전원라인과 상기 제1 노드 사이에 연결된 풀업 트랜지스터;
    상기 제1노드와 상기 파워레일의 저전압 전원라인 사이에 연결된 풀다운 트랜지스터;
    상기 동작모드신호를 반전시켜 상기 풀업 트랜지스터의 게이트에 제공하는 제1 인버터;
    상기 동작전원전압을 사용하여 동작하고, 상기 동작모드신호를 반전시켜 상기 기준전압을 생성하여 상기 풀다운 트랜지스터의 게이트에 제공하는 제2 인버터; 및
    상기 제2 인버터의 출력단 및 상기 풀다운 트랜지스터의 게이트가 연결되는 노드와 상기 파워레일의 저전압 전원라인 사이에 연결되고, 상기 기준전압의 레벨이 상기 미리 정해진 전압레벨에 도달하면 상기 제2 인버터의 출력단을 상기 풀다운경로를 통해 풀다운시켜서 상기 기준전압을 상기 미리 정해진 전압 레벨로 일정하게 유지시키고, 상기 지연버퍼의 출력신호에 기초하여 상기 풀다운경로를 디스에이블시키는 레벨검출수단을 포함하는 것을 특징으로 하는 집적회로장치의 파워 게이팅 회로.
  5. 제4항에 있어서, 상기 레벨검출수단은
    게이트 및 드레인이 상기 풀다운 트랜지스터의 게이트에 공통 연결된 제1NMOS 트랜지스터; 및
    게이트가 상기 지연버퍼의 출력단에 연결되고, 상기 제1NMOS 트랜지스터의 소오스와 상기 저전압 전원라인 사이에 연결된 제2NMOS 트랜지스터를 포함하는 것을 특징으로 하는 집적회로장치의 파워 게이팅 회로.
  6. 제4항에 있어서, 상기 파워레일의 고전압 전원라인과 상기 제1노드 사이에 연결되고, 게이트가 상기 가상 고전압 전원라인에 연결된 제1 PMOS 트랜지스터;
    상기 제1 노드와 상기 풀다운 트랜지스터의 드레인 사이에 연결되고 게이트가 상기 풀다운 트랜지스터의 게이트에 연결된 NMOS 트랜지스터; 및
    상기 파워레일의 고전압 전원라인과 상기 풀다운 트랜지스터의 드레인 사이에 연결되고, 게이트가 상기 가상 고전압 전원라인에 연결된 제2 PMOS 트랜지스터를 더 포함하는 것을 특징으로 하는 집적회로장치의 파워 게이팅 회로.
  7. 삭제
  8. 파워레일과 동작전원전압을 사용하여 동작하는 회로블록 사이에 연결되고, 턴온시 제1 전류를 구동시켜 상기 동작전원전압을 변환시키는 제1전류스위치;
    상기 파워레일과 상기 회로블록 사이에 연결되고, 턴온시 상기 제1전류보다 더 큰 제2 전류를 구동시키는 제2전류스위치; 및
    동작모드신호에 응답하여 슬립모드에서 액티브모드로 전환되는 초기에는 상기 제1전류스위치를 턴온시켜 상기 제1 전류를 통해 상기 동작전원전압을 변화시키고, 상기 동작전원전압에 기초하여 상기 동작전원전압보다 천천히 변화하는 기준전압을 생성하고, 상기 기준전압의 레벨에 기초하여 상기 제2전류스위치를 턴온시켜 상기 제2 전류가 상기 회로블록에 흐르도록 제어하는 스위칭 제어부를 포함하고,
    상기 제1 및 제2 전류스위치들 각각은 상기 회로블록에 상기 동작전원전압을 제공하는 가상 저전압 전원라인과 상기 파워레일의 저전압 전원라인 사이에 연결되고,
    상기 스위칭 제어부는
    상기 동작모드신호를 반전시켜 상기 제1전류스위치에 제공하는 인버터;
    제1노드의 전압을 버퍼링하여 상기 제2전류스위치에 제공하는 지연버퍼; 및
    상기 가상 저전압 전원라인을 통해 제공되는 상기 동작전원전압보다 높게 유지되는 상기 기준전압을 생성하고, 상기 기준전압이 미리 정해진 전압레벨에 도달할 때까지 상기 동작모드신호의 반전신호의 상승천이를 지연시켜 상기 제1 노드를 통해 출력하고, 상기 지연버퍼의 출력신호에 응답하여 상기 기준전압과 상기 파워레일의 고전압 전원라인 사이의 풀업경로를 디스에이블시키는 전압검출 제어버퍼를 포함하는 것을 특징으로 하는 집적회로장치의 파워 게이팅 회로.
  9. 제8항에 있어서, 상기 전압검출 제어버퍼는
    상기 파워레일의 고전압 전원라인과 상기 제1 노드 사이에 연결된 풀업 트랜지스터;
    게이트에 상기 동작모드신호가 인가되고, 상기 제1 노드와 상기 파워레일의 저전압 전원라인 사이에 연결된 풀다운 트랜지스터;
    상기 동작모드신호를 반전시켜 출력하는 제1 인버터;
    상기 동작전원전압을 사용하여 동작하고, 상기 제1 인버터의 출력을 반전시켜 상기 기준전압을 생성하여 상기 풀업 트랜지스터의 게이트에 제공하는 제2 인버터; 및
    상기 제2 인버터의 출력단 및 상기 풀업 트랜지스터의 게이트가 연결되는 노드와 상기 파워레일의 고전압 전원라인 사이에 연결되고, 상기 기준전압의 레벨이 상기 미리 정해진 전압레벨에 도달하면 상기 제2 인버터의 출력단을 상기 풀업경로를 통해 풀업시켜서 상기 기준전압을 상기 미리 정해진 전압레벨로 일정하게 유지시키고, 상기 지연버퍼의 출력신호에 기초하여 상기 풀업경로를 디스에이블시키는 레벨검출수단을 포함하는 것을 특징으로 하는 집적회로장치의 파워 게이팅 회로.
  10. 제9항에 있어서, 상기 레벨검출수단은
    게이트 및 드레인이 상기 풀업 트랜지스터의 게이트에 공통 연결된 제1 PMOS 트랜지스터; 및
    게이트가 상기 지연버퍼의 출력단에 연결되고, 상기 제1 PMOS 트랜지스터의 소오스와 상기 파워레일의 고전압 전원라인 사이에 연결된 제2 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 집적회로장치의 파워 게이팅 회로.
  11. 제9항에 있어서, 상기 제1 노드와 상기 파워레일의 저전압 전원라인 사이에 연결되고, 게이트가 상기 가상 저전압 전원라인에 연결된 제1 NMOS 트랜지스터;
    상기 풀업 트랜지스터의 드레인과 상기 제1 노드 사이에 연결되고 게이트가 상기 풀업 트랜지스터의 게이트에 연결된 PMOS 트랜지스터; 및
    상기 풀다운 트랜지스터의 드레인과 상기 파워레일의 저전압 전원라인 사이에 연결되고, 게이트가 상기 가상 저전압 전원라인에 연결된 제2 NMOS 트랜지스터를 더 포함하는 것을 특징으로 하는 집적회로장치의 파워 게이팅 회로.
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  13. 삭제
  14. 삭제
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6185311B2 (ja) * 2012-07-20 2017-08-23 株式会社半導体エネルギー研究所 電源制御回路、及び信号処理回路
JP2015053612A (ja) * 2013-09-06 2015-03-19 株式会社東芝 半導体集積回路
US9483100B2 (en) * 2014-02-28 2016-11-01 Cavium, Inc. Method and apparatus for power gating hardware components in a chip device
JP6320290B2 (ja) * 2014-12-22 2018-05-09 株式会社東芝 半導体集積回路
KR102241647B1 (ko) 2014-12-24 2021-04-20 삼성전자주식회사 순간 전압 강하를 감소시키는 반도체 장치
US9685940B2 (en) * 2015-02-25 2017-06-20 Qualcomm Incorporated Voltage comparator
KR20160107481A (ko) 2015-03-04 2016-09-19 삼성전기주식회사 전원 공급 장치 및 전원 공급 장치의 제어 방법
US9571068B1 (en) 2015-08-03 2017-02-14 Winbond Electronics Corp. Power gating circuit and control method for power gating switch thereof
US10305471B2 (en) 2016-08-30 2019-05-28 Micron Technology, Inc. Systems, methods, and apparatuses for temperature and process corner sensitive control of power gated domains
WO2018093574A1 (en) * 2016-11-16 2018-05-24 Zaidat Osama O System and device for engulfing thrombi
CN108710400B (zh) * 2018-06-04 2020-02-18 电子科技大学 一种可用于负电压输出的使能电路
US10620676B1 (en) 2018-10-11 2020-04-14 Analog Devices Global Unlimited Company Wake-up control circuit for power-gated integrated circuits
US11676897B2 (en) * 2021-05-26 2023-06-13 Qualcomm Incorporated Power gating switch tree structure for reduced wake-up time and power leakage

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080059824A1 (en) 2006-08-31 2008-03-06 Ati Technologies Inc. Method and Apparatus for Soft Start Power Gating with Automatic Voltage Level Detection
US20080272809A1 (en) * 2007-05-03 2008-11-06 Arm Limited Integrated circuit power-on control and programmable comparator

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2931776B2 (ja) 1995-08-21 1999-08-09 三菱電機株式会社 半導体集積回路
JP2882370B2 (ja) 1996-06-28 1999-04-12 日本電気株式会社 半導体記憶装置
JP3615423B2 (ja) 1999-07-02 2005-02-02 シャープ株式会社 半導体記憶装置
KR20010061837A (ko) 1999-12-29 2001-07-07 양재신 가상전원을 이용한 양방향 전류 감지회로
JP2003168735A (ja) * 2001-11-30 2003-06-13 Hitachi Ltd 半導体集積回路装置
US6876252B2 (en) 2003-06-28 2005-04-05 International Business Machines Corporation Non-abrupt switching of sleep transistor of power gate structure
KR100546415B1 (ko) 2004-06-25 2006-01-26 삼성전자주식회사 메모리 장치의 파워 노이즈를 방지하는 직렬 웨이크 업 회로
US7173854B2 (en) 2005-04-01 2007-02-06 Sandisk Corporation Non-volatile memory and method with compensation for source line bias errors
JP2006329655A (ja) 2005-05-23 2006-12-07 Fuji Electric Device Technology Co Ltd 電流検出回路および定電圧供給回路
KR20070003023A (ko) 2005-06-30 2007-01-05 주식회사 하이닉스반도체 빠르고 안정적으로 파워를 공급하는 반도체메모리소자
KR100634458B1 (ko) 2005-07-04 2006-10-16 삼성전자주식회사 단일의 페이지 버퍼 구조로 멀티-비트 및 단일-비트프로그램 동작을 수행하는 플래시 메모리 장치
US7219244B2 (en) * 2005-08-25 2007-05-15 International Business Machines Corporation Control circuitry for power gating virtual power supply rails at differing voltage potentials
KR100734328B1 (ko) * 2006-07-24 2007-07-02 삼성전자주식회사 파워 게이팅 트랜지스터 스위치의 레이 아웃 구조 및 레이아웃 방법
US7737720B2 (en) * 2007-05-03 2010-06-15 Arm Limited Virtual power rail modulation within an integrated circuit
US7696649B2 (en) * 2007-08-13 2010-04-13 Arm Limited Power control circuitry and method
JP5246123B2 (ja) 2009-01-29 2013-07-24 富士通セミコンダクター株式会社 半導体記憶装置、半導体装置及び電子機器
US7825720B2 (en) * 2009-02-18 2010-11-02 Freescale Semiconductor, Inc. Circuit for a low power mode
US8327163B2 (en) * 2009-02-27 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and methods for programmable power-up sequence
KR101205717B1 (ko) 2009-05-19 2012-11-28 한국전자통신연구원 전원노이즈에 강인한 전압 제어 발진기 및 그를 이용한 통신 장치
US7944284B2 (en) * 2009-06-17 2011-05-17 Lsi Corporation System and circuit for a virtual power grid
US8421499B2 (en) 2010-02-15 2013-04-16 Apple Inc. Power switch ramp rate control using programmable connection to switches
US8362805B2 (en) 2010-02-15 2013-01-29 Apple Inc. Power switch ramp rate control using daisy-chained flops
US8355277B2 (en) * 2011-01-19 2013-01-15 Taiwan Semiconductor Manufacturing Co., Ltd. Biasing circuit and technique for SRAM data retention
TWI438997B (zh) * 2011-01-26 2014-05-21 Global Unichip Corp 一種減緩湧入電流之電源閘電路
US8581637B2 (en) * 2011-06-29 2013-11-12 Intel Corporation Low-power, low-latency power-gate apparatus and method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080059824A1 (en) 2006-08-31 2008-03-06 Ati Technologies Inc. Method and Apparatus for Soft Start Power Gating with Automatic Voltage Level Detection
US20080272809A1 (en) * 2007-05-03 2008-11-06 Arm Limited Integrated circuit power-on control and programmable comparator

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Publication number Publication date
US20140015590A1 (en) 2014-01-16
KR20140007651A (ko) 2014-01-20
US8884687B2 (en) 2014-11-11

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