JP2882370B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/0491—Virtual ground arrays
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- Microelectronics & Electronic Packaging (AREA)
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- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に係
り、特に隣接するビット線と仮想グランド線の間にメモ
リセルトランジスタが配置されているＮＯＲ型セルを有
する半導体記憶装置に関する。
り、特に隣接するビット線と仮想グランド線の間にメモ
リセルトランジスタが配置されているＮＯＲ型セルを有
する半導体記憶装置に関する。
【０００２】
【従来の技術】大容量で、かつ、高速マスクリード・オ
ンリ・メモリ（ＲＯＭ）のメモリセルとして用いられ
る、隣接するビット線と仮想グランド（ＧＮＤ）線の間
にメモリセルトランジスタが配置され、ビット線と仮想
ＧＮＤ線に直交するようにワード線を配置したＮＯＲ型
セルが、従来より知られている。
ンリ・メモリ（ＲＯＭ）のメモリセルとして用いられ
る、隣接するビット線と仮想グランド（ＧＮＤ）線の間
にメモリセルトランジスタが配置され、ビット線と仮想
ＧＮＤ線に直交するようにワード線を配置したＮＯＲ型
セルが、従来より知られている。
【０００３】図２は上記のＮＯＲ型セルを用いた従来の
半導体記憶装置の一例の構成図を示す。同図において、
この従来の半導体記憶装置は、メモリセルトランジスタ
Ｍ０１〜Ｍｎ８からなるＮＯＲ型セルアレイと、選択回
路１、プリチャージ回路２、センスアンプ３、選択回路
４、プリチャージ回路５、仮想ＧＮＤ線などから大略構
成されている。
半導体記憶装置の一例の構成図を示す。同図において、
この従来の半導体記憶装置は、メモリセルトランジスタ
Ｍ０１〜Ｍｎ８からなるＮＯＲ型セルアレイと、選択回
路１、プリチャージ回路２、センスアンプ３、選択回路
４、プリチャージ回路５、仮想ＧＮＤ線などから大略構
成されている。
【０００４】また、この半導体記憶装置は、ビット線及
び仮想ＧＮＤ線Ｄ１〜Ｄ９、ワード線ＷＤ０〜ＷＤｎ、
ビット線選択トランジスタＳ１１〜Ｓ１６、仮想ＧＮＤ
線選択トランジスタＳ２０〜Ｓ２６、ビット線選択線Ｂ
Ｓ０、ＢＳ１、仮想ＧＮＤ線選択線ＢＳ２及びＢＳ３を
有している。
び仮想ＧＮＤ線Ｄ１〜Ｄ９、ワード線ＷＤ０〜ＷＤｎ、
ビット線選択トランジスタＳ１１〜Ｓ１６、仮想ＧＮＤ
線選択トランジスタＳ２０〜Ｓ２６、ビット線選択線Ｂ
Ｓ０、ＢＳ１、仮想ＧＮＤ線選択線ＢＳ２及びＢＳ３を
有している。
【０００５】ＮＯＲ型セルの場合、ビット線選択トラン
ジスタＳ１１〜Ｓ１６から仮想ＧＮＤ線選択トランジス
タＳ２０〜Ｓ２６までの一まとまりを１バンクという
が、セルを選択するときは１バンク中のワード線１本が
ＶＣＣレベルとなる。選択されてＶＣＣレベルとされた
ワード線ＷＤｋ（ただし、ｋは０〜ｎのいずれか）は、
複数（ここでは８個）のメモリセルトランジスタＭｋ１
〜Ｍｋ８のゲートに接続されているため、選択セルトラ
ンジスタがオフセルで、隣の非選択セルトランジスタが
オンセルであった場合に、センスアンプ３から選択回路
１を通して供給される電流が非選択セルトランジスタに
流れてしまい、あたかもオンセルを読み出しているよう
に見えてしまう。
ジスタＳ１１〜Ｓ１６から仮想ＧＮＤ線選択トランジス
タＳ２０〜Ｓ２６までの一まとまりを１バンクという
が、セルを選択するときは１バンク中のワード線１本が
ＶＣＣレベルとなる。選択されてＶＣＣレベルとされた
ワード線ＷＤｋ（ただし、ｋは０〜ｎのいずれか）は、
複数（ここでは８個）のメモリセルトランジスタＭｋ１
〜Ｍｋ８のゲートに接続されているため、選択セルトラ
ンジスタがオフセルで、隣の非選択セルトランジスタが
オンセルであった場合に、センスアンプ３から選択回路
１を通して供給される電流が非選択セルトランジスタに
流れてしまい、あたかもオンセルを読み出しているよう
に見えてしまう。
【０００６】この誤動作を防止するため、選択回路１、
４により非選択ビット線と非選択仮想ＧＮＤ線をプリチ
ャージ回路２、５に接続して、選択ビット線と同じレベ
ルにして、センスアンプ３から非選択セルトランジスタ
に電流が流れていかないようにする方式が一般にとられ
ている。
４により非選択ビット線と非選択仮想ＧＮＤ線をプリチ
ャージ回路２、５に接続して、選択ビット線と同じレベ
ルにして、センスアンプ３から非選択セルトランジスタ
に電流が流れていかないようにする方式が一般にとられ
ている。
【０００７】ここで、選択メモリセルトランジスタとこ
の選択メモリセルトランジスタの隣の非選択メモリセル
トランジスタが共にオンセルであった場合を想定して、
図２の動作を説明する。
の選択メモリセルトランジスタの隣の非選択メモリセル
トランジスタが共にオンセルであった場合を想定して、
図２の動作を説明する。
【０００８】図２のメモリセルトランジスタＭ０５を読
み出す場合、ワード線ＷＤ０、ビット線選択線ＢＳ０と
仮想ＧＮＤ線選択線ＢＳ３がＶＣＣレベルに引き上げら
れる。また、ビット線選択線ＢＳ１と仮想ＧＮＤ線選択
線ＢＳ２はそれぞれＧＮＤレベルにされる。この時、選
択回路１により、ビット線Ｙ１がプリチャージ回路２に
接続され、ビット線Ｙ２がセンスアンプ３に接続され
る。また、選択回路４により、仮想ＧＮＤ線ＶＧ１及び
ＶＧ３はプリチャージ回路５に接続され、仮想ＧＮＤ線
ＶＧ２は仮想ＧＮＤに接続される。
み出す場合、ワード線ＷＤ０、ビット線選択線ＢＳ０と
仮想ＧＮＤ線選択線ＢＳ３がＶＣＣレベルに引き上げら
れる。また、ビット線選択線ＢＳ１と仮想ＧＮＤ線選択
線ＢＳ２はそれぞれＧＮＤレベルにされる。この時、選
択回路１により、ビット線Ｙ１がプリチャージ回路２に
接続され、ビット線Ｙ２がセンスアンプ３に接続され
る。また、選択回路４により、仮想ＧＮＤ線ＶＧ１及び
ＶＧ３はプリチャージ回路５に接続され、仮想ＧＮＤ線
ＶＧ２は仮想ＧＮＤに接続される。
【０００９】従って、ビット線はオンとされたビット線
選択トランジスタＳ１４を介してビット線Ｙ２に接続さ
れたＤ６が選択され、仮想ＧＮＤ線は、オンとされた仮
想ＧＮＤ線選択トランジスタＳ２３を介して仮想ＧＮＤ
線ＶＧ２に接続されたＤ５が選択される。これにより、
ビット線Ｄ６と仮想ＧＮＤ線Ｄ６がドレイン、ソースに
接続されたメモリセルトランジスタＭ０５が選択されて
いる状態にできる。
選択トランジスタＳ１４を介してビット線Ｙ２に接続さ
れたＤ６が選択され、仮想ＧＮＤ線は、オンとされた仮
想ＧＮＤ線選択トランジスタＳ２３を介して仮想ＧＮＤ
線ＶＧ２に接続されたＤ５が選択される。これにより、
ビット線Ｄ６と仮想ＧＮＤ線Ｄ６がドレイン、ソースに
接続されたメモリセルトランジスタＭ０５が選択されて
いる状態にできる。
【００１０】また、従来、ビット線及び仮想ＧＮＤ線へ
のワード線方向からの電流の流れ込みを防止することを
目的とする半導体記憶装置も知られている（特開平６−
６８６８３号公報）。この従来の半導体記憶装置は、図
３の構成図に示すように、ビット線１１〜１４、仮想Ｇ
ＮＤ線１５〜１９にメモリセルトランジスタがアレイ状
に接続され、また、ビット線２本毎に複数のブロックに
共通のメタルビット線３１、３２、３３が設けられ、各
メタルビット線にはＹゲート２５とメモリセルアレイの
間にトランジスタ４１、４２、４３を有するプリチャー
ジ回路が接続されている。
のワード線方向からの電流の流れ込みを防止することを
目的とする半導体記憶装置も知られている（特開平６−
６８６８３号公報）。この従来の半導体記憶装置は、図
３の構成図に示すように、ビット線１１〜１４、仮想Ｇ
ＮＤ線１５〜１９にメモリセルトランジスタがアレイ状
に接続され、また、ビット線２本毎に複数のブロックに
共通のメタルビット線３１、３２、３３が設けられ、各
メタルビット線にはＹゲート２５とメモリセルアレイの
間にトランジスタ４１、４２、４３を有するプリチャー
ジ回路が接続されている。
【００１１】また、隣接する２本の仮想ＧＮＤ線に１本
の割合でメタル仮想ＧＮＤ線５１、５２が設けられ、そ
れぞれはプリチャージ選択回路２６、２７に接続されて
いる。また、２０、２１はビット線選択線、２２及び２
３は仮想ＧＮＤ線選択線、２４はワード線である。
の割合でメタル仮想ＧＮＤ線５１、５２が設けられ、そ
れぞれはプリチャージ選択回路２６、２７に接続されて
いる。また、２０、２１はビット線選択線、２２及び２
３は仮想ＧＮＤ線選択線、２４はワード線である。
【００１２】この従来の半導体記憶装置では、メモリセ
ルトランジスタ１０１を読み出す場合、ワード線２４、
仮想ＧＮＤ線選択線２２及びビット線選択線２０がそれ
ぞれＶＣＣレベルに引き上げられる。また、仮想ＧＮＤ
線選択線２３とビット線選択線２１はそれぞれＧＮＤレ
ベルにされる。この時、メタル仮想ＧＮＤ線５１のみが
ＧＮＤレベルに下げられ、他のすべての仮想ＧＮＤ線が
プリチャージレベルにされる。
ルトランジスタ１０１を読み出す場合、ワード線２４、
仮想ＧＮＤ線選択線２２及びビット線選択線２０がそれ
ぞれＶＣＣレベルに引き上げられる。また、仮想ＧＮＤ
線選択線２３とビット線選択線２１はそれぞれＧＮＤレ
ベルにされる。この時、メタル仮想ＧＮＤ線５１のみが
ＧＮＤレベルに下げられ、他のすべての仮想ＧＮＤ線が
プリチャージレベルにされる。
【００１３】これにより、仮想ＧＮＤ線１６及び１７が
ＧＮＤレベルになり、他の仮想ＧＮＤ線１５、１８及び
１９がそれぞれプリチャージレベルとなる。また、Ｙゲ
ート２５によりビット線３２が選択される。ビット線選
択線２０がＶＣＣレベル、ビット線選択線２１がＧＮＤ
レベルになっていることから、トランジスタ１０３がオ
フ、トランジスタ１０４がオンであり、よってビット線
１３がトランジスタ１０４を介してメタルビット線３２
に接続されて選択された状態となっている。これによ
り、メモリセルトランジスタ１０１が選択状態とされ
る。
ＧＮＤレベルになり、他の仮想ＧＮＤ線１５、１８及び
１９がそれぞれプリチャージレベルとなる。また、Ｙゲ
ート２５によりビット線３２が選択される。ビット線選
択線２０がＶＣＣレベル、ビット線選択線２１がＧＮＤ
レベルになっていることから、トランジスタ１０３がオ
フ、トランジスタ１０４がオンであり、よってビット線
１３がトランジスタ１０４を介してメタルビット線３２
に接続されて選択された状態となっている。これによ
り、メモリセルトランジスタ１０１が選択状態とされ
る。
【００１４】
【発明が解決しようとする課題】しかるに、図２に示し
た従来の半導体記憶装置では、選択されたワード線ＷＤ
ｋにつながっている選択セルトランジスタＭｋ１〜Ｍｋ
８と、隣の非選択セルトランジスタとが共にオンセルで
あった場合、２つのセルトランジスタに共通な仮想ＧＮ
Ｄ線に、センスアンプ３から流れてくる電流と、プリチ
ャージ回路５から流れてくる電流が合流してしまい、セ
ンスアンプ３から流れる電流が減少してオフセルを読み
込んでいるように見える可能性があるという問題があ
る。
た従来の半導体記憶装置では、選択されたワード線ＷＤ
ｋにつながっている選択セルトランジスタＭｋ１〜Ｍｋ
８と、隣の非選択セルトランジスタとが共にオンセルで
あった場合、２つのセルトランジスタに共通な仮想ＧＮ
Ｄ線に、センスアンプ３から流れてくる電流と、プリチ
ャージ回路５から流れてくる電流が合流してしまい、セ
ンスアンプ３から流れる電流が減少してオフセルを読み
込んでいるように見える可能性があるという問題があ
る。
【００１５】例えば、前記メモリセルトランジスタＭ０
５を選択した場合について説明すると、ビット線はＤ６
が、仮想ＧＮＤ線はＤ５が選択されるが、この時同時
に、オンとされているビット線選択トランジスタＳ１３
及びビット線Ｙ１を介してプリチャージ回路２からビッ
ト線Ｄ４がプリチャージされるため、選択メモリセルト
ランジスタＭ０５の隣の非選択メモリセルトランジスタ
Ｍ０４を通って、選択された仮想ＧＮＤ線Ｄ５に電流が
流れ込んでしまう。このため、選択メモリセルトランジ
スタＭ０５にセンスアンプ３から流れ込む電流が減少
し、メモリセルトランジスタＭ０５がオフセルに見えて
しまう。
５を選択した場合について説明すると、ビット線はＤ６
が、仮想ＧＮＤ線はＤ５が選択されるが、この時同時
に、オンとされているビット線選択トランジスタＳ１３
及びビット線Ｙ１を介してプリチャージ回路２からビッ
ト線Ｄ４がプリチャージされるため、選択メモリセルト
ランジスタＭ０５の隣の非選択メモリセルトランジスタ
Ｍ０４を通って、選択された仮想ＧＮＤ線Ｄ５に電流が
流れ込んでしまう。このため、選択メモリセルトランジ
スタＭ０５にセンスアンプ３から流れ込む電流が減少
し、メモリセルトランジスタＭ０５がオフセルに見えて
しまう。
【００１６】また、図３に示した従来の半導体記憶装置
では、選択メモリセルトランジスタの隣の非選択メモリ
セルトランジスタの仮想ＧＮＤ線がプリチャージされて
いるため、非選択メモリセルトランジスタがオンセルの
時、選択されたビット線に直接電流が回り込んでしま
う。
では、選択メモリセルトランジスタの隣の非選択メモリ
セルトランジスタの仮想ＧＮＤ線がプリチャージされて
いるため、非選択メモリセルトランジスタがオンセルの
時、選択されたビット線に直接電流が回り込んでしま
う。
【００１７】例えば、前記メモリセルトランジスタ１０
１を選択した場合について説明すると、その隣にある非
選択メモリセルトランジスタ１０２は、オンセルの時仮
想ＧＮＤ線１８がプリチャージレベルになっていること
から、ビット線１３へ電流が直接回り込んでしまい、そ
の結果、メタルビット線３２から流れ込む電流が減少し
てしまい、メモリセルトランジスタ１０１がオンセルで
あってもオフセルに見える可能性があるという問題があ
る。
１を選択した場合について説明すると、その隣にある非
選択メモリセルトランジスタ１０２は、オンセルの時仮
想ＧＮＤ線１８がプリチャージレベルになっていること
から、ビット線１３へ電流が直接回り込んでしまい、そ
の結果、メタルビット線３２から流れ込む電流が減少し
てしまい、メモリセルトランジスタ１０１がオンセルで
あってもオフセルに見える可能性があるという問題があ
る。
【００１８】本発明は以上の点に鑑みなされたもので、
プリチャージされた非選択ビット線から選択メモリセル
トランジスタに回り込む電流を低減し得る半導体記憶装
置を提供することを目的とする。
プリチャージされた非選択ビット線から選択メモリセル
トランジスタに回り込む電流を低減し得る半導体記憶装
置を提供することを目的とする。
【００１９】
【課題を解決するための手段】上記の目的を達成するた
め、本発明は、アレイ状に配列された複数のメモリセル
トランジスタと、複数のメモリセルトランジスタのう
ち、列方向の複数のメモリセルトランジスタのドレイ
ン、ソースに接続された複数のビット線及び仮想グラン
ド線と、ビット線及び仮想グランド線に直交し、行方向
の複数のメモリセルトランジスタのゲートに接続された
複数のワード線と、複数のワード線にそれぞれ平行な各
２本のビット線選択線及び仮想グランド線選択線と、複
数列の複数のメモリセルトランジスタを単位として設け
られ、ビット線選択線の電位に応じて、複数列の複数の
メモリセルトランジスタに接続されたビット線及び仮想
グランド線を列単位でビット線に選択する、それぞれ３
個のビット線選択トランジスタからなる複数のビット線
選択回路と、仮想グランド線選択線の電位に応じて、複
数のメモリセルトランジスタに接続されたビット線及び
仮想グランド線を列単位で仮想グランド線に選択する仮
想グランド線選択回路とを有し、ビット線選択回路を構
成する３個のビット線選択トランジスタの２本のビット
線選択線に対する接続配置を、隣り合うビット線選択回
路において逆配置としたことを特徴とする。
め、本発明は、アレイ状に配列された複数のメモリセル
トランジスタと、複数のメモリセルトランジスタのう
ち、列方向の複数のメモリセルトランジスタのドレイ
ン、ソースに接続された複数のビット線及び仮想グラン
ド線と、ビット線及び仮想グランド線に直交し、行方向
の複数のメモリセルトランジスタのゲートに接続された
複数のワード線と、複数のワード線にそれぞれ平行な各
２本のビット線選択線及び仮想グランド線選択線と、複
数列の複数のメモリセルトランジスタを単位として設け
られ、ビット線選択線の電位に応じて、複数列の複数の
メモリセルトランジスタに接続されたビット線及び仮想
グランド線を列単位でビット線に選択する、それぞれ３
個のビット線選択トランジスタからなる複数のビット線
選択回路と、仮想グランド線選択線の電位に応じて、複
数のメモリセルトランジスタに接続されたビット線及び
仮想グランド線を列単位で仮想グランド線に選択する仮
想グランド線選択回路とを有し、ビット線選択回路を構
成する３個のビット線選択トランジスタの２本のビット
線選択線に対する接続配置を、隣り合うビット線選択回
路において逆配置としたことを特徴とする。
【００２０】 この発明では、ビット線選択回路を構成
する３個のビット線選択トランジスタの２本のビット線
選択線に対する接続配置を、隣り合うビット線選択回路
において逆配置としたため、選択されたメモリセルトラ
ンジスタに接続された選択仮想グランド線には、選択メ
モリセルトランジスタと同じワード線に接続されている
複数の非選択メモリセルトランジスタを通ってプリチャ
ージ電流が流れる。
する３個のビット線選択トランジスタの２本のビット線
選択線に対する接続配置を、隣り合うビット線選択回路
において逆配置としたため、選択されたメモリセルトラ
ンジスタに接続された選択仮想グランド線には、選択メ
モリセルトランジスタと同じワード線に接続されている
複数の非選択メモリセルトランジスタを通ってプリチャ
ージ電流が流れる。
【００２１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。
て図面と共に説明する。
【００２２】図１は本発明になる半導体記憶装置の一実
施の形態の構成図を示す。同図中、図２と同一構成部分
には同一符号を付してある。図１において、この半導体
記憶装置は、メモリセルトランジスタＭ０１〜Ｍｎ８か
らなるＮＯＲ型セルアレイと、選択回路１、プリチャー
ジ回路２、センスアンプ３、選択回路４、プリチャージ
回路５、仮想ＧＮＤ線などから大略構成されている。ま
た、ビット線及び仮想ＧＮＤ線Ｄ１〜Ｄ９、ワード線Ｗ
Ｄ０〜ＷＤｎ、ビット線選択トランジスタＳ１４〜Ｓ１
６、仮想ＧＮＤ線選択トランジスタＳ２０〜Ｓ２６、ビ
ット線選択線ＢＳ０、ＢＳ１、仮想ＧＮＤ線選択線ＢＳ
２及びＢＳ３が、図２に示した従来の半導体記憶装置と
同様に設けられている。
施の形態の構成図を示す。同図中、図２と同一構成部分
には同一符号を付してある。図１において、この半導体
記憶装置は、メモリセルトランジスタＭ０１〜Ｍｎ８か
らなるＮＯＲ型セルアレイと、選択回路１、プリチャー
ジ回路２、センスアンプ３、選択回路４、プリチャージ
回路５、仮想ＧＮＤ線などから大略構成されている。ま
た、ビット線及び仮想ＧＮＤ線Ｄ１〜Ｄ９、ワード線Ｗ
Ｄ０〜ＷＤｎ、ビット線選択トランジスタＳ１４〜Ｓ１
６、仮想ＧＮＤ線選択トランジスタＳ２０〜Ｓ２６、ビ
ット線選択線ＢＳ０、ＢＳ１、仮想ＧＮＤ線選択線ＢＳ
２及びＢＳ３が、図２に示した従来の半導体記憶装置と
同様に設けられている。
【００２３】更に、３つのビット線選択トランジスタか
らなるビット線選択回路ＳＥＬ１及びＳＥＬ２は、４列
のメモリセルトランジスタを単位として設けられ、ビッ
ト線選択線ＢＳ０及びＢＳ１の電位に応じて、４列のメ
モリセルトランジスタに接続されたビット線及び仮想グ
ランド線を列単位でビット線に選択する点も図２に示し
た従来の半導体記憶装置と同様である。
らなるビット線選択回路ＳＥＬ１及びＳＥＬ２は、４列
のメモリセルトランジスタを単位として設けられ、ビッ
ト線選択線ＢＳ０及びＢＳ１の電位に応じて、４列のメ
モリセルトランジスタに接続されたビット線及び仮想グ
ランド線を列単位でビット線に選択する点も図２に示し
た従来の半導体記憶装置と同様である。
【００２４】しかし、この実施の形態では、隣り合うビ
ット線選択回路ＳＥＬ１及びＳＥＬ２のビット線選択ト
ランジスタの配置をビット線選択線に対して逆配置にし
た点に特徴がある。すなわち、ビット線選択回路ＳＥＬ
１を構成するビット線選択トランジスタＳ１７、Ｓ１８
及びＳ１９のうち、Ｓ１７及びＳ１９の各ゲートはビッ
ト線選択線ＢＳ１に共通接続され、それらの各ソースは
ビット線Ｙ１を介して選択回路１に接続され、それらの
ドレインはビット線及び仮想ＧＮＤ線Ｄ２、Ｄ４に接続
されている。また、ビット線選択トランジスタＳ１８は
ゲートがビット線選択線ＢＳ０に接続され、ソースがビ
ット線Ｙ１を介して選択回路１に接続され、ドレインが
ビット線及び仮想ＧＮＤ線Ｄ３に接続されている。
ット線選択回路ＳＥＬ１及びＳＥＬ２のビット線選択ト
ランジスタの配置をビット線選択線に対して逆配置にし
た点に特徴がある。すなわち、ビット線選択回路ＳＥＬ
１を構成するビット線選択トランジスタＳ１７、Ｓ１８
及びＳ１９のうち、Ｓ１７及びＳ１９の各ゲートはビッ
ト線選択線ＢＳ１に共通接続され、それらの各ソースは
ビット線Ｙ１を介して選択回路１に接続され、それらの
ドレインはビット線及び仮想ＧＮＤ線Ｄ２、Ｄ４に接続
されている。また、ビット線選択トランジスタＳ１８は
ゲートがビット線選択線ＢＳ０に接続され、ソースがビ
ット線Ｙ１を介して選択回路１に接続され、ドレインが
ビット線及び仮想ＧＮＤ線Ｄ３に接続されている。
【００２５】一方、ビット線選択回路ＳＥＬ２を構成す
るビット線選択トランジスタＳ１４、Ｓ１５及びＳ１６
のうち、Ｓ１４及びＳ１６の各ゲートはビット線選択線
ＢＳ０に共通接続され、それらの各ソースはビット線Ｙ
２を介して選択回路１に接続され、それらのドレインは
ビット線及び仮想ＧＮＤ線Ｄ６、Ｄ８に接続されてい
る。また、ビット線選択トランジスタＳ１５はゲートが
ビット線選択線ＢＳ１に接続され、ソースがビット線Ｙ
２を介して選択回路１に接続され、ドレインがビット線
及び仮想ＧＮＤ線Ｄ７に接続されている。
るビット線選択トランジスタＳ１４、Ｓ１５及びＳ１６
のうち、Ｓ１４及びＳ１６の各ゲートはビット線選択線
ＢＳ０に共通接続され、それらの各ソースはビット線Ｙ
２を介して選択回路１に接続され、それらのドレインは
ビット線及び仮想ＧＮＤ線Ｄ６、Ｄ８に接続されてい
る。また、ビット線選択トランジスタＳ１５はゲートが
ビット線選択線ＢＳ１に接続され、ソースがビット線Ｙ
２を介して選択回路１に接続され、ドレインがビット線
及び仮想ＧＮＤ線Ｄ７に接続されている。
【００２６】次に、メモリセルトランジスタＭ０５を選
択する場合の動作について説明する。メモリセルトラン
ジスタＭ０５を含むＭ０１〜Ｍ０８のゲートに接続され
ているワード線ＷＤ０と、メモリセルトランジスタＭ０
５を含むＭ０５のドレイン（又はソース）にドレインが
接続されたビット線選択トランジスタＳ１４のゲートに
接続されているビット線選択線ＢＳ０と、メモリセルト
ランジスタＭ０５のソース（又はドレイン）にドレイン
が接続された仮想ＧＮＤ線選択トランジスタＳ２３のゲ
ートに接続されている仮想ＧＮＤ線選択線ＢＳ３とがそ
れぞれＶＣＣレベルとされ、上記のトランジスタＳ１４
及びＳ２３がそれぞれオンとされる。
択する場合の動作について説明する。メモリセルトラン
ジスタＭ０５を含むＭ０１〜Ｍ０８のゲートに接続され
ているワード線ＷＤ０と、メモリセルトランジスタＭ０
５を含むＭ０５のドレイン（又はソース）にドレインが
接続されたビット線選択トランジスタＳ１４のゲートに
接続されているビット線選択線ＢＳ０と、メモリセルト
ランジスタＭ０５のソース（又はドレイン）にドレイン
が接続された仮想ＧＮＤ線選択トランジスタＳ２３のゲ
ートに接続されている仮想ＧＮＤ線選択線ＢＳ３とがそ
れぞれＶＣＣレベルとされ、上記のトランジスタＳ１４
及びＳ２３がそれぞれオンとされる。
【００２７】また、同時にビット線選択線ＢＳ１及び仮
想ＧＮＤ線選択線ＢＳ２がそれぞれＧＮＤレベルとされ
てビット線選択トランジスタＳ１７、Ｓ１９及びＳ１５
と、仮想ＧＮＤ線選択トランジタＳ２１、Ｓ２２、Ｓ２
４及びＳ２５がそれぞれオフとされる。また、選択回路
１によりビット線Ｙ２はセンスアンプ３に接続され、ビ
ット線Ｙ１はプリチャージ回路２に接続される。更に、
選択回路４により仮想ＧＮＤ線ＶＧ２は仮想ＧＮＤに接
続され、仮想ＧＮＤ線ＶＧ１及びＶＧ３はそれぞれプリ
チャージ回路５に接続される。
想ＧＮＤ線選択線ＢＳ２がそれぞれＧＮＤレベルとされ
てビット線選択トランジスタＳ１７、Ｓ１９及びＳ１５
と、仮想ＧＮＤ線選択トランジタＳ２１、Ｓ２２、Ｓ２
４及びＳ２５がそれぞれオフとされる。また、選択回路
１によりビット線Ｙ２はセンスアンプ３に接続され、ビ
ット線Ｙ１はプリチャージ回路２に接続される。更に、
選択回路４により仮想ＧＮＤ線ＶＧ２は仮想ＧＮＤに接
続され、仮想ＧＮＤ線ＶＧ１及びＶＧ３はそれぞれプリ
チャージ回路５に接続される。
【００２８】従って、オンとされたトランジスタＳ１４
はビット線Ｙ２とＤ６の間に接続され、オンとされたト
ランジスタＳ２３は仮想ＧＮＤ線ＶＧ２とＤ５の間に接
続されているから、ビット線はＤ６、仮想ＧＮＤ線はＤ
５となり、メモリセルトランジスタＭ０５が選択されて
いる状態となる。
はビット線Ｙ２とＤ６の間に接続され、オンとされたト
ランジスタＳ２３は仮想ＧＮＤ線ＶＧ２とＤ５の間に接
続されているから、ビット線はＤ６、仮想ＧＮＤ線はＤ
５となり、メモリセルトランジスタＭ０５が選択されて
いる状態となる。
【００２９】しかし、この時同時にオンとされているビ
ット線選択トランジスタＳ１８及びビット線Ｙ１を介し
てＤ３がプリチャージレベルとなっているため、非選択
メモリセルトランジスタＭ０３、Ｍ０４を通って仮想Ｇ
ＮＤ線Ｄ５へと電流が回り込む。ところが、この電流は
２つの非選択メモリセルトランジスタＭ０３、Ｍ０４を
通って仮想ＧＮＤ線Ｄ５へ回り込んでいるため、一つの
非選択メモリセルトランジスタを通って回り込む従来の
半導体記憶回路に比べて少ない。
ット線選択トランジスタＳ１８及びビット線Ｙ１を介し
てＤ３がプリチャージレベルとなっているため、非選択
メモリセルトランジスタＭ０３、Ｍ０４を通って仮想Ｇ
ＮＤ線Ｄ５へと電流が回り込む。ところが、この電流は
２つの非選択メモリセルトランジスタＭ０３、Ｍ０４を
通って仮想ＧＮＤ線Ｄ５へ回り込んでいるため、一つの
非選択メモリセルトランジスタを通って回り込む従来の
半導体記憶回路に比べて少ない。
【００３０】ここで、センスアンプ３から流れてくる電
流とプリチャージ回路２から流れてくる電流が同じ値で
あると仮定した場合、図２の半導体記憶回路においてセ
ンスアンプ３から仮想ＧＮＤ線Ｄ５に流れる電流値は、
メモリセルトランジスタＭ０５とＭ０６が共にオンセル
であれば、単純にセンスアンプ３から流れてくる電流の
値の１／２になる。これに対し、この実施の形態では、
プリチャージ電流が２つの非選択メモリセルトランジス
タＭ０３、Ｍ０４を通って仮想ＧＮＤ線Ｄ５に回り込ん
でいるので、仮想ＧＮＤ線Ｄ５に流れる電流値は、従来
よりも小さな値となる。
流とプリチャージ回路２から流れてくる電流が同じ値で
あると仮定した場合、図２の半導体記憶回路においてセ
ンスアンプ３から仮想ＧＮＤ線Ｄ５に流れる電流値は、
メモリセルトランジスタＭ０５とＭ０６が共にオンセル
であれば、単純にセンスアンプ３から流れてくる電流の
値の１／２になる。これに対し、この実施の形態では、
プリチャージ電流が２つの非選択メモリセルトランジス
タＭ０３、Ｍ０４を通って仮想ＧＮＤ線Ｄ５に回り込ん
でいるので、仮想ＧＮＤ線Ｄ５に流れる電流値は、従来
よりも小さな値となる。
【００３１】
【発明の効果】 以上説明したように、本発明によれ
ば、ビット線選択回路を構成する３個のビット線選択ト
ランジスタの２本のビット線選択線に対する接続配置
を、隣り合うビット線選択回路において逆配置とし、選
択されたメモリセルトランジスタに接続された選択仮想
グランド線には、選択メモリセルトランジスタと同じワ
ード線に接続されている複数の非選択メモリセルトラン
ジスタを通ってプリチャージ電流が流れるようにしたた
め、従来に比べてプリチャージ電流が流れる非選択メモ
リセルトランジスタ数が多く、選択仮想グランド線に回
り込むプリチャージ電流値を小さくでき、よって、従来
に比し選択メモリセルトランジスタを流れる電流量の減
少を軽減できる。
ば、ビット線選択回路を構成する３個のビット線選択ト
ランジスタの２本のビット線選択線に対する接続配置
を、隣り合うビット線選択回路において逆配置とし、選
択されたメモリセルトランジスタに接続された選択仮想
グランド線には、選択メモリセルトランジスタと同じワ
ード線に接続されている複数の非選択メモリセルトラン
ジスタを通ってプリチャージ電流が流れるようにしたた
め、従来に比べてプリチャージ電流が流れる非選択メモ
リセルトランジスタ数が多く、選択仮想グランド線に回
り込むプリチャージ電流値を小さくでき、よって、従来
に比し選択メモリセルトランジスタを流れる電流量の減
少を軽減できる。
【００３２】また、本発明では、ビット線選択回路を構
成する複数のビット線選択トランジスタのビット線選択
線に対する接続配置を、隣り合うビット線選択回路にお
いて逆配置としただけであるので、従来と同じ数のトラ
ンジスタにより構成できる。
成する複数のビット線選択トランジスタのビット線選択
線に対する接続配置を、隣り合うビット線選択回路にお
いて逆配置としただけであるので、従来と同じ数のトラ
ンジスタにより構成できる。
【図１】本発明の一実施の形態の構成図である。
【図２】従来の一例の構成図である。
【図３】従来の他の例の構成図である。
１、４ 選択回路 ２、５ プリチャージ回路 ３ センスアンプ Ｍ０１〜Ｍｎ８ メモリセルトランジスタ Ｓ１４〜Ｓ１９ ビット線選択トランジスタ Ｓ２０〜Ｓ２６ 仮想グランド（ＧＮＤ）線選択トラン
ジスタ Ｄ１〜Ｄ９ ビット線及び仮想グランド（ＧＮＤ）線 ＷＤ０〜ＷＤｎ ワード線 ＢＳ０、ＢＳ１ ビット線選択線 ＢＳ２、ＢＳ３ 仮想グランド線選択線 Ｙ１、Ｙ２ ビット線 ＶＧ１、ＶＧ２、ＶＧ３ 仮想グランド線 ＳＥＬ１、ＳＥＬ２ ビット線選択回路
ジスタ Ｄ１〜Ｄ９ ビット線及び仮想グランド（ＧＮＤ）線 ＷＤ０〜ＷＤｎ ワード線 ＢＳ０、ＢＳ１ ビット線選択線 ＢＳ２、ＢＳ３ 仮想グランド線選択線 Ｙ１、Ｙ２ ビット線 ＶＧ１、ＶＧ２、ＶＧ３ 仮想グランド線 ＳＥＬ１、ＳＥＬ２ ビット線選択回路
Claims (2)
- 【請求項１】 アレイ状に配列された複数のメモリセル
トランジスタと、 前記複数のメモリセルトランジスタのうち、列方向の複
数のメモリセルトランジスタのドレイン、ソースに接続
された複数のビット線及び仮想グランド線と、 前記ビット線及び仮想グランド線に直交し、行方向の複
数のメモリセルトランジスタのゲートに接続された複数
のワード線と、 前記複数のワード線にそれぞれ平行な各２本のビット線
選択線及び仮想グランド線選択線と、 複数列の複数のメモリセルトランジスタを単位として設
けられ、前記ビット線選択線の電位に応じて、該複数列
の複数のメモリセルトランジスタに接続された前記ビッ
ト線及び仮想グランド線を列単位でビット線に選択す
る、それぞれ３個のビット線選択トランジスタからなる
複数のビット線選択回路と、 前記仮想グランド線選択線の電位に応じて、前記複数の
メモリセルトランジスタに接続された前記ビット線及び
仮想グランド線を列単位で仮想グランド線に選択する仮
想グランド線選択回路とを有し、前記ビット線選択回路
を構成する３個のビット線選択トランジスタの前記２本
のビット線選択線に対する接続配置を、隣り合う該ビッ
ト線選択回路において逆配置としたことを特徴とする半
導体記憶装置。 - 【請求項２】 前記隣り合うビット線選択回路の一方に
接続された第１のビット線にセンスアンプと第１のプリ
チャージ回路の一方を切替接続し、他方のビット線選択
回路に接続された第２のビット線に前記センスアンプと
第１のプリチャージ回路の他方を切替接続する第１の選
択回路と、前記仮想グランド線選択回路により選択され
た仮想グランド線を仮想グランドに接続し、非選択の仮
想グランド線を第２のプリチャージ回路に接続する第２
の選択回路を有することを特徴とする請求項１記載の半
導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8169392A JP2882370B2 (ja) | 1996-06-28 | 1996-06-28 | 半導体記憶装置 |
| TW086109132A TW329055B (en) | 1996-06-28 | 1997-06-27 | Semiconductor memory device |
| KR1019970031031A KR100304750B1 (ko) | 1996-06-28 | 1997-06-28 | 반도체기억장치 |
| US08/885,742 US5875128A (en) | 1996-06-28 | 1997-06-30 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8169392A JP2882370B2 (ja) | 1996-06-28 | 1996-06-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1011991A JPH1011991A (ja) | 1998-01-16 |
| JP2882370B2 true JP2882370B2 (ja) | 1999-04-12 |
Family
ID=15885757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8169392A Expired - Lifetime JP2882370B2 (ja) | 1996-06-28 | 1996-06-28 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
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| JP (1) | JP2882370B2 (ja) |
| KR (1) | KR100304750B1 (ja) |
| TW (1) | TW329055B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| JP3211745B2 (ja) * | 1997-09-18 | 2001-09-25 | 日本電気株式会社 | 半導体記憶装置 |
| JP3608919B2 (ja) * | 1997-10-07 | 2005-01-12 | シャープ株式会社 | 半導体記憶装置 |
| US6633496B2 (en) * | 1997-12-12 | 2003-10-14 | Saifun Semiconductors Ltd. | Symmetric architecture for memory cells having widely spread metal bit lines |
| TW480714B (en) * | 1998-07-15 | 2002-03-21 | United Microelectronics Corp | Flash memory structure |
| JP3336985B2 (ja) | 1999-01-29 | 2002-10-21 | 日本電気株式会社 | 半導体記憶装置 |
| US6256231B1 (en) * | 1999-02-04 | 2001-07-03 | Tower Semiconductor Ltd. | EEPROM array using 2-bit non-volatile memory cells and method of implementing same |
| JP3582773B2 (ja) | 1999-03-30 | 2004-10-27 | シャープ株式会社 | 半導体記憶装置 |
| JP2001297593A (ja) * | 2000-04-10 | 2001-10-26 | Nec Corp | 半導体記憶装置及びデータ出力方法 |
| JP2001344985A (ja) * | 2000-06-05 | 2001-12-14 | Nec Corp | 半導体記憶装置 |
| JP3709132B2 (ja) | 2000-09-20 | 2005-10-19 | シャープ株式会社 | 不揮発性半導体記憶装置 |
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| US6456533B1 (en) | 2001-02-28 | 2002-09-24 | Advanced Micro Devices, Inc. | Higher program VT and faster programming rates based on improved erase methods |
| US6307784B1 (en) | 2001-02-28 | 2001-10-23 | Advanced Micro Devices | Negative gate erase |
| US6442074B1 (en) | 2001-02-28 | 2002-08-27 | Advanced Micro Devices, Inc. | Tailored erase method using higher program VT and higher negative gate erase |
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1997
- 1997-06-27 TW TW086109132A patent/TW329055B/zh active
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- 1997-06-30 US US08/885,742 patent/US5875128A/en not_active Expired - Fee Related
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |