KR100356769B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

Info

Publication number
KR100356769B1
KR100356769B1 KR1020000011014A KR20000011014A KR100356769B1 KR 100356769 B1 KR100356769 B1 KR 100356769B1 KR 1020000011014 A KR1020000011014 A KR 1020000011014A KR 20000011014 A KR20000011014 A KR 20000011014A KR 100356769 B1 KR100356769 B1 KR 100356769B1
Authority
KR
South Korea
Prior art keywords
virtual ground
memory cell
line
ground line
lines
Prior art date
Application number
KR1020000011014A
Other languages
English (en)
Other versions
KR20000071416A (ko
Inventor
모리카와요시나오
타니모토쥰이찌
Original Assignee
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 샤프 가부시키가이샤 filed Critical 샤프 가부시키가이샤
Publication of KR20000071416A publication Critical patent/KR20000071416A/ko
Application granted granted Critical
Publication of KR100356769B1 publication Critical patent/KR100356769B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G11C17/126—Virtual ground arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 복수의 비트 라인; 복수의 가상 접지 라인; 및 어레이로 배열된 복수의 메모리셀 트랜지스터;를 포함하고, 상기 복수의 비트라인은 복수의 메모리셀 트랜지스터 중에서 판독되어야 하는 메모리셀 트랜지스터에 직접 접속되는 선택 비트라인과 비선택 비트라인을 포함하고, 상기 복수의 가상 접지 라인은 판독되어야 하는 메모리셀 트랜지스터에 직접 접속되는 선택 가상 접지 라인과 비선택 가상 접지 라인을 포함하고, 상기 비선택 비트라인은 충전되어야 하는 충전 비선택 비트라인과 접지되어야 하는 비선택 더미 비트라인을 포함하며, 상기 비선택 가상 접지 라인은 충전되어야 하는 충전 비선택 가상 접지 라인을 포함하고, 상기 비선택 더미 비트라인은 상기 선택 가상 접지 라인 및 상기 충전 비선택 비트라인과 상기 충전 비선택 가상 접지 라인중 하나 사이에 접속되는 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 비트라인과 가상 접지 라인을 이용한 메모리 셀내에서 정보를 판독하기 위한 메모리 어레이에 관한 것이다.
비트 라인과 가상 접지 라인을 사용한 MROM(Mask Read Only Memory)의 메모리 셀내에서 정보를 판독하는 종래의 시스템이 있다.
도 6은 그러한 시스템에서 동작하는 종래의 MROM에서 메모리 어레이(600)의 구성을 도시한 개념도이다.
도 6에 도시된 메모리 어레이(600)는 복수의 비트라인(601)과 복수의 가상 접지 라인(602)을 포함한다. MOSFET(603) 또는 MOSFET(603A)은 인접한 비트 라인(601)과 가상 접지 라인(602)의 각 쌍 간에 접속된다. MOSFET(603, 603A)은 후술되는 메모리 어레이(600)내에 이진 정보를 저장하며 이후 "메모리 셀 트랜지스터"로 부른다. 도 6에서, 메모리셀 트랜지스터(603)는 선택된 메모리셀 트랜지스터이며, 그로부터 정보가 판독된다. 워드 라인(605)은 비트 라인(601)과 가상 접지 라인(602)에 수직한 상태로 제공된다. 워드 라인(605)은 메모리셀 트랜지스터(603, 603A)의 각각의 게이트 전극(604)에 접속된다. 복수의 메모리셀 트랜지스터(603, 603A)는 하나의 워드 라인(605)에 접속되어, 메모리셀의 공간 효율성을 향상시킨다. 선택된 메모리셀 트랜지스터(603)에 접속된 비트 라인(601)은 충전 회로(1)와 센스 회로(2)에 접속되며, 상기 선택된 메모리셀 트랜지스터(603)에 접속된 가상 접지 라인(602)은 접지된다. 충전 회로(1)는 비트 라인(601)을 충전하기 위한 한 예시적인 장치이다.
메모리 어레이(600)는 다음의 두가지 타입의 메모리셀 트랜지스터를 포함하기 위해 제조된다. 한 타입의 메모리셀 트랜지스터는 상대적으로 높은 임계 레벨을 가진다; 즉, 소정 전압이 게이트 전극(604)(OFF 트랜지스터)을 통해 워드 라인(605)에 의해 인가될 때 턴 온 되지 않는다. 다른 타입의 메모리셀 트랜지스터는 상대적으로 낮은 임계 레벨을 가진다; 즉, 게이트 전극(604)(ON 트랜지스터)을 통해 워드 라인(605)에 의해 소정 전압이 인가되면 턴 온 된다. 따라서, 이진 정보는 메모리 어레이(600)내에 저장된다.
종래의 메모리 어레이(600)에서, 정보는 다음과 같은 방식으로 판독된다. 메모리셀 트랜지스터(603)에 접속된 비트 라인(601)은 충전 회로(1)에 의해 충전되며, 상기 메모리셀 트랜지스터(603)에 접속된 가상 접지 라인(602)은 접지된다. 전위 상태에서, ON 트랜지스터와 OFF 트랜지스터간의 차이는 센스 회로(2)에 의해 판독된다. 따라서, 메모리셀 트랜지스터(603)에 저장된 정보는 ON 또는 OFF 인 것으로 판단된다.
고속으로 그러한 메모리 어레이내의 정보를 판독하기 위한 한가지 공지된 시스템은 계층적 비트라인 시스템이다(hierarchical bit line system). 이러한 시스템에서 동작하는 메모리 어레이는 주 비트라인, 부 비트라인 및 상기 주 비트라인과 부 비트라인을 접속하기 위한 뱅크 트랜지스터(bank transistor)를 포함한다.
주 비트라인은 금속층으로 주로 형성되고, 부 비트라인은 주로 확산층으로 형성된다. 확산층은 각 메모리셀 트랜지스터의 소스와 드레인으로 기능한다. 뱅크 트랜지스터에서 워드 라인(WL1-WLn)에 접속된 게이트 전극을 각각 갖는 메모리셀의 그룹은 뱅크로 불린다. 메모리셀의 공간 효율성을 향상시키기 위해, 하나의 주 비트라인은 뱅크 대 뱅크 기준으로 상기 뱅크 트랜지스터를 통해 복수의 부 비트라인에 접속된다. 고속 판독은 뱅크 대 뱅크 기준으로 주 비트라인을 통해 메모리셀을 액세스함으로써 구현될 수 있다.
도 7은 계층적 비트 라인 시스템의 메모리 어레이 회로(700)의 구성이다.
도 7에 도시된 바와 같이, 메모리 어레이 회로(700)는 어레이로 배열된 복수의 메모리셀 트랜지스터를 포함하는 메모리 어레이(40)를 포함한다. 더 상세히, 메모리 어레이(40)는 복수의 워드 라인(예를 들면, 워드 라인WL0-WLn)을 포함한다. 각 워드 라인(예를 들면, 워드 라인 WL0)은 복수의 메모리셀 트랜지스터(메모리셀 트랜지스터 M0-M14)의 각 메모리셀 트랜지스터의 게이트에 접속된다. 복수의 비트라인과 복수의 가상 접지 라인은 워드 라인에 수직으로 제공된다. 도 7에서, 주 비트 라인은 MB0, MB2, MB4, MB6 및 MB8으로 나타난다. 그리고, 가상 접지 라인은 MB1, MB3, MB5 및 MB7로 나타난다. 하나의 워드 라인에 접속된 메모리셀 트랜지스터의 드레인은 각각 인접한 메모리셀 트랜지스터의 소스에 접속된다. 따라서, 메모리셀 트랜지스터는 직렬로 접속된다. 부 비트라인은 각 메모리셀 트랜지스터의 소스와 인접 메모리셀 트랜지스터의 드레인 간에 접속된다.
주 비트라인(MB2)과 가상 접지 라인(MB3)은 이후에 설명된다. 주 비트라인(MB2)은 부 비트라인(SB2, SB4)에 접속된다. 부 비트라인(SB2)은 메모리셀 트랜지스터(M1)의 드레인과 뱅크 트랜지스터(BK1-2)를 통해 메모리셀 트랜지스터(M2)의 소스에 접속된다. 부 비트라인(SB4)은 뱅크 트랜지스터(BK1-1)을 통해 메모리셀 트랜지스터(M3)의 드레인과 메모리셀 트랜지스터(M4)의 소스에 접속된다. 뱅크 트랜지스터(BK1-1)의 게이트는 뱅트 선택 라인(BKL1)에 접속되기 때문에, 뱅크 트랜지스터(BK1-1)는 뱅크 선택 라인(BKL1)에 의해 선택된다. 뱅크 트랜지스터(BK1-2)의 게이트는 뱅크 선택 라인(BKL2)에 접속되므로, 뱅크 트랜지스터(BK1-2)는 뱅크 선택 라인(BKL2)에 의해 선택된다. 메모리셀 트랜지스터(M2)의 드레인과 메모리셀 트랜지스터(M3)의 소스는 부 비트라인(SB3)에 접속된다.
주 비트라인(MB2)은 예를 들면, 블록 선택 회로(30), 충전 및 접지 선택 회로(10)와 충전 및 센스 회로(20)에 접속된다. 더 상세히, 주 비트라인(MB2)으로부터의 전류는 충전 및 접지 선택 회로(10)로 블록 선택 회로(30)의 트랜지스터(TR1)를 거쳐 입력된다. 전류는 트랜지스터(TR2, TR3)를 거쳐 별도로 보내지기 위해 두개로 분리된다. 분리된 전류는 충전 및 센스회로(20)내에서 충전 회로(1)로 입력된다. 충전 및 접지 선택 회로(10)에서 트랜지스터(TR3)를 통해 보내진 전류는 충전 및 센스 회로(20)에서 센스 회로(50)에 의해 검출된다. 트랜지스터(TR1, TR2, TR3)의 게이트는 라인(BLOCKSEL1, BSEL1, BSEL2)에 각각 접속되며 그로부터 제어된다.
메모리셀 트랜지스터(M4)의 드레인과 메모리셀 트랜지스터(M5)의 소스는 부비트라인(SB5)에 접속된다. 부 비트라인(SB5)은 뱅크 트랜지스터(BK3-2)를 거쳐 가상 접지 라인(MB3)에 접속된다. 뱅크 트랜지스터(BK3-2)의 게이트는 뱅크 선택 라인(BKL3)에 접속된다. 가상 접지 라인(MB3)으로부터의 전류는 충전 및 접지 선택 회로(10)로 블록 선택 회로(30)의 트랜지스터(TR4)를 통해 입력된다. 전류는 두개로 분리되어 트랜지스터(TR5, TR6)로 각각 보내진다. 트랜지스터(TR5)를 통해 보내진 전류는 충전 및 접지 선택 회로(10)에서 접지된다. 트랜지스터(TR6)를 통해 보내진 전류는 충전 및 센스 회로(20)내의 충전 회로(1)로 입력된다. 트랜지스터(TR4, TR5, TR6)의 게이트는 라인(BLOCKSEL1, VGSEL1, VGSEL2)에 각각 접속되어 제어된다.
다른 주 비트라인과 가상 접지 라인에 관한 구성은 주 비트라인(MB2)과 가상 접지 라인(MB3)에 관한 구성과 실질적으로 동일하므로, 여기에서 상술하지 않는다.
충전 및 접지 선택 회로(10)와 충전 및 센스 회로(20)는 복수의 블록 선택 회로(30)에 접속될 수 있다.
메모리 어레이 회로(700)는 메모리셀 트랜지스터(M4)로부터 정보를 판독하기 위해(즉, 메모리셀 트랜지스터(M4)가 선택될 때) 다음과 같은 방식으로 동작한다.
메모리셀 트랜지스터(M4)의 게이트에 접속된 워드라인(WL0)은 하이(하이 레벨)로 되고 다른 워드라인(WL1-WLn)은 로우(로우 레벨)로 된다. 뱅크 트랜지스터(BK1-1)를 온 트랜지스터가 되도록 하기 위해, 뱅크 선택 라인(BKL1)이 하이로 된다. 뱅크 트랜지스터(BK3-2)를 온 트랜지스터가 되도록 하기 위해, 뱅크 선택 라인(BKL3)은 하이로 된다. 뱅크 선택 라인(BKL2, BKL4)은 로우로 된다.
그리고 나서, 전류 경로 (MB2)-(BK1-1)-(SB4) 및 (SB5)-(BK3-2)-(MB3)가 형성된다. 메모리셀 트랜지스터(M4)가 온 트랜지스터인 경우에, 라인(BSEL2, VGSEL1, BLOCKSEL1)은 하이로 되고 라인(BSEL1, VGSEL2)이 로우로 될 때, 선택된 주 비트라인(MB2)은 충전 레벨에 있도록 되며 선택된 가상 접지 라인(MB3)은 접지 레벨에 있도록 된다. 따라서, 경로 (MB2)-(BK1-1)-(SB4)-(M4)-(SB5)-(BK3-2)-(MB3)에서 전류가 흐른다.
트랜지스터(TR1)를 거쳐 선택된 주 비트라인(MB2)에 접속된 센스 회로(50)는 예를 들면, 충전 레벨로부터 선택된 주 비트라인(MB2)의 레벨에서의 변화에 따라 메모리셀 트랜지스터(M4)가 온 트랜지스터인지를 결정한다.
그러나, 선택된 메모리셀 트랜지스터(M4)가 오프 트랜지스터이고 메모리셀 트랜지스터(M4)의 근방에서 비선택된 메모리셀 트랜지스터(M3, M2, M1, M0 등)가 온 트랜지스터인 경우에, 전류 경로 (M4)-(M3)-(M2)-(M1) ...는 메모리셀 트랜지스터(M4)가 오프 트랜지스터일 지라도 형성된다.
따라서, 선택된 주 비트라인(MB2)이 충전 레벨로 될 때, 전류는 (MB2)-(BK1-1)-(SB4)-(M3)-(M2)-(M1) ....의 경로로 흐른다. 이러한 경로로 흐르는 전류는 "바이패스 전류 I1"으로 불린다. 그 결과, 선택된 메모리셀 트랜지스터(M4)는 오프 트랜지스터이지만 온 트랜지스터 인 것 처럼 행동한다. 그러한 행동을 방지하기 위해, 비선택된 비트 라인과 비선택된 접지 라인은 종래의 회로에서 충전레벨에 있도록 된다.
도 7에 도시된 메모리 어레이 회로(700)에서, 비선택된 비트라인(MB0)과 비선택된 비트라인(MB1)은 충전 레벨에 있도록 된다. 그 결과, 메모리셀 트랜지스터(M3, M2, M1, M0 등)는 온 트랜지스터일 지라도, 바이패스 전류(I1)가 발생되지 않는다. 따라서, 메모리셀 트랜지스터(M4)에 접속된 선택된 주 비트라인(MB2)은 메모리셀 트랜지스터(M4)가 온 트랜지스터일때와 메모리셀 트랜지스터(M4)가 오프 트랜지스터일 때 서로 다르게 행동한다.
그러나, 바이패스 전류(I1)를 방지하기 위한 상술한 시스템은 선택된 트랜지스터가 온 트랜지스터일 때 바람직하지 않게 판독 마진이 감소된다. 이러한 문제를 해결하기 위해, 일본 특개평 제10-11991호는 도 9를 참조하여 이하에서 설명되는 바와 같이 메모리셀 트랜지스터와 뱅크 트랜지스터를 접속하기 위한 구체적인 시스템을 제안한다.
도 7을 참조하여, 바이패스 전류(I1)가 더 상세히 설명된다.
상술한 바와 같이, 메모리셀 트랜지스터(M4)로부터 정보를 판독하기 위해, 선택된 주 비트라인(MB2)은 충전 레벨에 있도록 되며, 선택된 가상 접지 라인(MB3)은 접지 레벨에 있도록 된다. 또한, 상술한 바와 같이, 비선택된 주 비트라인(MB0)과 비선택된 가상 접지 라인(MB1)은 충전 레벨에 있도록 된다. 비선택된 주 비트라인(MB4)과 비선택된 가상 접지 라인(MB5)은 또한 다음과 같은 이유로 충전된다.
일반적으로, 판독 동작의 한 사이클은 복수의 메모리셀 트랜지스터로부터 동시에 정보를 판독한다. 메모리 어레이 회로(700)에서, 메모리셀 트랜지스터(M12)에서의 정보는 메모리셀 트랜지스터(M4)에서의 정보와 동시에 판독가능하다. 비선택된 주 비트라인(MB4)과 비선택된 가상 접지 라인(MB5)은 바이패스 전류의 발생을 방지하기 위해 충전되는데, 그렇게 하지 않으면 상기 바이패스 전류가 발생되어 정보가 메모리셀 트랜지스터(M12)로부터 판독될 때 부 비트라인(SB12)으로부터 흐른다.
따라서, 메모리셀 트랜지스터(M4) 근방의 메모리셀 트랜지스터(M5, M6, M7, M8 등)가 온 트랜지스터일 때, 비선택된 비트라인(MB4)과 비선택된 접지 라인(MB5)은 충전 레벨에 있도록 된다. 그 결과, 부 비트라인(SB4, SB5)은 각각의 뱅크 트랜지스터를 통해 충전 레벨에 있도록 된다. 따라서, 전류 경로, (SB8)-(M7)-(M6)-(M5)-(M4)-(SB4)가 형성된다. 이러한 경로로 흐르는 전류는 "바이패스 전류(I2)"로 불린다. 선택된 메모리셀 트랜지스터(M4)가 온 트랜지스터일 때, 바이패스 전류(I2)는 경로 (MB2)-(BK1-1)-(SB4)-(M4)-(SB5)-(BK3-2)-(MB3)에서 흐르는 판독 전류를 감소시킨다. 판독 전류에서 그러한 감소는 메모리셀 트랜지스터로부터의 정보의 속도를 감소시키고 바람직하지 않게는 정보의 판독 에러를 유발한다.
도 8은 하나의 워드 라인에 접속된 복수의 메모리셀 트랜지스터를 포함하는 메모리 어레이(40)의 구성을 도시한다. 비선택된 비트 라인(MB4)과 비선택된 가상 접지 라인(MB5)이 충전될 때 바이패스 전류(I2)가 발생되어, 메모리셀 트랜지스터(M4)가 온 트랜지스터일 때 메모리셀 트랜지스터(M4)로부터의 정보를 판독하기 위한 판독 전류를 감소시킨다. 그러나, 비선택된 주 비트라인(MB4)과 비선택된 접지 라인(MB5)은 메모리셀 트랜지스터(M12)가 오프 트랜지스터일 때 메모리셀 트랜지스터(M12)로부터 정보를 판독하기 위해 반드시 충전될 필요는 없다.
바이패스 전류의 문제에 대한 가능한 다른 해결 방안에 따르면, 메모리셀 트랜지스터(M4, M12)간의 비선택된 메모리셀 트랜지스터의 수는 증가하며, 비선택된 주 비트라인(801)과 비선택된 가상 접지 라인(802)은 최소 요구레벨로만 충전된다. 이러한 방식으로, 선택된 주 비트라인을 흐르는 바이패스 전류(I2)에 대응하는 전류는 감소된다. 그러나, 이러한 시스템은 근본적으로 바이패스 전류(I2)를 제거하지 못한다.
메모리셀 트랜지스터(M4, M12)간의 모든 비선택된 메모리셀 트랜지스터가 온 트랜지스터일 경우에, 메모리셀 트랜지스터(M12)가 오프 트랜지스터일 때 메모리셀 트랜지스터(M12)로부터의 정보를 판독하기 위해 필수불가결한 비선택된 주 비트라인(MB4)과 비선택된 접지 라인(MB5)의 충전은 단순히 바이패스 전류(I1)에 대응하는 전류를 감소시킬 뿐, 메모리셀 트랜지스터(M4)가 온 트랜지스터일 때 근본적으로 메모리셀 트랜지스터(M4)로부터 정보를 판독하기 위한 전류를 감소시킨다는 문제점을 해결하지 못한다. 이러한 바이패스 전류(I2)에 대응하는 전류는 이후에 "판독 기생 전류"로 불릴 것이다.
일본 특개평 제10-11991호에 기재된 반도체 메모리 장치는 도 9를 참조하여 설명된다. 도 9는 반도체 메모리 장치(300)의 회로 구성도이다.
반도체 메모리 장치(300)에서, 주 비트라인(BS0-BS3)에 접속된 뱅크 트랜지스터와 주 비트라인(BS4-BS7)에 접속된 뱅크 트랜지스터가 서로 다른 방식으로 뱅크 선택 라인(BKL1-BKL4)에 접속된다. 메모리셀 트랜지스터(M4)가 선택되면, 주 비트라인(BS4)과 가상 접지 라인(BS3)이 선택된다. 비선택 주 비트라인(BS1)이 이때 충전 레벨에 있기 때문에, 전류는 비선택 메모리셀 트랜지스터(M2, M3)를 통해 선택된 가상 접지 라인(BS3)으로 흐른다. 그러나, 전류가 선택된 가상 접지 라인(BS3)으로 그를 통해 흐르는 두개의 비선택 메모리셀 트랜지스터(M2, M3)가 있기 때문에, 판독 기생 전류는 감소될 수 있다.
반도체 메모리 장치(300)는 판독 기생 전류가 그 양을 감소시키더라도 발생한다는 문제점을 해결하지는 못한다.
본 발명의 한 측면에 따르면, 복수의 비트 라인; 복수의 가상 접지 라인; 및 어레이로 배열된 복수의 메모리셀 트랜지스터;를 포함하고, 상기 복수의 비트라인은 복수의 메모리셀 트랜지스터 중에서 판독되어야 하는 메모리셀 트랜지스터에 직접 접속되는 선택 비트라인과 비선택 비트라인을 포함하고, 상기 복수의 가상 접지 라인은 판독되어야 하는 메모리셀 트랜지스터에 직접 접속되는 선택 가상 접지 라인과 비선택 가상 접지 라인을 포함하고, 상기 비선택 비트라인은 충전되어야 하는 충전 비선택 비트라인과 접지되어야 하는 비선택 더미 비트라인을 포함하며, 상기 비선택 가상 접지 라인은 충전되어야 하는 충전 비선택 가상 접지 라인을 포함하고, 상기 비선택 더미 비트라인은 상기 선택 가상 접지 라인 및 상기 충전 비선택 비트라인과 상기 충전 비선택 가상 접지 라인 중 하나 사이에 접속되는 반도체 메모리 장치를 제공한다.
본 발명의 한 실시예에 있어서, 상기 반도체 메모리 장치는 복수의 비트라인에 수직으로 제공된 복수의 워드라인을 더 포함한다.
본 발명의 한 실시예에 있어서, 상기 복수의 워드 라인 중 적어도 하나의 워드 라인의 일부는 상기 복수의 메모리셀 트랜지스터의 적어도 하나의 메모리셀 트랜지스터의 게이트에 접속된다.
본 발명의 한 실시예에 있어서, 상기 복수의 가상 접지 라인의 적어도 하나의 가상 접지 라인의 일부는 복수의 메모리셀 트랜지스터의 적어도 하나의 메모리셀 트랜지스터의 소스에 접속되며, 상기 복수의 가상 접지 라인의 적어도 하나의 가상 접지 라인의 일부는 복수의 메모리셀 트랜지스터의 적어도 하나의 메모리셀 트랜지스터의 드레인에 접속되며, 상기 소스에 접속된 복수의 가상 접지 라인의 적어도 하나의 가상 접지 라인은 드레인에 접속된 복수의 가상 접지 라인의 적어도 하나의 가상 접지 라인과 상이하다.
본 발명의 한 실시예에서, 상기 선택 가상 접지 라인과 상기 비선택 더미 비트라인은 서로 다른 접지 장치를 통해 접지된다.
본 발명의 한 실시예에 있어서, 상기 비선택 비트라인과 비선택 가상 접지 라인은 상기 선택 가상 접지 라인과 비선택 더미 비트라인 사이에 접속되며, 판독되어야 하는 메모리셀 트랜지스터로부터 정보를 판독하기 위해 부유 상태에 있다.
본 발명의 한 실시예에서, 상기 반도체 메모리 장치는 판독전용 메모리이다.
본 발명의 다른 측면에 따르면, 복수의 비트라인; 복수의 가상 접지 라인; 및 어레이로 배열된 복수의 메모리셀 트랜지스터;를 포함하고, 상기 복수의 비트라인은 복수의 메모리셀 트랜지스터 중에서 판독되어야 하는 메모리셀 트랜지스터에 직접 접속되는 선택 비트라인과 비선택 비트라인을 포함하고, 상기 복수의 가상 접지 라인은 판독되어야 하는 메모리셀 트랜지스터에 직접 접속된 선택 가상 접지 라인과 비선택 가상 접지 라인을 포함하고, 상기 비선택 비트라인은 충전되어야 하는 충전 비선택 비트라인을 포함하며, 상기 비선택 가상 접지 라인은 충전되어야 하는 충전 비선택 가상 접지 라인과 접지되어야 하는 비선택 더미 가상 접지라인을 포함하고, 상기 비선택 더미 가상 접지라인은 상기 선택 가상 접지 라인 및 충전 비선택 비트라인 과 충전 비선택 가상 접지 라인중 하나 사이에 접속된다.
본 발명의 한 실시예에 있어서, 복수의 비트라인에 수직으로 제공되는 복수의 워드라인을 더 포함한다.
본 발명의 한 실시예에서, 복수의 워드라인의 적어도 하나의 워드 라인의 일부는 복수의 메모리셀 트랜지스터의 적어도 하나의 메모리셀 트랜지스터의 게이트에 접속된다.
본 발명의 한 실시예에서, 상기 복수의 가상 접지 라인의 적어도 하나의 가상 접지 라인의 일부는 복수의 메모리셀 트랜지스터의 적어도 하나의 메모리셀 트랜지스터의 소스에 접속되고, 상기 복수의 가상 접지 라인의 적어도 하나의 가상 접지 라인의 일부는 복수의 메모리셀 트랜지스터의 적어도 하나의 메모리셀 트랜지스터의 드레인에 접속되며, 상기 소스에 접속된 복수의 가상 접지 라인의 적어도 하나의 가상 접지 라인은 상기 드레인에 접속된 복수의 가상 접지 라인의 적어도 하나의 가상 접지 라인과 상이하다.
본 발명의 한 실시예에서, 선택 가상 접지 라인과 비선택 더미 가상 접지 라인은 서로 다른 접지 장치를 통해 접지된다.
본 발명의 한 실시예에서, 비선택 비트라인과 비선택 가상 접지 라인은 선택 가상 접지 라인과 비선택 더미 가상 접지 라인사이에 접속되며, 판독되어야 하는 메모리셀 트랜지스터로부터 정보를 판독하기 위해 부유 상태에 있다.
본 발명의 한 실시예에서, 상기 반도체 메모리는 판독 전용 메모리이다.
본 발명에 따르면, 판독 기생 전류는 실질적으로 감소된다. 따라서, 선택된 주 비트라인을 판독하기 위한 전류의 양은 증가하여 안정성을 향상시키고 메모리셀로부터 정보 판독 속도까지 향상시킨다. 선택된 비트라인을 판독하기 위한 전류의 양이 증가하기 때문에, 주 비트라인에 접속된 뱅크의 수는 증가될 수 있다. 이로 인해 워드 라인의 수가 감소되며, 워드 라인의 수가 감소되어 칩이 더욱 소형화될 수 있다.
따라서, 본 발명은 단순히 판독 기생 전류의 양을 감소시키는 것 대신에 선택된 비트 라인으로 흐르는 판독 기생 전류를 실제로 제거하기 위한 반도체 메모리 장치를 제공한다는 잇점을 가능하게 한다.
본 발명의 이러한 잇점과 여타의 잇점은 당업자에게 첨부된 도면을 참조하여 후술되는 상세한 설명을 이해할 때 더욱 명확할 것이다.
도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 개념도로서, 판독 기생 전류가 선택된 메모리셀 트랜지스터로 흐르지 않도록 하는 상태를 도시한 도면.
도 2는 도 1에 도시된 반도체 메모리 장치의 회로 구성도.
도 3은 도 1에 도시된 반도체 메모리 장치의 회로 구성도로서, 판독 기생 전류가 선택된 메모리셀 트랜지스터로 흐르지 않도록 될 때 부 비트라인의 상태를 도시한 도면.
도 4는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 회로 구성도.
도 5는 도 4에서 도시된 반도체 메모리 장치의 회로 구성도로서, 판독 기생 전류가 선택된 메모리셀 트랜지스터로 흐르는 것이 방지된 때 부 비트라인의 상태를 도시한 회로 구성도.
도 6은 종래의 MROM의 개념도.
도 7은 계층 시스템의 종래의 메모리 어레이 회로의 회로 구성도.
도 8은 도 7에 도시된 바와 같은 메모리 어레이 회로의 메모리 어레이의 구성으로서, 비선택 비트 라인과 비선택된 가상 접지 라인이 충전되는 구성을 도시한 도면.
도 9는 종래의 반도체 메모리 장치의 회로 구성을 도시한 도면.
이하, 본 발명은 첨부된 도면을 참조하여 실시예에 의해 설명된다.
(제1 실시예)
본 발명에 따른 제1 실시예에서 반도체 메모리 장치(100)는 도 1 및 2를 참조하여 설명된다. 이 실시예에서, 반도체 메모리 장치(100)는 판독 전용 메모리이다.
도 1은 반도체 메모리 장치(100)의 개념도이며, 도 2는 반도체 메모리 장치(100)의 회로 구성도이다. 도 1은 판독 기생 전류(I2')가 비선택된 더미 가상 접지 라인(103: 화살표로 나타냄)으로 흐르며, 그 결과 판독 기생 전류(I2')가 선택된 비트 라인(101) 또는 선택된 가상 접지 라인(102: 점선으로 나타남)으로 흐르지 않는 상태를 나타낸다.
도 2에서 도시된 바와 같이, 반도체 메모리 장치(100)는 메모리 어레이(140), 블록 선택 회로(130), 충전 및 접지 선택 회로(110), 그리고 충전 및 센스 회로(120)를 포함한다. 충전 및 접지 선택 회로(110)와 충전 및 센스 회로(120)는 복수의 블록 선택 회로(130)에 접속될 수 있다. 메모리 어레이(140)의 뱅크 구조는 도 7에 도시된 바와 같은 메모리 어레이 회로(700)의 메모리 어레이(40)의 뱅크 구조와 동일하다.
충전 및 접지 선택 회로(110)는 도 7에 도시된 바와 같이 충전 및 접지 선택 회로(10)과 다른 방식으로 동작한다. 구체적으로, 충전 및 접지 선택 회로(110)는 메모리 어레이(140)의 비트 라인과 가상 접지 라인을 제어한다.
도 2에 도시된 반도체 메모리 장치(100)는 도 7에 도시된 메모리 어레이 회로(700)의 구조와 동일한 기본 구조를 가진다.
도 2에 도시된 바와 같이, 메모리 어레이(140)는 어레이로 배열된 복수의 메모리셀 트랜지스터를 포함한다. 더 상세히, 메모리 어레이(140)는 복수의 워드라인(예를 들면, 워드 라인 WL0-WLn)을 포함한다. 각 워드 라인(예를 들면, 워드 라인 WL0)은 복수의 메모리셀 트랜지스터 중 각 메모리셀 트랜지스터의 게이트에 접속된다(예를 들면, 메모리셀 트랜지스터, M0-M20). 복수의 비트라인과 복수의 가상 접지 라인은 워드 라인에 수직으로 제공된다. 도 2에서, 주 비트라인은 (MB0, MB2, MB4, MB6, MB8, MB10)으로 나타내며, 가상 접지 라인은 (MB1, MB3, MB5, MB7, MB9, MB11)으로 나타난다. 하나의 워드 라인에 접속된 메모리셀 트랜지스터의 드레인은 인접한 메모리셀 트랜지스터의 소스에 각각 접속된다. 따라서, 메모리셀 트랜지스터는 직렬로 접속된다. 부 비트라인은 각각의 메모리셀 트랜지스터의 소스와 인접한 메모리셀 트랜지스터의 드레인 사이에 접속된다.
주 비트라인(MB2)과 가상 접지 라인(MB3)은 이후에 설명될 것이다. 주 비트라인(MB2)은 부 비트라인(SB2, SB4)에 접속된다. 부 비트라인(SB2)은 메모리셀 트랜지스터(M1)의 드레인과 메모리셀 트랜지스터(M2)의 소스에 뱅크 트랜지스터(BK1-2)를 통해 접속된다. 부 비트라인(SB4)은 메모리셀 트랜지스터(M3)의 드레인과 메모리셀 트랜지스터(M4)의 소스에 뱅크 트랜지스터(BK1-1)를 통해 접속된다. 뱅크 트랜지스터(BK1-1)의 게이트는 뱅크 선택 라인(BKL1)에 접속되어 있기 때문에, 뱅크 트랜지스터(BK1-1)는 뱅크 선택 라인(BKL1)에 의해 선택된다. 뱅크 트랜지스터(BK1-2)의 게이트는 뱅크 선택 라인(BKL2)에 접속되기 때문에, 뱅크 트랜지스터(BK1-2)는 뱅크 선택 라인(BKL2)에 의해 선택된다. 메모리셀 트랜지스터(M2)의 드레인과 메모리셀 트랜지스터(M3)의 소스는 부 비트라인(SB3)으로 접속된다.
주 비트라인(MB2)은 예를 들면, 블록 선택 회로(130), 충전 및 접지 선택 회로(110)와 충전 및 센스 회로(120)에 접속된다. 더 상세히, 주 비트라인(MB2)으로부터의 전류는 충전 및 접지 선택 회로(110)로 블록 선택 회로(130)의 트랜지스터(TR1)를 통해 입력된다. 전류는 둘로 분리되어 각각 트랜지스터(TR2, TR3)로 보내진다. 분리된 전류는 충전 및 센스 회로(120)에서 충전 회로(1)로 입력된다. 충전 및 접지 선택 회로(110)에서 트랜지스터(TR3)를 통해 보내진 전류는 충전 및 센스 회로(120)에서의 센스 회로(150)에 의해 검출된다. 트랜지스터(TR1, TR2, TR3)의 게이트는 각각 라인(BLOCKSEL1, BSEL1, NBSEL1)에 접속되어 제어된다.
메모리셀 트랜지스터(M4)의 드레인과 메모리셀 트랜지스터(M5)의 소스는 부 비트라인(SB5)에 접속된다. 부 비트라인(SB5)은 가상 접지 라인(MB3)에 뱅크 트랜지스터(BK3-1)를 통해 접속된다. 뱅크 트랜지스터(BK3-1)의 게이트는 뱅크 선택 라인(BKL3)에 접속된다. 가상 접지 라인(MB3)으로부터의 전류는 충전 및 접지 선택 회로(110)에 블록 선택 회로(130)의 트랜지스터(TR4)를 통해 입력된다. 전류는 둘로 나뉘어져 각각 트랜지스터(TR5, TR6)로 보내진다. 트랜지스터(TR6)를 통해 보내진 전류는 충전 및 접지 선택 회로(110)에서 접지된다. 트랜지스터(TR5)를 통해 보내진 전류는 충전 및 센스 회로(120)에서 충전 회로(1)로 입력된다. 트랜지스터(TR4, TR5, TR6)의 게이트는 각각 라인(BLOCKSEL1, VGSEL4, VGSEL4)로 보내져 제어된다.
다른 주 비트라인과 가상 접지 라인에 관한 구성은 주 비트라인(MB2) 및 가상 접지 라인(MB3)에 관한 구성과 거의 동일하므로, 여기에서 설명되지 않는다.
반도체 메모리 장치(100)는 메모리셀 트랜지스터(M4)로부터 정보를 판독하기위한 다음과 같은 방식으로 동작한다. 여기에서, 메모리셀 트랜지스터(M4)가 선택되고, 메모리셀 트랜지스터(M20)내의 정보가 메모리셀 트랜지스터(M4)내의 정보와 동시에 판독될 수 있다.
메모리셀 트랜지스터(M4)의 게이트에 접속된 워드라인(WL0)은 하이로 되고 다른 워드라인(WL1-WLn)은 로우로 된다. 뱅크 트랜지스터(BK1-1)를 온 트랜지스터로 하기 위해서, 뱅크 선택 라인(BKL1)은 하이로 된다. 뱅크 트랜지스터(BK3-1)를 온 트랜지스터로 하기 위해서, 뱅크 선택 라인(BKL3)은 하이로 된다. 뱅크 선택 라인(BKL2, BKL4)은 로우로 된다.
그리고 나서, 전류 경로 (MB2)-(BK1-1)-(SB4) 및 (SB5)-(BK3-1)-(MB3)가 형성된다. 메모리셀 트랜지스터(M4)가 온 트랜지스터인 경우에, 라인은 다음과 같이 동작한다. 라인(BLOCKSEL1)은 하이로 된다. 충전 및 접지 선택 회로(110)에서, 라인(VGSEL1, VGSEL4)은 로우로 되고, 라인(VGSEL2, VGSEL3)은 하이로 되며, 라인(NBSEL1, BSEL2, BSEL3, NBSEL3, BSEL4, NBSEL4)은 로우로 되며, 라인(BSEL1, NBSEL2)은 하이로 된다. 이 점에서, 주 비트라인(MB0, MB1, MB2, MB7, MB8, MB9, MB10)은 충전 레벨에 있도록 되며, 주 비트라인(MB2, MB10)은 센스 회로(150)에 접속되며, 주 비트라인(MB3, MB5, MB11)은 접지 레벨에 있도록 되며, 주 비트라인(MB4, MB6)은 부유 상태에 있도록 된다. 따라서, 전류는 경로 (MB2)-(BK1-1)-(SB4)-(M4)-(SB5)-(BK3-1)-(MB3)에서 흐른다.
이러한 점에서 부 비트라인의 상태가 도 3에 도시된다. 도 3은 워드 라인(WL0)에 접속된 메모리셀 트랜지스터(M0-M20)의 구성을 도시한다.
메모리셀 트랜지스터(M4)가 선택된다. 메모리셀 트랜지스터(M4)에 대한 비선택 더미 가상 접지 라인은 SB9이다. 부 비트라인(SB13, SB16, SB17)은 도 7을 참조하여 바이패스 전류(I1)에 대응하는 전류를 방지하기 위해 충전된다. 그 정보가 메모리셀 트랜지스터(M4)에서의 정보와 동시에 판독가능한 메모리셀 트랜지스터(M20)가 오프 트랜지스터일 때 충전없이 바이패스 전류(I1)가 발생된다.
부 비트라인(SB13, SB16 및 SB17)의 충전은 종래의 장치에서 메모리셀 트랜지스터(M4)로 흐르는 판독 기생 전류를 발생시킨다. 그러나, 이러한 실시예에서 판독 기생 전류는 비선택 더미 접지 라인(SB9)으로 흐르고 따라서 메모리셀 트랜지스터(M4)로는 흐르지 않는다.
도 3에서, 3개의 부 비트라인(SB13, SB16, SB17)은 변경된다. 충전된 부 비트라인의 수는 바이패스 전류(I2)에 대응하는 전류가 방지되는 한 하나 또는 둘 일 수 있다. 그러한 경우에, 충전 및 접지 선택 회로(110) 등은 구조적으로 변경될 필요가 있다. 변경 및 접지 선택 회로(110), 충전 및 센스 회로(120) 등은 비선택 더미 가상 접지 라인 또는 비선택 더미 비트 라인의 기능에 대응하는 기능을 제공할 수 있는 서로 다른 타입의 회로로서 교체될 수 있다.
이러한 실시예에서, 도 2에서 도시된 바와 같이, 선택된 가상 접지 라인(SB5)은 접지 레벨에서 주 비트라인(MB3)에 전기적으로 접속되며, 비선택 더미 가상 접지 라인(SB9)은 접지 레벨에서 주 비트라인(MB5)에 전기적으로 접속된다. 선택된 가상 접지 라인(SB5)과 비선택된 더미 가상 접지 라인(SB5)은 서로 다른 경로로 접지 레벨에 있도록 되기 때문에, 판독 기생 전류(I')는 비선택 더미 가상 접지 라인(SB9)으로만 흐르고 도 1에 도시된 바와 같이 선택된 가상 접지 라인(SB5)으로는 흐르지 않는다.
이러한 실시예에서, 메모리셀 트랜지스터로부터의 정보를 판독하기 위해, 비선택 가상 접지 라인 또는 비선택 가상 비트 라인은 선택된 가상 접지 라인(예를 들면, SB5) 및 비선택된 더미 가상 접지 라인(예를 들면, SB9) 사이에서 제공될 필요가 있고, 비선택된 가상 접지 라인과 비선택된 가상 비트 라인은 모두 다음과 같은 이유로 부유 상태에서 있을 필요가 있다.
선택된 가상 접지 라인(SB5)과 비선택된 더미 가상 접지 라인(SB9)은 서로 다른 경로에 의해 접지 레벨에 있도록 되지만, 판독 기생 전류는 선택된 가상 접지 라인(SB5)과 비선택된 더미 가상 접지 라인(SB5) 사이에 충전된 비선택 가상 접지 라인 또는 충전된 비선택 가상 접지 라인이 있을 때 발생된다. 도 2에서, 비트 라인(SB6, SB7, SB8)은 선택된 가상 접지 라인(SB5)과 비선택된 더미 가상 접지 라인(SB9) 사이에 부유 상태에 있다.
(제2 실시예)
본 발명에 따른 제2 실시예에서의 반도체 메모리 장치(200)는 도 4 및 5를 참조하여 설명된다.
도 4는 반도체 메모리 장치(200)의 회로 구성도이다.
반도체 메모리 장치(200)는 메모리 어레이(240)를 포함한다. 메모리 어레이(240)는 도 2에 도시된 메모리 어레이(140)에 포함된 소자에 더하여 뱅크 트랜지스터(예를 들면, LBK1-1)를 포함한다. 따라서, 메모리 어레이(240)는 메모리어레이(140)보다 작은 수의 주 비트라인을 포함한다.
주 비트라인과 상기 주 비트라인에 접속된 부 비트라인은 뱅크 트랜지스터(예를 들면, LBK1-1, BK1-1)에 접속되고, 가상 접지 라인과 상기 가상 접지 라인에 접속된 부 비트라인은 뱅크 트랜지스터(예를 들면, BK3-1)에 접속된다.
상술한 점을 제외하고는, 반도체 메모리 장치(200)는 도 2에 도시된 반도체 메모리 장치와 거의 동일한 구조를 가진다.
반도체 메모리 장치(200)는 메모리셀 트랜지스터(M4)로부터 정보를 판독하기 위해 다음과 같은 방식으로 동작한다. 메모리셀 트랜지스터(M20)내의 정보는 메모리셀 트랜지스터(M4)에서의 정보와 동시에 판독가능하다.
메모리셀 트랜지스터(M4)의 게이트에 접속된 워드 라인(WL0)은 하이로 되고 다른 워드 라인(WL1-WLn)은 로우로 된다. 뱅크 트랜지스터(LBK1-1, BK1-1, BK3-1)를 온 트랜지스터로 하기 위해서, 라인(LBKL1)과 뱅크 선택 라인(BKL1, BKL3)은 하이로 된다. 라인(LBK2)과 다른 뱅크 선택 라인(BKL2, BKL4)은 로우로 된다.
그리고 나서, 전류 경로 (MB0)-(LBK1-1)-(BK1-1)-(SB4) 및 (SB5)-(BK3-1)-(MB2)가 형성된다. 메모리셀 트랜지스터(M4)가 온 트랜지스터인 경우에, 라인은 다음과 같이 동작한다. 블록 선택 회로(230)에서의 라인(BLOCKSEL1)은 하이로 된다. 충전 및 접지 선택 회로(210)에서, 라인(VGSEL1, VGSEL4)은 로우로 되고, 라인(VGSEL2, VGSEL3)은 하이로 되며, 라인(BSEL1)은 로우로 되고, 라인(BSEL2)은 하이로 된다. 이 때, 주 비트라인(MB0, MB1, MB3, MB5, MB6, MB7)은 충전 레벨에 있도록 되며, 주 비트라인(MB0, MB6)은 센스 회로(250)에 접속되며, 주비트라인(MB2, MB4, MB8)은 접지 레벨에 있도록 된다. 따라서, 전류는 (MB0)-(LBK1-1)-(BK1-1)-(SB4)-(M4)-(SB5)-(BK3-1)-(MB2)의 경로로 흐른다.
이 때 부 비트라인의 상태는 도 5에 도시되어 있다. 도 5는 워드 라인(WL0)에 접속된 메모리셀 트랜지스터(M0-M20)의 구성을 도시한다.
메모리셀 트랜지스터(M4)가 선택된다. 메모리셀 트랜지스터(M4)용의 비선택 더미 가상 접지 라인은 SB9이다.
제1 및 제2 실시예에서, 비선택 더미 가상 라인은 선택된 메모리셀 트랜지스터로 판독 기생 전류가 흐르는 것을 방지하는데 사용된다. 상술한 바와 같이, 비선택 더미 비트 라인은 간단하게 비선택 더미 접지 라인 대신에 사용가능하다. 서로 다른 뱅크 구조와 서로 다른 계층 비트 라인 시스템은 또한 본 발명에 적용가능하다.
상술한 바와 같이, 본 발명에 따르면 판독 기생 전류가 선택된 메모리셀 트랜지스터로부터 정보를 판독하기 위한 전류로 흐르는 것이 방지된다. 따라서, 선택된 비트 라인을 판독하기 위한 전류의 양이 증가되어, 메모리셀로부터의 정보 판독 속도와 안정성을 향상시키는 결과를 가져온다.
본 발명의 범위를 벗어나지 않은 채 다양한 변경이 용이하게 이루어질 수 있다는 것은 당업자에게 자명하다. 따라서, 본 발명의 범위는 상술한 설명에 한정되지 않으며, 이하에 첨부된 특허 청구 범위에 의거 넓게 해석되어야 한다.

Claims (14)

  1. 복수의 비트 라인;
    복수의 가상 접지 라인; 및
    어레이로 배열된 복수의 메모리셀 트랜지스터;
    를 포함하고,
    상기 복수의 비트라인은 복수의 메모리셀 트랜지스터 중에서 판독되어야 하는 메모리셀 트랜지스터에 직접 접속되는 선택 비트라인과 비선택 비트라인을 포함하고,
    상기 복수의 가상 접지 라인은 판독되어야 하는 메모리셀 트랜지스터에 직접 접속되는 선택 가상 접지 라인과 비선택 가상 접지 라인을 포함하고,
    상기 비선택 비트라인은 충전되어야 하는 충전 비선택 비트라인과 접지되어야 하는 비선택 더미 비트라인을 포함하며,
    상기 비선택 가상 접지 라인은 충전되어야 하는 충전 비선택 가상 접지 라인을 포함하고,
    상기 비선택 더미 비트라인은 상기 선택 가상 접지 라인 및 상기 충전 비선택 비트라인과 상기 충전 비선택 가상 접지 라인 중 하나 사이에 접속되는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 복수의 비트라인에 수직으로 제공된 복수의 워드라인을 더 포함하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 복수의 워드 라인 중 적어도 하나의 워드 라인의 일부는 상기 복수의 메모리셀 트랜지스터의 적어도 하나의 메모리셀 트랜지스터의 게이트에 접속되는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 복수의 가상 접지 라인 중 적어도 하나의 가상 접지 라인의 일부는 복수의 메모리셀 트랜지스터 중 적어도 하나의 메모리셀 트랜지스터의 소스에 접속되며, 상기 복수의 가상 접지 라인 중 적어도 하나의 가상 접지 라인의 일부는 복수의 메모리셀 트랜지스터의 적어도 하나의 메모리셀 트랜지스터의 드레인에 접속되며, 상기 소스에 접속된 복수의 가상 접지 라인 중 적어도 하나의 가상 접지 라인은 드레인에 접속된 복수의 가상 접지 라인 중 적어도 하나의 가상 접지 라인과 상이한 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 선택 가상 접지 라인과 상기 비선택 더미 비트라인은 서로 다른 접지 장치를 통해 접지되는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 비선택 비트라인과 비선택 가상 접지 라인은 상기 선택 가상 접지 라인과 비선택 더미 비트라인 사이에 접속되며, 판독되어야 하는 메모리셀 트랜지스터로부터 정보를 판독하기 위해 부유 상태에 있는 반도체 메모리장치.
  7. 제1항에 있어서, 상기 반도체 메모리 장치는 판독전용 메모리(read-only memory)로 구성되는, 반도체 메모리 장치.
  8. 복수의 비트라인;
    복수의 가상 접지 라인; 및
    어레이로 배열된 복수의 메모리셀 트랜지스터;
    를 포함하고,
    상기 복수의 비트라인은 복수의 메모리셀 트랜지스터 중에서 판독되어야 하는 메모리셀 트랜지스터에 직접 접속되는 선택 비트라인과 비선택 비트라인을 포함하고,
    상기 복수의 가상 접지 라인은 판독되어야 하는 메모리셀 트랜지스터에 직접 접속된 선택 가상 접지 라인과 비선택 가상 접지 라인을 포함하고,
    상기 비선택 비트라인은 충전되어야 하는 충전 비선택 비트라인을 포함하며,
    상기 비선택 가상 접지 라인은 충전되어야 하는 충전 비선택 가상 접지 라인과 접지되어야 하는 비선택 더미 가상 접지라인을 포함하고,
    상기 비선택 더미 가상 접지라인은 상기 선택 가상 접지 라인 및 충전 비선택 비트라인과 충전 비선택 가상 접지 라인 중 하나 사이에 접속되는 반도체 메모리 장치.
  9. 제8항에 있어서, 복수의 비트라인에 수직으로 제공되는 복수의 워드라인을 더 포함하는 반도체 메모리 장치.
  10. 제9항에 있어서, 복수의 워드라인 중 적어도 하나의 워드 라인의 일부는 복수의 메모리셀 트랜지스터 중 적어도 하나의 메모리셀 트랜지스터의 게이트에 접속되는 반도체 메모리 장치.
  11. 제8항에 있어서, 상기 복수의 가상 접지 라인 중 적어도 하나의 가상 접지 라인의 일부는 복수의 메모리셀 트랜지스터 중 적어도 하나의 메모리셀 트랜지스터의 소스에 접속되고, 상기 복수의 가상 접지 라인 중 적어도 하나의 가상 접지 라인의 일부는 복수의 메모리셀 트랜지스터 중 적어도 하나의 메모리셀 트랜지스터의 드레인에 접속되며, 상기 소스에 접속된 복수의 가상 접지 라인 중 적어도 하나의 가상 접지 라인은 상기 드레인에 접속된 복수의 가상 접지 라인 중 적어도 하나의 가상 접지 라인과 상이한 반도체 메모리 장치.
  12. 제8항에 있어서, 선택 가상 접지 라인과 비선택 더미 가상 접지 라인은 서로 다른 접지 장치를 통해 접지되는 반도체 메모리 장치.
  13. 제8항에 있어서, 비선택 비트라인과 비선택 가상 접지 라인은 선택 가상 접지 라인과 비선택 더미 가상 접지 라인사이에 접속되며, 판독되어야 하는 메모리셀트랜지스터로부터 정보를 판독하기 위해 부유 상태에 있는 반도체 메모리 장치.
  14. 제8항에 있어서, 상기 반도체 메모리 장치는 판독전용 메모리(read-only memory)로 구성되는, 반도체 메모리 장치.
KR1020000011014A 1999-03-30 2000-03-06 반도체 메모리 장치 KR100356769B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP09027599A JP3582773B2 (ja) 1999-03-30 1999-03-30 半導体記憶装置
JP11-90275 1999-03-30

Publications (2)

Publication Number Publication Date
KR20000071416A KR20000071416A (ko) 2000-11-25
KR100356769B1 true KR100356769B1 (ko) 2002-10-18

Family

ID=13993977

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000011014A KR100356769B1 (ko) 1999-03-30 2000-03-06 반도체 메모리 장치

Country Status (4)

Country Link
US (1) US6314015B1 (ko)
JP (1) JP3582773B2 (ko)
KR (1) KR100356769B1 (ko)
TW (1) TW459234B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4679770B2 (ja) * 2001-09-14 2011-04-27 Ｏｋｉセミコンダクタ株式会社 浮遊ゲート型不揮発性半導体メモリ
US7345917B2 (en) * 2005-12-05 2008-03-18 Macronix International Co., Ltd. Non-volatile memory package and method of reading stored data from a non-volatile memory array

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0668683A (ja) * 1992-08-21 1994-03-11 Ricoh Co Ltd メモリ装置とその読出し方法
JPH0757487A (ja) * 1993-08-13 1995-03-03 Nec Corp 仮想接地型半導体記憶装置
JPH09153293A (ja) * 1995-11-29 1997-06-10 Sharp Corp 半導体記憶装置及びメモリアクセス方法
KR970060236A (ko) * 1996-01-26 1997-08-12 쯔지 하루오 반도체 기억장치
JPH09251788A (ja) * 1996-03-14 1997-09-22 Nec Corp 半導体記憶装置およびこの装置からのデータ読み出し方 法
JPH1011991A (ja) * 1996-06-28 1998-01-16 Nec Corp 半導体記憶装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5583808A (en) * 1994-09-16 1996-12-10 National Semiconductor Corporation EPROM array segmented for high performance and method for controlling same
JP2643896B2 (ja) * 1995-02-23 1997-08-20 日本電気株式会社 半導体メモリ

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0668683A (ja) * 1992-08-21 1994-03-11 Ricoh Co Ltd メモリ装置とその読出し方法
JPH0757487A (ja) * 1993-08-13 1995-03-03 Nec Corp 仮想接地型半導体記憶装置
JPH09153293A (ja) * 1995-11-29 1997-06-10 Sharp Corp 半導体記憶装置及びメモリアクセス方法
KR970060236A (ko) * 1996-01-26 1997-08-12 쯔지 하루오 반도체 기억장치
JPH09251788A (ja) * 1996-03-14 1997-09-22 Nec Corp 半導体記憶装置およびこの装置からのデータ読み出し方 法
JPH1011991A (ja) * 1996-06-28 1998-01-16 Nec Corp 半導体記憶装置

Also Published As

Publication number Publication date
JP2000285689A (ja) 2000-10-13
KR20000071416A (ko) 2000-11-25
TW459234B (en) 2001-10-11
US6314015B1 (en) 2001-11-06
JP3582773B2 (ja) 2004-10-27

Similar Documents

Publication Publication Date Title
US5875128A (en) Semiconductor memory
US6816423B2 (en) System for control of pre-charge levels in a memory device
KR0179361B1 (ko) 비휘발성 메모리 어레이
EP0293339A1 (en) Nonvolatile memory device with a high number of cycle programming endurance
JP3778368B2 (ja) Ｎａｎｄ形セル構造を有する不揮発性半導体メモリ
JP2005346755A (ja) 半導体記憶装置
KR960005358B1 (ko) 반도체 메모리 장치
JP3779480B2 (ja) 半導体記憶装置
US5335199A (en) Multiport memory
EP1581952B1 (en) Source-biased memory cell array
JPH07182875A (ja) 半導体記憶装置
KR19980018611A (ko) 반도체 메모리 장치
JP3568868B2 (ja) 読み出し専用メモリ
JP3847994B2 (ja) ノーア型半導体メモリ装置
KR100356769B1 (ko) 반도체 메모리 장치
JP3280915B2 (ja) 不揮発性半導体記憶装置
US6327215B1 (en) Local bit switch decode circuit and method
JP3134762B2 (ja) 半導体記憶装置およびこの装置からのデータ読み出し方法
US7095649B2 (en) Semiconductor integrated circuit device
US6058067A (en) Multi-bank semiconductor memory device having an output control circuit for controlling bit line pairs of each bank connected to data bus pairs
JP2876799B2 (ja) 半導体記憶装置
KR100541687B1 (ko) 누설전류 감소를 위한 메모리 장치
US20060077747A1 (en) Semiconductor device and data reading method
JP2812202B2 (ja) 半導体記憶装置
JPH05128844A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110920

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20120924

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee