JP3847994B2 - ノーア型半導体メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、単一ビット又はマルチビットを貯蔵する複数のメモリセルのノーア型メモリアレーを有する非揮発性半導体メモリ装置及びメモリセルからデータを読出するための方法に関するものである。
【０００２】
【従来の技術】
ノーア型メモリセルアレーを有するマスクＲＯＭの階層的なビットライン構造が１９８８年Ｓｙｍｐｏｓｉｕｍ ｏｎＶＬＳＩで１６ＭＢ ROM ＤｅｓｉｇｎＵｓｉｎｇ Ｂａｎｋ Ｓｅｌｅｃｔ Ａｒｃｈｉｔｅｃｔｕｒｅ題目の ｐｐ８５−８８に詳細に示している。この論文において読出動作は、３つの段階、即ちメーンビットラインを予め設定された電圧レベルにプレチャージする段階、選択されたメモリセルがオンセルであるか、オフセルであるか、決定するためメーンビットラインの電圧レベルを感知する段階、選択されたメモリセルから感知された出力データをメモリ装置に出力する段階からなる。図１を参照すると、メモリブロックのメモリセルに貯蔵された感知データのため１対のバンク選択ラインＢＳ１、ＢＥ２がメーンビットラインＭＢ５に選択するため活性化され、電源電圧が選択されたメモリセルM８１連結されるワードラインＷＬ０に印加される。メモリセルからデータビットを指定する電圧レベルが選択されたメモリセルを通して流れる電流状態によって感知増幅器ＳＡ５から検出される。選択されたメモリセルM８１がオンセルであると、メーンビットラインＭＢ５に対応する電圧レベルがプレチャージレベルよりもっと低め、選択されたメモリセルがオフセルであると、メーンビットラインＭＢ５のプレチャージレベルがそのまま維持される。
【０００３】
しかしながら、選択されたメモリセルM８１がオンセルであり、メーンビットラインＭＢ３に対応するM４１がオフセルであり、M５１、M６２、M７１がオンセルである場合において、バンク選択ラインＢＳ１、ＢＥ２がインエイブルされ、ワードラインＷＬ０が活性化されることによってM５１、M６１、M７１を通する電流パスがサブビットラインＳＢ８に沿って形成され、それによってメーンビットラインＭＢ５に連結されるサブビットラインＳＢ９の感知電流がM５１乃至M７１のオンセルに起因する電流によって流れることができないため、選択されたメモリセルM８１の状態感知が行われない。M８１がオフセルに見なすと、メーンビットラインＭＢ５の電圧レベルが電流流れの妨害のためもっと低めることができない。
【０００４】
又、選択されたメモリセルM８１がオフセルであり、隣接したメモリセルM９１、M１０１、そしてM１１１がオンセルであると、隣接したセルを通して漏泄電流が選択されたメモリセルM８１に流れてセンシング安定を低下させる。その結果、選択されたメモリセルの状態が何でもメモリセルのパフォーマンスが低下される。
【０００５】
【発明が解決しようとする課題】
したがって、本発明の目的は上述の諸般問題点を解決するため提案されたこととして、メモリセルのセンシング能力を向上させることができる非揮発性半導体メモリ装置を提供するためである。
【０００６】
本発明の他の目的はセンシング速度及び安定性を向上させるための非揮発性半導体メモリ装置を提供することである。
【０００７】
【課題を解決するための手段】
上述のような本発明の目的を達成するための本発明の特徴によると、半導体メモリ装置は、複数のメモリセルブロックを有し、各メモリセルブロックはビットラインを含むメモリセルアレーと、複数のアドレス信号に応じて複数のディコーディング信号を発生する列ディコーダと、１つのグループの複数のビットラインのバイアス条件を決定する複数の第１バイアス/接地選択信号を発生する第１バイアス/接地選択制御回路と、第１バイアス/接地選択制御回路から発生された第１バイアス/接地選択信号に応じて１つグループの複数のビットラインのバイアス条件を判断するための第１バイアス/接地選択回路と、１つグループの複数のビットラインのバイアス条件を決定するための複数の第２バイアス/接地選択信号を発生する第２バイアス/接地選択制御回路と、第２バイアス/接地選択制御回路から発生される第２選択信号に応じて他のグループの複数のビットラインのバイアス条件を判断するための第２バイアス/接地選択回路を含む。
【０００８】
この望ましい実施形態において、Ｙ−パスゲートは、第１バイアス/接地選択回路と感知増幅器との間に連結される。
【０００９】
この望ましい実施形態において、第１バイアス/接地選択制御回路から発生される第１選択信号は、複数のバイアス選択信号と複数の接地選択信号を含む。
【００１０】
この望ましい実施形態において、第１バイアス/接地選択制御回路は、バイアス選択信号の電圧レベルを調節するための回路手段を含む。
【００１１】
この望ましい実施形態において、第２バイアス/接地選択制御回路から発生される第２バイアス/接地選択信号は、複数のバイアス選択信号と複数の接地選択信号を含む。
【００１２】
(作用)
本発明によると、オンセルの電流流入とオフセルの漏泄電流流れを防ぐことができ、半導体装置のセンシング安定及びセンシング速度を向上させることができる。
【００１３】
【発明の実施の形態】
以下本発明による実施形態を添附された図面、図２乃至図８を参照して詳細に説明する。
【００１４】
図２を参照すると、本発明によるマスクＲＯＭはメモリセルアレー１００、列ディコーダ２００、Ｙ−パスゲート３００、第１バイアス/接地選択制御回路４００、第２バイアス/接地選択制御回路４２０、第２バイアス/接地選択回路５００、第２バイアス/接地選択回路５２０、そして感知増幅器６００とを含む。メモリセルアレー１００は複数のメモリブロックＢＬＫ０-ＢＬＫjで構成される。列ディコーダ２００は、アドレス信号Ａｉを受けてディコーディング信号ＹＡｉ、ＹＡｊ、ＹＢｋを発生する。ＹＡｉは、第１及び第２バイアス/接地選択制御回路４００、４２０に印加される。ＹＡｊ及びＹＢｋは、ビットラインと感知増幅器６００を連結する列を選択するためのＹ−パスゲート３００に印加される。第１バイアス/接地選択制御回路４００は列ディコーダ２００からアドレス信号Aiとディコーディング信号ＹＡｉを受けて第１バイアス/接地選択回路５００に印加されるバイアス選択信号ＢＩｊと接地選択信号Ｇｊを発生する。第２バイアス/接地選択制御回路４２０は列ディコーダ２００からアドレス信号Ａｉとディコーディング信号ＹＡｉを受けて第２バイアス/接地選択回路５００に印加されるバイアス選択信号ＢＩｊと接地選択信号Ｇｊを発生する。第１及び第２バイアス/接地選択回路５００、５２０は、メモリセルアレー１００の上下部に位置し、２つのうち、１つはバイアスライン及び接地ラインを有するメモリセルアレーのメーンビットラインを選択する。
【００１５】
図３及び図４は、メモリセルアレーブロックとバイアス/接地選択回路の間の相互連結を示す。
【００１６】
メーンビットラインＭＢ１−ＭＢ６４は、メモリセルアレー１００のメモリブロックに含まれる。図３を参照すると、１バイアス/接地選択回路５００は、奇数番目メーンビットラインＭＢ１、ＭＢ３、…、ＭＢ６３を連結するＮＭＯＳトランジスター５０１-５０５とバイアス選択信号ＢＩ０、ＢＩ１、ＢＩ７、ＢＩ８に応じて奇数番目ビットラインをバイアス電圧レベルにチャージするＰＭＯＳトランジスター５０６と、そして接地選択信号G０、G１、G７、G８に応じて奇数番目ビットラインを接地レベルにディスチャージするＮＭＯＳトランジスター５０７を含む。そして図４を参照すると、第２バイアス/接地選択回路５２０は、偶数番目メーンビットラインＭＢ２、ＭＢ４、ＭＢ６４を連結するＮＭＯＳトランジスター５２１−５２５と、接地選択信号Ｇ０、Ｇ１、Ｇ７、Ｇ８に応じて偶数番目メーンビットラインを接地レベルにディスチャージするＮＭＯＳトランジスター５２６と、そして偶数番目メーンビットバイアス電圧レベルにチャージするＰＭＯＳトランジスター５２７を含む。
【００１７】
メモリブロックに対応するバイアス/接地選択回路のユニット数は、メモリセルアレー１００内で分離される。
【００１８】
図５及び図６に示すように列ディコーダ２００は、アドレス信号Ａ０/Ａ０Ｂ、Ａ１/Ａ１Ｂ、Ａ２/ Ａ２Ｂ、Ａ５/Ａ５Ｂ、Ａ６/Ａ６Ｂを受けて複数のナンドゲート２０１とナンドゲート２０１の出力を変換してメーンビットライン及び接地ラインを選択することにおいて、使用されるディコーダ信号ＹＡ０−ＹＡ７、ＹＢ０−ＹＢ３に出力する個のインバータ２０２で構成される。接地ラインは接地選択信号によって接地と連結されるメーンビットラインである。
【００１９】
図７は、バイアス/接地選択制御回路４００、４２０に共通に含まれるロジック回路を示す。
【００２０】
ナンドゲート４０１は、アドレス信号Ａ０/Ａ０Ｂ、Ａ１/Ａ１Ｂ、Ａ２/Ａ２Ｂを受ける。ナンドゲート４０２は、ナンドゲート４０１の出力を受けて、それの出力は、アドレス信号A３によって制御される排他的論理（ｅｘｃｌｕｓｉｖｅ ＯＲ）ゲートＸＯＲ４０３の入力に印加される。ＸＯＲの出力は直列に連結されるインバータ４０４、４０５を通して信号ＢＹＡ０−ＢＹＡ７に出力される。信号ＢＹＡ０−ＢＹＡ７はバイアス及び接地選択信号を発生する図８及び図９の回路に各各印加される。以下は、図７の回路に配列される構成のディコーディングを示す表であり、各各の表１及び表２はＸＯＲゲート４０３の入力を制御するアドレス信号A３が論理"１"と論理"０"であるときである。
【００２１】
【表１】
【００２２】
【表２】
【００２３】
A３のトグルは、ＢＹＡｉ論理値が反対になるようにし、これは第１バイアス/接地選択回路がバイアス電圧(又は、プレチャージ電圧)に連結されるか、又は接地電圧に連結されるか、又は第２バイアス/接地選択回路が接地電圧に連結されるか、又はバイアス電圧(又は、プレチャージ電圧)に連結されるかを決定する。
【００２４】
図８は、第１バイアス/電圧選択制御回路４００を示す図面にバイアス選択及び接地選択信号を発生する回路の各ユニットを提供する。ユニット４００ｂは列ディコーダ２００及び図７の回路から各各ＹＡ０、ＢＹＡ０を受けて接地選択信号Ｇ０とバイアス選択信号ＢＩOを発生する。ユニット４００ｂは、列ディコーダ２００と図７の回路から各各ＹＡ１及びＢＹＡ１を受けて接地選択信号Ｇ１とバイアス選択信号ＢＩ１を発生する。ユニット４００ｃは、他のユニットと同一である。
【００２５】
接地選択信号発生回路４００ｃｇで、列ディコーダ２００から発生されたＹＡ７はインバータ４０６、４０７を通してＸＯＲゲート４１０の入力に印加され、NORゲート４０９の入力に直接印加される。ディコーディング信号ＢＹＡ７はインバータ４０８を通してＮＯＲゲート４１０の入力に印加される。ＮＯＲゲート４０９の出力は、ＸＯＲゲート４１０の入力に印加される。ＸＯＲゲート４１０の出力は、直列連結されるインバータ４１１、４１２を通して接地選択信号G７に出力される。
【００２６】
バイアス選択信号発生回路４００ｃｄは、 回路４００ｃｇのＸＯＲゲート４１０の１対の入力ノードＮ１、Ｎ２に連結される１対の入力端子を有する。N２は電源電圧に連結されるＭＯＳトランジスター４１３のゲートに連結され、又バイアス選択信号ＢＩ７と接地との間に連結されるＮＭＯＳトランジスター４１８のゲートにも連結される。Ｎ１は、ＰＭＯＳトランジスター４１３とＢＩ７との間に連結されるＰＭＯＳトランジスター４１４のゲートに連結され、接地に連結されるＮＭＯＳトランジスター４１７のゲートにも連結される。ＰＭＯＳトランジスター４１５がＰＭＯＳトランジスター４１３とＢＩ７との間に連結され、ＰＭＯＳトランジスター４１５のゲートはＢＩ７に連結される。ゲートが基準電圧ＶＲＥＦに連結されるＮＭＯＳトランジスター４１６はＢＩ７とＮＭＯＳトランジスター４１７との間に連結される。
【００２７】
図８の第２バイアス/接地選択制御回路４２０は接地及びバイアス選択信号を発生する回路のユニットが形成される。ユニット４２０ａは列ディコーダ２００と図７の回路から各各ＹＡ０とＢＹＡ０を受け、接地選択信号Ｇ０及びバイアス信号ＢＩ０を発生する。ユニット４２０bは、列ディコーダ２００と図７の回路から各各ＹＡ１とＢＹＡ１を受けて接地選択信号Ｇ１とバイアス選択信号ＢＩ１を発生する。ユニット４２０c構造は、他のユニットと同一である。４２０ｃユニットで、ＹＡ７はインバータ４２１を通してナンドゲート４２２の入力に印加され、ＢＹＡ１はナンドゲート４２２のようにナンドゲート４２３の入力に印加される。インバータ４２１の出力は、ナンドゲート４２３の入力にも印加される。ナンドゲート４２２、４２３の出力は、各々接地及びバイアス選択信号G７、 B１７になる。
【００２８】
Ｙ−パスゲート３００は、メーンビットラインＭＢ１、ＭＢ３、…、ＭＢ６３に連結される ＰＭＯＳトランジスター６０１を含む。ＰＭＯＳトランジスター６０１のソースは、電源電圧端子に連結される。ＰＭＯＳトランジスター６０１のドレーンは、ゲートがＹＡ０−ＹＡ７に連結される。ＮＭＯＳトランジスター６０３のソースと連結される。第４ＮＭＯＳトランジスターの各グループは、ゲートがＹＢｉ(ｉ=０-３)に連結されるＮＭＯＳトランジスター６０６を通して感知増幅器６００と連結される。ＰＭＯＳトランジスター６０１の導電は、メーンビットラインの電圧レベルによって決定される。
【００２９】
読出動作時、メモリセルからデータを読出するためメーンビットラインＭＢ１３が感知されると仮定すると、現アドレスが１１０（A２A１A０）であり、A３が１、ＹＡ６(=１)を除外した列ディコーダ２００からのディコーディング信号ＹＡｉは全部０であり、バイアス/接地選択制御回路４００、４２０が共通に含まれる図７の回路から発生される信号ＢＹＡｉは表１のように示す。ＹＡ６=１、ＢＹＡ=０になることによって、第１バイアス/接地選択制御回路４００はG６=０及びＢＩ６=０を発生し、反面に第２バイアス/接地選択制御回路４２０は、G６=１及びＢＩ６=１を発生する。図８の回路において、ＢＩ６の電圧レベルはメーンビットラインのプレチャージ電圧レベルに影響を及ぼすＶＲＥＦの電圧レベルによって決定される。ＢＩ６(=０)の電圧レベルは、論理的に完全に接地レベルに低めない。
【００３０】
その次、図３を参照すると、Ｇ６(=０)は、第１バイアス/接地選択回路５００のＮＭＯＳトランジスター５０７のゲートに印加され、それによってトランジスター５０７がターンオフされ、ＢＩ６のためメーンビットラインＭＢ１３にプレチャージ電圧(選択されたメモリセルの状態を感知するための電源電圧として)を供給するため第１バイアス/接地選択回路５００のＰＭＯＳトランジスター５０６がターンオンされる。反面に、図４を参照すると、第２バイアス/接地選択制御回路４２０から発生されたＧ６(=１)及びB１(=１)はメーンビットラインＭＢ１４に連結されるＮＭＯＳトランジスター及びＰＭＯＳトランジスター５２６、５２７のゲートに各各印加され、メーンビットラインＭＢ１４は１のＧ６によってターンオンされるＮＭＯＳトランジスター５２６を通して選択されたメモリを接地と連結する導電ラインで作用する。
【００３１】
もし、ＭＢ１３とＭＢ１４の間に配列される選択されたメモリセルがオンセルであると、ＭＢ１３の電圧レベルは、低レベルになり、それによってＹ−パスゲート３００のＰＭＯＳトランジスター６０１がＭＢ１３の電圧変化に応じてターンオンされる。ＹＡ６が高レベルになることによって、ＰＭＯＳトランジスター６０１を通したフールダウン電圧がＮＭＯＳトランジスター６０３、６０６(ＹＢ=１)を通して感知増幅器６００に伝達される。反面に、ＭＢ１３とＭＢ１４との間に配列される選択されたメモリセルがオフセルであるとき、ＭＢ１４からＭＢ１４まで電流パスが形成されないためＭＢ１３の電圧レベルはＰＭＯＳトランジスター５０６を通して供給されるプレチャージ電圧レベルを維持する。
【００３２】
メーンビットラインＭＢ１３が感知される間、ＭＢ１３の左側に配列されるメーンビットラインは接地レベルに設定され、ＭＢ１４の右側に配列されるメーンビットラインはＰＭＯＳトランジスター５２７によって供給されるバイアス電圧に維持される。アドレス１１０を有する表１によると、ＭＢ１３とＭＢ１４との間に配列される選択されたメモリセルに貯蔵されたデータを読出するためＭＢ１３とＭＢ１４を通して形成されたセンシングパスは第２バイアス/電圧選択回路５２０のＰＭＯＳトランジスター５２７を通して印加されるバイアス電圧にチャージされ、トランジスター５２７はＢＩ７（ＢＩ７に連結されるすべてのＰＭＯＳトランジスター同一）によってターンオンされ、ＭＢ６、ＭＢ８、ＭＢ１０、そしてＭＢ１２は接地電圧に連結される。そのため、ＭＢ１３とＭＢ１４との間に選択されたセルがオンセルであるとき、選択されたセンシングパスに電流が流入されなく、選択されたメモリセルがオフセルであるとき、選択されたセンシングパスに漏洩電流が落ちることができない。
【００３３】
図１１乃至図１３は、本発明の実施形態による隣接する各メモリブロックＢＬＫ０、ＢＬＫ１のＭＢ０からＭＢ１５までの１６個のメーンビットラインの多様な条件を示す。
【００３４】
図１１を参照すると、ＭＢ８が感知されるため選択されるとき、ＭＢ８の右側に配列されるＭＢ９乃至ＭＢ１５はバイアス電圧に連結され、ＭＢ８の左側に配列されるＭＢ０乃至ＭＢ７は接地電圧に連結される。隣接したブロックＢＬＫ１において、メーンビットラインのバイアス条件はブロックＢＬＫ０と同一である。他の場合において、図１２を参照すると、ＢＬＫ０とＢＬＫ１に属するメーンビットラインのうち、１つの第１メーンビットラインＭＢ０が指定されると仮定すると、第１メーンビットラインＭＢ０は接地レベルに維持され、 ＢＬＫ０とＢＬＫ１のＭＢ８からＭＢ１５までは接地電圧に維持され、ＢＬＫ０とＢＬＫ１のＭＢ１からＭＢ７まではバイアス電圧に連結される。図１３はＢＬＫ０内にあるし、ＢＬＫ１に一番近接したメーンビットラインが選択された境遇を示す。
【００３５】
図１２のように、ＢＬＫ０とＢＬＫ１のＭＢ８乃至B１５は、接地電圧に維持され、ＢＬＫ０とＢＬＫ１のＭＢ１乃至この望ましいＭＢ７はバイアス電圧に連結される。
【００３６】
上述のように、本発明によると、オンセルから感知した電流と隣接したオンセルによる漏洩電流の流入を防ぎ、ノーア型メモリ装置のセンシング安定と読出速度を向上させることができる。
【００３７】
以上から、本発明による回路の構成及び動作をした説明及び図面によって図示したが、これは例をあげて説明したことにし、本発明の技術的思想を外れない範囲内で多様した変化及び変更が可能である。
【００３８】
【発明の効果】
以上のような本発明によると、セルの状態によって入される電流の流れを防ぐことができ、半導体メモリ装置のセンシング安定及び読出速度を向上させることができる。
【図面の簡単な説明】
【図１】 一般的な非揮発性メモリ装置のノーア型メモリセルアレーの構造を示す図である。
【図２】 本発明によるメモリ装置の機能的な構成を示すブロック図である。
【図３】 メモリセルアレーと周邊回路の構成を示す図である。
【図４】 メモリセルアレーと周邊回路の構成を示す図である。
【図５】 列ディコーダのロジック回路を示す図である。
【図６】 列ディコーダのロジック回路を示す図である。
【図７】 バイアス電圧及び接地電圧の選択を制御する信号を発生するロジック回路を示す図である。
【図８】 第１バイアス電圧及び接地電圧の選択を制御するための回路の構造を示す図である。
【図９】 第１バイアス電圧及び接地電圧の選択を制御するための回路の構造を示す図である。
【図１０】 Ｙ−パスゲートの回路図である。
【図１１】 本発明によるメモリセルの感知電流流れの特性を示す図である。
【図１２】 本発明によるメモリセルの感知電流流れの特性を示す図である。
【図１３】 本発明によるメモリセルの感知電流流れの特性を示す図である。
【符号の説明】
１００ メモリセルアレー
２００ 列ディコーダ
３００ Ｙ−パスゲート
４００ 第１バイアス/接地選択制御回路
４２０ 第２バイアス/接地選択制御回路
５００ 第１バイアス/接地選択回路
５２０ 第２バイアス/接地選択回路
６００ 感知増幅器
【発明の属する技術分野】
本発明は、単一ビット又はマルチビットを貯蔵する複数のメモリセルのノーア型メモリアレーを有する非揮発性半導体メモリ装置及びメモリセルからデータを読出するための方法に関するものである。
【０００２】
【従来の技術】
ノーア型メモリセルアレーを有するマスクＲＯＭの階層的なビットライン構造が１９８８年Ｓｙｍｐｏｓｉｕｍ ｏｎＶＬＳＩで１６ＭＢ ROM ＤｅｓｉｇｎＵｓｉｎｇ Ｂａｎｋ Ｓｅｌｅｃｔ Ａｒｃｈｉｔｅｃｔｕｒｅ題目の ｐｐ８５−８８に詳細に示している。この論文において読出動作は、３つの段階、即ちメーンビットラインを予め設定された電圧レベルにプレチャージする段階、選択されたメモリセルがオンセルであるか、オフセルであるか、決定するためメーンビットラインの電圧レベルを感知する段階、選択されたメモリセルから感知された出力データをメモリ装置に出力する段階からなる。図１を参照すると、メモリブロックのメモリセルに貯蔵された感知データのため１対のバンク選択ラインＢＳ１、ＢＥ２がメーンビットラインＭＢ５に選択するため活性化され、電源電圧が選択されたメモリセルM８１連結されるワードラインＷＬ０に印加される。メモリセルからデータビットを指定する電圧レベルが選択されたメモリセルを通して流れる電流状態によって感知増幅器ＳＡ５から検出される。選択されたメモリセルM８１がオンセルであると、メーンビットラインＭＢ５に対応する電圧レベルがプレチャージレベルよりもっと低め、選択されたメモリセルがオフセルであると、メーンビットラインＭＢ５のプレチャージレベルがそのまま維持される。
【０００３】
しかしながら、選択されたメモリセルM８１がオンセルであり、メーンビットラインＭＢ３に対応するM４１がオフセルであり、M５１、M６２、M７１がオンセルである場合において、バンク選択ラインＢＳ１、ＢＥ２がインエイブルされ、ワードラインＷＬ０が活性化されることによってM５１、M６１、M７１を通する電流パスがサブビットラインＳＢ８に沿って形成され、それによってメーンビットラインＭＢ５に連結されるサブビットラインＳＢ９の感知電流がM５１乃至M７１のオンセルに起因する電流によって流れることができないため、選択されたメモリセルM８１の状態感知が行われない。M８１がオフセルに見なすと、メーンビットラインＭＢ５の電圧レベルが電流流れの妨害のためもっと低めることができない。
【０００４】
又、選択されたメモリセルM８１がオフセルであり、隣接したメモリセルM９１、M１０１、そしてM１１１がオンセルであると、隣接したセルを通して漏泄電流が選択されたメモリセルM８１に流れてセンシング安定を低下させる。その結果、選択されたメモリセルの状態が何でもメモリセルのパフォーマンスが低下される。
【０００５】
【発明が解決しようとする課題】
したがって、本発明の目的は上述の諸般問題点を解決するため提案されたこととして、メモリセルのセンシング能力を向上させることができる非揮発性半導体メモリ装置を提供するためである。
【０００６】
本発明の他の目的はセンシング速度及び安定性を向上させるための非揮発性半導体メモリ装置を提供することである。
【０００７】
【課題を解決するための手段】
上述のような本発明の目的を達成するための本発明の特徴によると、半導体メモリ装置は、複数のメモリセルブロックを有し、各メモリセルブロックはビットラインを含むメモリセルアレーと、複数のアドレス信号に応じて複数のディコーディング信号を発生する列ディコーダと、１つのグループの複数のビットラインのバイアス条件を決定する複数の第１バイアス/接地選択信号を発生する第１バイアス/接地選択制御回路と、第１バイアス/接地選択制御回路から発生された第１バイアス/接地選択信号に応じて１つグループの複数のビットラインのバイアス条件を判断するための第１バイアス/接地選択回路と、１つグループの複数のビットラインのバイアス条件を決定するための複数の第２バイアス/接地選択信号を発生する第２バイアス/接地選択制御回路と、第２バイアス/接地選択制御回路から発生される第２選択信号に応じて他のグループの複数のビットラインのバイアス条件を判断するための第２バイアス/接地選択回路を含む。
【０００８】
この望ましい実施形態において、Ｙ−パスゲートは、第１バイアス/接地選択回路と感知増幅器との間に連結される。
【０００９】
この望ましい実施形態において、第１バイアス/接地選択制御回路から発生される第１選択信号は、複数のバイアス選択信号と複数の接地選択信号を含む。
【００１０】
この望ましい実施形態において、第１バイアス/接地選択制御回路は、バイアス選択信号の電圧レベルを調節するための回路手段を含む。
【００１１】
この望ましい実施形態において、第２バイアス/接地選択制御回路から発生される第２バイアス/接地選択信号は、複数のバイアス選択信号と複数の接地選択信号を含む。
【００１２】
(作用)
本発明によると、オンセルの電流流入とオフセルの漏泄電流流れを防ぐことができ、半導体装置のセンシング安定及びセンシング速度を向上させることができる。
【００１３】
【発明の実施の形態】
以下本発明による実施形態を添附された図面、図２乃至図８を参照して詳細に説明する。
【００１４】
図２を参照すると、本発明によるマスクＲＯＭはメモリセルアレー１００、列ディコーダ２００、Ｙ−パスゲート３００、第１バイアス/接地選択制御回路４００、第２バイアス/接地選択制御回路４２０、第２バイアス/接地選択回路５００、第２バイアス/接地選択回路５２０、そして感知増幅器６００とを含む。メモリセルアレー１００は複数のメモリブロックＢＬＫ０-ＢＬＫjで構成される。列ディコーダ２００は、アドレス信号Ａｉを受けてディコーディング信号ＹＡｉ、ＹＡｊ、ＹＢｋを発生する。ＹＡｉは、第１及び第２バイアス/接地選択制御回路４００、４２０に印加される。ＹＡｊ及びＹＢｋは、ビットラインと感知増幅器６００を連結する列を選択するためのＹ−パスゲート３００に印加される。第１バイアス/接地選択制御回路４００は列ディコーダ２００からアドレス信号Aiとディコーディング信号ＹＡｉを受けて第１バイアス/接地選択回路５００に印加されるバイアス選択信号ＢＩｊと接地選択信号Ｇｊを発生する。第２バイアス/接地選択制御回路４２０は列ディコーダ２００からアドレス信号Ａｉとディコーディング信号ＹＡｉを受けて第２バイアス/接地選択回路５００に印加されるバイアス選択信号ＢＩｊと接地選択信号Ｇｊを発生する。第１及び第２バイアス/接地選択回路５００、５２０は、メモリセルアレー１００の上下部に位置し、２つのうち、１つはバイアスライン及び接地ラインを有するメモリセルアレーのメーンビットラインを選択する。
【００１５】
図３及び図４は、メモリセルアレーブロックとバイアス/接地選択回路の間の相互連結を示す。
【００１６】
メーンビットラインＭＢ１−ＭＢ６４は、メモリセルアレー１００のメモリブロックに含まれる。図３を参照すると、１バイアス/接地選択回路５００は、奇数番目メーンビットラインＭＢ１、ＭＢ３、…、ＭＢ６３を連結するＮＭＯＳトランジスター５０１-５０５とバイアス選択信号ＢＩ０、ＢＩ１、ＢＩ７、ＢＩ８に応じて奇数番目ビットラインをバイアス電圧レベルにチャージするＰＭＯＳトランジスター５０６と、そして接地選択信号G０、G１、G７、G８に応じて奇数番目ビットラインを接地レベルにディスチャージするＮＭＯＳトランジスター５０７を含む。そして図４を参照すると、第２バイアス/接地選択回路５２０は、偶数番目メーンビットラインＭＢ２、ＭＢ４、ＭＢ６４を連結するＮＭＯＳトランジスター５２１−５２５と、接地選択信号Ｇ０、Ｇ１、Ｇ７、Ｇ８に応じて偶数番目メーンビットラインを接地レベルにディスチャージするＮＭＯＳトランジスター５２６と、そして偶数番目メーンビットバイアス電圧レベルにチャージするＰＭＯＳトランジスター５２７を含む。
【００１７】
メモリブロックに対応するバイアス/接地選択回路のユニット数は、メモリセルアレー１００内で分離される。
【００１８】
図５及び図６に示すように列ディコーダ２００は、アドレス信号Ａ０/Ａ０Ｂ、Ａ１/Ａ１Ｂ、Ａ２/ Ａ２Ｂ、Ａ５/Ａ５Ｂ、Ａ６/Ａ６Ｂを受けて複数のナンドゲート２０１とナンドゲート２０１の出力を変換してメーンビットライン及び接地ラインを選択することにおいて、使用されるディコーダ信号ＹＡ０−ＹＡ７、ＹＢ０−ＹＢ３に出力する個のインバータ２０２で構成される。接地ラインは接地選択信号によって接地と連結されるメーンビットラインである。
【００１９】
図７は、バイアス/接地選択制御回路４００、４２０に共通に含まれるロジック回路を示す。
【００２０】
ナンドゲート４０１は、アドレス信号Ａ０/Ａ０Ｂ、Ａ１/Ａ１Ｂ、Ａ２/Ａ２Ｂを受ける。ナンドゲート４０２は、ナンドゲート４０１の出力を受けて、それの出力は、アドレス信号A３によって制御される排他的論理（ｅｘｃｌｕｓｉｖｅ ＯＲ）ゲートＸＯＲ４０３の入力に印加される。ＸＯＲの出力は直列に連結されるインバータ４０４、４０５を通して信号ＢＹＡ０−ＢＹＡ７に出力される。信号ＢＹＡ０−ＢＹＡ７はバイアス及び接地選択信号を発生する図８及び図９の回路に各各印加される。以下は、図７の回路に配列される構成のディコーディングを示す表であり、各各の表１及び表２はＸＯＲゲート４０３の入力を制御するアドレス信号A３が論理"１"と論理"０"であるときである。
【００２１】
【表１】
【表２】
A３のトグルは、ＢＹＡｉ論理値が反対になるようにし、これは第１バイアス/接地選択回路がバイアス電圧(又は、プレチャージ電圧)に連結されるか、又は接地電圧に連結されるか、又は第２バイアス/接地選択回路が接地電圧に連結されるか、又はバイアス電圧(又は、プレチャージ電圧)に連結されるかを決定する。
【００２４】
図８は、第１バイアス/電圧選択制御回路４００を示す図面にバイアス選択及び接地選択信号を発生する回路の各ユニットを提供する。ユニット４００ｂは列ディコーダ２００及び図７の回路から各各ＹＡ０、ＢＹＡ０を受けて接地選択信号Ｇ０とバイアス選択信号ＢＩOを発生する。ユニット４００ｂは、列ディコーダ２００と図７の回路から各各ＹＡ１及びＢＹＡ１を受けて接地選択信号Ｇ１とバイアス選択信号ＢＩ１を発生する。ユニット４００ｃは、他のユニットと同一である。
【００２５】
接地選択信号発生回路４００ｃｇで、列ディコーダ２００から発生されたＹＡ７はインバータ４０６、４０７を通してＸＯＲゲート４１０の入力に印加され、NORゲート４０９の入力に直接印加される。ディコーディング信号ＢＹＡ７はインバータ４０８を通してＮＯＲゲート４１０の入力に印加される。ＮＯＲゲート４０９の出力は、ＸＯＲゲート４１０の入力に印加される。ＸＯＲゲート４１０の出力は、直列連結されるインバータ４１１、４１２を通して接地選択信号G７に出力される。
【００２６】
バイアス選択信号発生回路４００ｃｄは、 回路４００ｃｇのＸＯＲゲート４１０の１対の入力ノードＮ１、Ｎ２に連結される１対の入力端子を有する。N２は電源電圧に連結されるＭＯＳトランジスター４１３のゲートに連結され、又バイアス選択信号ＢＩ７と接地との間に連結されるＮＭＯＳトランジスター４１８のゲートにも連結される。Ｎ１は、ＰＭＯＳトランジスター４１３とＢＩ７との間に連結されるＰＭＯＳトランジスター４１４のゲートに連結され、接地に連結されるＮＭＯＳトランジスター４１７のゲートにも連結される。ＰＭＯＳトランジスター４１５がＰＭＯＳトランジスター４１３とＢＩ７との間に連結され、ＰＭＯＳトランジスター４１５のゲートはＢＩ７に連結される。ゲートが基準電圧ＶＲＥＦに連結されるＮＭＯＳトランジスター４１６はＢＩ７とＮＭＯＳトランジスター４１７との間に連結される。
【００２７】
図８の第２バイアス/接地選択制御回路４２０は接地及びバイアス選択信号を発生する回路のユニットが形成される。ユニット４２０ａは列ディコーダ２００と図７の回路から各各ＹＡ０とＢＹＡ０を受け、接地選択信号Ｇ０及びバイアス信号ＢＩ０を発生する。ユニット４２０bは、列ディコーダ２００と図７の回路から各各ＹＡ１とＢＹＡ１を受けて接地選択信号Ｇ１とバイアス選択信号ＢＩ１を発生する。ユニット４２０c構造は、他のユニットと同一である。４２０ｃユニットで、ＹＡ７はインバータ４２１を通してナンドゲート４２２の入力に印加され、ＢＹＡ１はナンドゲート４２２のようにナンドゲート４２３の入力に印加される。インバータ４２１の出力は、ナンドゲート４２３の入力にも印加される。ナンドゲート４２２、４２３の出力は、各々接地及びバイアス選択信号G７、 B１７になる。
【００２８】
Ｙ−パスゲート３００は、メーンビットラインＭＢ１、ＭＢ３、…、ＭＢ６３に連結される ＰＭＯＳトランジスター６０１を含む。ＰＭＯＳトランジスター６０１のソースは、電源電圧端子に連結される。ＰＭＯＳトランジスター６０１のドレーンは、ゲートがＹＡ０−ＹＡ７に連結される。ＮＭＯＳトランジスター６０３のソースと連結される。第４ＮＭＯＳトランジスターの各グループは、ゲートがＹＢｉ(ｉ=０-３)に連結されるＮＭＯＳトランジスター６０６を通して感知増幅器６００と連結される。ＰＭＯＳトランジスター６０１の導電は、メーンビットラインの電圧レベルによって決定される。
【００２９】
読出動作時、メモリセルからデータを読出するためメーンビットラインＭＢ１３が感知されると仮定すると、現アドレスが１１０（A２A１A０）であり、A３が１、ＹＡ６(=１)を除外した列ディコーダ２００からのディコーディング信号ＹＡｉは全部０であり、バイアス/接地選択制御回路４００、４２０が共通に含まれる図７の回路から発生される信号ＢＹＡｉは表１のように示す。ＹＡ６=１、ＢＹＡ=０になることによって、第１バイアス/接地選択制御回路４００はG６=０及びＢＩ６=０を発生し、反面に第２バイアス/接地選択制御回路４２０は、G６=１及びＢＩ６=１を発生する。図８の回路において、ＢＩ６の電圧レベルはメーンビットラインのプレチャージ電圧レベルに影響を及ぼすＶＲＥＦの電圧レベルによって決定される。ＢＩ６(=０)の電圧レベルは、論理的に完全に接地レベルに低めない。
【００３０】
その次、図３を参照すると、Ｇ６(=０)は、第１バイアス/接地選択回路５００のＮＭＯＳトランジスター５０７のゲートに印加され、それによってトランジスター５０７がターンオフされ、ＢＩ６のためメーンビットラインＭＢ１３にプレチャージ電圧(選択されたメモリセルの状態を感知するための電源電圧として)を供給するため第１バイアス/接地選択回路５００のＰＭＯＳトランジスター５０６がターンオンされる。反面に、図４を参照すると、第２バイアス/接地選択制御回路４２０から発生されたＧ６(=１)及びB１(=１)はメーンビットラインＭＢ１４に連結されるＮＭＯＳトランジスター及びＰＭＯＳトランジスター５２６、５２７のゲートに各各印加され、メーンビットラインＭＢ１４は１のＧ６によってターンオンされるＮＭＯＳトランジスター５２６を通して選択されたメモリを接地と連結する導電ラインで作用する。
【００３１】
もし、ＭＢ１３とＭＢ１４の間に配列される選択されたメモリセルがオンセルであると、ＭＢ１３の電圧レベルは、低レベルになり、それによってＹ−パスゲート３００のＰＭＯＳトランジスター６０１がＭＢ１３の電圧変化に応じてターンオンされる。ＹＡ６が高レベルになることによって、ＰＭＯＳトランジスター６０１を通したフールダウン電圧がＮＭＯＳトランジスター６０３、６０６(ＹＢ=１)を通して感知増幅器６００に伝達される。反面に、ＭＢ１３とＭＢ１４との間に配列される選択されたメモリセルがオフセルであるとき、ＭＢ１４からＭＢ１４まで電流パスが形成されないためＭＢ１３の電圧レベルはＰＭＯＳトランジスター５０６を通して供給されるプレチャージ電圧レベルを維持する。
【００３２】
メーンビットラインＭＢ１３が感知される間、ＭＢ１３の左側に配列されるメーンビットラインは接地レベルに設定され、ＭＢ１４の右側に配列されるメーンビットラインはＰＭＯＳトランジスター５２７によって供給されるバイアス電圧に維持される。アドレス１１０を有する表１によると、ＭＢ１３とＭＢ１４との間に配列される選択されたメモリセルに貯蔵されたデータを読出するためＭＢ１３とＭＢ１４を通して形成されたセンシングパスは第２バイアス/電圧選択回路５２０のＰＭＯＳトランジスター５２７を通して印加されるバイアス電圧にチャージされ、トランジスター５２７はＢＩ７（ＢＩ７に連結されるすべてのＰＭＯＳトランジスター同一）によってターンオンされ、ＭＢ６、ＭＢ８、ＭＢ１０、そしてＭＢ１２は接地電圧に連結される。そのため、ＭＢ１３とＭＢ１４との間に選択されたセルがオンセルであるとき、選択されたセンシングパスに電流が流入されなく、選択されたメモリセルがオフセルであるとき、選択されたセンシングパスに漏洩電流が落ちることができない。
【００３３】
図１１乃至図１３は、本発明の実施形態による隣接する各メモリブロックＢＬＫ０、ＢＬＫ１のＭＢ０からＭＢ１５までの１６個のメーンビットラインの多様な条件を示す。
【００３４】
図１１を参照すると、ＭＢ８が感知されるため選択されるとき、ＭＢ８の右側に配列されるＭＢ９乃至ＭＢ１５はバイアス電圧に連結され、ＭＢ８の左側に配列されるＭＢ０乃至ＭＢ７は接地電圧に連結される。隣接したブロックＢＬＫ１において、メーンビットラインのバイアス条件はブロックＢＬＫ０と同一である。他の場合において、図１２を参照すると、ＢＬＫ０とＢＬＫ１に属するメーンビットラインのうち、１つの第１メーンビットラインＭＢ０が指定されると仮定すると、第１メーンビットラインＭＢ０は接地レベルに維持され、 ＢＬＫ０とＢＬＫ１のＭＢ８からＭＢ１５までは接地電圧に維持され、ＢＬＫ０とＢＬＫ１のＭＢ１からＭＢ７まではバイアス電圧に連結される。図１３はＢＬＫ０内にあるし、ＢＬＫ１に一番近接したメーンビットラインが選択された境遇を示す。
【００３５】
図１２のように、ＢＬＫ０とＢＬＫ１のＭＢ８乃至B１５は、接地電圧に維持され、ＢＬＫ０とＢＬＫ１のＭＢ１乃至この望ましいＭＢ７はバイアス電圧に連結される。
【００３６】
上述のように、本発明によると、オンセルから感知した電流と隣接したオンセルによる漏洩電流の流入を防ぎ、ノーア型メモリ装置のセンシング安定と読出速度を向上させることができる。
【００３７】
以上から、本発明による回路の構成及び動作をした説明及び図面によって図示したが、これは例をあげて説明したことにし、本発明の技術的思想を外れない範囲内で多様した変化及び変更が可能である。
【００３８】
【発明の効果】
以上のような本発明によると、セルの状態によって入される電流の流れを防ぐことができ、半導体メモリ装置のセンシング安定及び読出速度を向上させることができる。
【図面の簡単な説明】
【図１】 一般的な非揮発性メモリ装置のノーア型メモリセルアレーの構造を示す図である。
【図２】 本発明によるメモリ装置の機能的な構成を示すブロック図である。
【図３】 メモリセルアレーと周邊回路の構成を示す図である。
【図４】 メモリセルアレーと周邊回路の構成を示す図である。
【図５】 列ディコーダのロジック回路を示す図である。
【図６】 列ディコーダのロジック回路を示す図である。
【図７】 バイアス電圧及び接地電圧の選択を制御する信号を発生するロジック回路を示す図である。
【図８】 第１バイアス電圧及び接地電圧の選択を制御するための回路の構造を示す図である。
【図９】 第１バイアス電圧及び接地電圧の選択を制御するための回路の構造を示す図である。
【図１０】 Ｙ−パスゲートの回路図である。
【図１１】 本発明によるメモリセルの感知電流流れの特性を示す図である。
【図１２】 本発明によるメモリセルの感知電流流れの特性を示す図である。
【図１３】 本発明によるメモリセルの感知電流流れの特性を示す図である。
【符号の説明】
１００ メモリセルアレー
２００ 列ディコーダ
３００ Ｙ−パスゲート
４００ 第１バイアス/接地選択制御回路
４２０ 第２バイアス/接地選択制御回路
５００ 第１バイアス/接地選択回路
５２０ 第２バイアス/接地選択回路
６００ 感知増幅器
Claims (8)
- 複数のメモリセルブロックを有し、
前記各メモリセルブロックはビットラインを含むメモリセルアレーと、
複数のアドレス信号に応じて複数のディコーディング信号を発生する列ディコーダと、
１つのグループの複数のビットラインのバイアス条件を決定する複数の第１選択信号を発生する第１選択制御回路と、
前記第１選択制御回路から発生された前記第１選択信号に応じて１つのグループの複数のビットラインのバイアス条件を判断するための第１選択回路と、
１つのグループの複数のビットラインのバイアス条件を決定するための複数の第２選択信号を発生する第１選択制御回路と、
前記第２選択制御回路から発生される第２選択信号に応じて他のグループの複数のビットラインのバイアス条件を判断するための第２選択回路を含み、
前記メモリセルアレーでは、
複数のメモリセルが直列に接続され、
前記複数のメモリセル同士の接続箇所の各々には１本のビットラインが接続され、
前記ビットラインは、交互に、感知増幅器または接地電位に接続され
読み出し対象となるメモリセルを基準として、
該メモリセルと接地電位とを接続するビットライン側の複数のビットラインに接地電圧を印加し、
該メモリセルと感知増幅器とを接続するビットライン側の複数のビットラインのうち、前記メモリセルと感知増幅器とを接続するビットラインを除くビットラインにバイアス電圧を印加することを特徴とする半導体メモリ装置。 - 前記第２選択回路と感知増幅器の間に連結されるパスゲート回路を付加的に含むことを特徴とする請求項１に記載の半導体メモリ装置。
- 前記第１選択制御回路から発生される第１選択信号は、複数のバイアス選択信号と複数のグラウンド選択信号を含むことを特徴とする請求項１に記載の半導体メモリ装置。
- 前記第１選択制御回路は、前記バイアス選択回路の電圧レベルを調節するための回路手段を含むことを特徴とする請求項１に記載の半導体メモリ装置。
- 前記第２選択制御から発生される前記第１選択信号は、複数のバイアス信号と複数のグラウンド選択信号を含むことを特徴とする請求項１に記載の半導体メモリ装置。
- 複数のメモリブロックを有し、前記各メモリブロックは複数のメモリセルに連結される複数のビットラインを含み、前記ビットライン第１方向のビットラインと第２方向のビットラインに分かれるメモリセルアレーと、
複数のアドレス信号に応じて複数のディコーディング信号を発生する列ディコーダと、
第１電圧端子と第１方向のビットラインの間に連結される数個の第１トランジスターと、前記第１方向のビットラインと第２電圧端子の間に連結される複数の第２トランジスターを含み、前記第１トランジスターは第１選択信号に応じて前記第２トランジスターは第２選択信号に応じる第１選択回路と、
前記第１電圧端子と第２方向のビットラインの間に連結される複数の第３トランジスターと、前記第２方向のビットラインと前記第２電圧端子の間に連結される第４トランジスターを含み、前記第３トランジスターは第３選択信号に応じ、前記第４トランジスターは第４選択信号に応じる第２選択回路を含み、
前記メモリセルアレーでは、
複数のメモリセルが直列に接続され、
前記複数のメモリセル同士の接続箇所の各々には１本のビットラインが接続され、
前記第１方向のビットラインは、感知増幅器に接続され、前記第２方向のビットラインは接地電位に接続され、
前記第１方向のビットラインと前記第２方向のビットラインとが交互に配置され、
読み出し対象となるメモリセルを基準として、
該メモリセルと接地電位とを接続するビットライン側の複数のビットラインに接地電圧を印加し、
該メモリセルと感知増幅器とを接続するビットライン側の複数のビットラインのうち、前記メモリセルと感知増幅器とを接続するビットラインを除くビットラインにバイアス電圧を印加することを特徴とする半導体メモリ装置。 - 前記第１選択信号は、第１トランジスターを通してバイアス電圧の第１電圧端子に前記第１方向のビットラインを連結するためのものであり、前記第３選択信号は、前記第３トランジスターを通してバイアス電圧に前記第２方向のビットラインを連結するためのことを特徴とする請求項６に記載の半導体メモリ装置。
- 前記第２選択信号は第２トランジスターを通して接地電圧の前記第２電圧端子に第１方向のビットラインを連結するためのものであり、前記第４選択信号は第４トランジスターを通して接地電圧に第２方向のビットラインを連結するためのことを特徴とする請求項６に記載の半導体メモリ装置。
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