DE10137120B4 - Betriebsart einer Ansteuerschaltung einer Speicherzellenanordnung - Google Patents

Abstract

Betriebsart einer Ansteuerschaltung einer Speicherzellenanordnung, die aufweist
eine Anordnung von Speichertransistoren (1), die jeweils einer Speicherzelle zugeordnet sind,
eine Ansteuerschaltung, die für eine Auswahl eines Speichertransistors und zum Schreiben oder Lesen einer Information in die Speicherzelle vorgesehen ist, und
mindestens einen einer jeweiligen Gruppe von Speichertransistoren zugeordneten Auswahltransistor, mit dem die Speichertransistoren der jeweiligen Gruppe gemeinsam ausgewählt werden können,
bei der ein Auswahltransistor zu einer Gruppe von Speichertransistoren in einer Zeile oder Spalte geöffnet wird, während Gate-Anschlüsse der Speichertransistoren aller Zeilen bzw. Spalten auf niedrigem Potenzial sind, und der Strom für jede zu lesende Spalte bzw. Zeile, die durch diese Gruppe führt, gemessen wird,
dadurch gekennzeichnet, dass
in einem ersten Schritt der Auswahltransistor zu einer Gruppe von 16 bis 32 in der Zeile bzw. Spalte angeordneten Speichertransistoren geöffnet und der gemessene Strom gespeichert wird und
in einem zweiten Schritt der Gate-Anschluss einer zu...

Description

• Die Erfindung betrifft ein differentielles Lesekonzept für nichtflüchtige Ein-Transistor-Floating-Gate-Speicher.
• Bei einem Floating-Gate-Speicher wird die Information gespeichert, indem mit einer oder mehreren Hochspannungen die Ladungsmenge auf dem Floating-Gate des Speichertransistors geändert wird, so dass der Speichertransistor unter bestimmten Bedingungen Strom leitet oder sperrt. Beim Auslesen der Zelle werden die Steuergates aller nicht zu lesender Speichertransistoren auf einem niedrigen Potenzial (z. B. 0 Volt) gehalten, während das Steuergate der zu lesenden Zelle auf ein höheres Lesepotenzial (z. B. 1,8 Volt) gebracht wird. Problematisch dabei ist, dass Speichertransistoren mit einem positiven Potential auf dem Floating-Gate an der gleichen Signalleitung wie der zu bewertende Speichertransistor auch mit einer niedrigen Steuergatespannung zu einem Lesestrom beitragen können und damit das Leseergebnis für die zu lesende Speicherzelle verfälschen.
• Bisher wurde das Problem dadurch gelöst, dass bei Zellen, die einen leitenden Informationszustand haben sollen, das Floating-Gate-Potenzial so niedrig eingestellt wurde, dass im nicht selektierten Zustand kein Strom durch sie fließt. Nachteilig daran ist, dass die Hochspannung pulsweise angelegt werden und nach jedem Puls gemessen werden muss, ob die Zelle schon das richtige Floating-Gate-Potenzial erreicht hat. Außerdem muss für den Fall, dass versehentlich ein zu hohes Floating-Gate-Potenzial erreicht wird, ein Recovery-Mechanismus vorgesehen werden. Zusätzlich wird durch das niedrige Floating-Gate-Potenzial in den Zellen der Lesestrom und damit die Lesegeschwindigkeit verringert und das Lesefenster eingeengt.
• In der US 6,052,307 ist ein EEPROM beschrieben, bei dem für jede Bitleitung eine Ansteuerschaltung vorgesehen ist, mit der durch einfaches Umschalten ein Vergleich des Referenzstromes bei nicht angesteuerten Zellentransistoren einschließlich vorhandener Leckströme mit einem Lesestrom einschließlich vorhandener Leckströme möglich ist. Ein Auswahltransistor dient jeweils dem Zuschalten einer gesamten Bitleitung.
• In der US 5,970,012 ist ein EEPROM beschrieben, bei dem eine blockweise Einteilung der Speicherzellen längs der Bitleitungen vorhanden ist. Diese Blöcke werden jeweils über Auswahltransistoren angesteuert.
• Aufgabe der vorliegenden Erfindung ist es, eine Betriebsart einer Ansteuerschaltung einer Speicherzellenanordnung anzugeben, mit der die eingangs beschriebenen Probleme vermieden werden.
• Diese Aufgabe wird mit der Betriebsart einer Ansteuerschaltung einer Speicherzellenanordnungen mit den Merkmalen des Anspruches 1 gelöst.
• Bei der erfindungsgemäßen Betriebsart werden die eingangs geschilderten Probleme vermieden, indem in die Zuleitungen zu den Speicherzellen einer Anordnung aus Ansteuerschaltung und Speicherzellen jeweils ein Auswahltransistor für eine Gruppe von 16 bis 32 Speicherzellen eingefügt wird. Da die Speicherzellen in einem Speicher üblicherweise in einem matrixartigen Raster angeordnet und in Zeilen und Spalten unterteilt sind, wird zur Vereinfachung der Beschreibung angenommen, dass die Gruppe von Speicherzellen in einem bevorzugten Ausführungsbeispiel eine Zeilengruppe bildet. Die Anordnung kann aber entsprechend vorgesehen sein, wenn eine Spaltengruppe in dieser Weise adressiert werden soll oder die Bezeichnungen von Zeilen und Spalten miteinander vertauscht sind.
• Zum Lesen wird der Auswahltransistor zu einer Zeilengruppe geöffnet, während die Steuergates aller Zeilen auf niedrigem Potenzial sind, und der Strom für jede zu lesende Spalte, die durch diese Zeilengruppe führt, wird gemessen und gespeichert. Im zweiten Schritt wird das Steuergate bzw. werden die Steuergates der zu lesenden Zeile auf das höhere Lesepotenzial gebracht und der resultierende Strom mit dem vorherigen verglichen. Bei der Anordnung stört ein Leckstrom durch die nicht selektierten Zellen nicht, da nur die Differenz zwischen dem Strom mit und ohne selektierte Zelle als Maßstab für eine Entscheidung über die Information der Speicherzelle genommen wird.
• Es folgt eine Beschreibung eines Beispiels der Betriebsart anhand der beigefügten 1 und 2, die anhand eines Ausschnittes aus der Speicherzellenanordnung die beiden Schritte des Lesevorganges darstellen.
• In 1 ist ein Ausschnitt aus einem Speicherzellenfeld dargestellt, bei dem die Speichertransistoren 1 gruppenweise jeweils mit einem Auswahltransistor 2 gemeinsam ausgewählt werden können. In der 1 sind zwei solche Gruppen von jeweils 16 bis 32 Speichertransistoren eingezeichnet, die jeweils mit einem Auswahltransistor 2 verbunden sind. Der in 1 oben eingezeichnete Auswahltransistor 2 wurde durch Anlegen eines Potenzials von typisch 1,8 Volt an den Gate-Anschluss 3 geöffnet, so dass die zugehörigen Speichertransistoren ausgelesen werden können. Da alle diese Speicher noch mit einem Gatepotenzial von 0 Volt gesperrt sind, fließt zunächst nur der Ausgangsstrom I1.
• In der 2 ist der nächste Schritt des Lesevorganges dargestellt, bei dem der Gate-Anschluss 5 eines ausgewählten Speichertransistors 4 ebenfalls auf typisch 1,8 Volt gelegt wird. Der Speicherinhalt dieses Transistors kann daher ausgelesen werden, so dass jetzt ein Ausgangsstrom I2 fließt.

Claims (1)

1. Betriebsart einer Ansteuerschaltung einer Speicherzellenanordnung, die aufweist eine Anordnung von Speichertransistoren (1), die jeweils einer Speicherzelle zugeordnet sind, eine Ansteuerschaltung, die für eine Auswahl eines Speichertransistors und zum Schreiben oder Lesen einer Information in die Speicherzelle vorgesehen ist, und mindestens einen einer jeweiligen Gruppe von Speichertransistoren zugeordneten Auswahltransistor, mit dem die Speichertransistoren der jeweiligen Gruppe gemeinsam ausgewählt werden können, bei der ein Auswahltransistor zu einer Gruppe von Speichertransistoren in einer Zeile oder Spalte geöffnet wird, während Gate-Anschlüsse der Speichertransistoren aller Zeilen bzw. Spalten auf niedrigem Potenzial sind, und der Strom für jede zu lesende Spalte bzw. Zeile, die durch diese Gruppe führt, gemessen wird, dadurch gekennzeichnet, dass in einem ersten Schritt der Auswahltransistor zu einer Gruppe von 16 bis 32 in der Zeile bzw. Spalte angeordneten Speichertransistoren geöffnet und der gemessene Strom gespeichert wird und in einem zweiten Schritt der Gate-Anschluss einer zu lesenden Zeile bzw. Spalte auf ein höheres Lesepotenzial gebracht wird und ein resultierender Strom mit dem zuvor gemessenen Strom verglichen wird.