JP2006351201A - 改善された読み出しデバイスを有する半導体メモリおよびこれと関連する動作モード - Google Patents

Abstract

【課題】従来からの問題が回避されるフローティングゲートメモリの仕様を定めること。
【解決手段】好適には１６〜３２個のメモリセルである、メモリセルのグループの選択トランジスタ（２）が、いずれの場合にも、メモリセル（４）のリード線に挿入される。読み出すために、行グループの選択トランジスタが開かれる一方で、すべての行のコントロールゲートは低電位であり、行グループを通って流れる読み出されるべき各列の電流は、測定および格納される。第２の工程において、読み出されるべき行のコントロールゲート（５）は、より高い読み出し電位にされ、その結果の電流は、前の電流と比較される。
【選択図】図２

Description

本発明は、不揮発性１トランジスタフローティングゲートメモリの駆動回路および差動的読み出しの概念に関する。

フローティングゲートメモリにおいて、情報は、１つ以上の高電圧を用いてメモリトランジスタのフローティングゲート上の電荷の量を変更することによって格納される。その結果、メモリトランジスタは、特定の条件下で電流を通すかまたは遮断する。セルの読み出し中、読み出されるべきでないすべてのメモリトランジスタのコントロールゲートが低電位（例えば、０ボルト）で保持される一方で、読み出されるべきセルのコントロールゲートは、より高い読み出し電位（例えば、１．８ボルト）にされる。この場合に問題となるのは、評価されるべきメモリトランジスタと同じ信号線上のフローティングゲートにおける正電位を有するメモリトランジスタが、低いコントロールゲート電圧によって読み出し電流にも影響を及ぼし得、従って、読み出されるべきメモリセルの読み出し結果を変更し得ることである。

これまで、この問題は、導通している情報状態を有することが意図されるセルにおいて、フローティングゲート電位は、選択されない状態のセルを通って電流が流れないように低くセットされることによって解決されてきた。これについての不利な点は、高電圧がパルスの形態で印加され、かつ、セルがすでに正確なフローティングゲート電位に達したか否かを決定するために、各パルスの後に測定される必要があるということである。さらに、過度に高いフローティングゲート電位が誤って達成された場合、回復メカニズムを提供することが必要である。さらに、セルにおける低いフローティングゲート電位は、読み出し電流、従って、読み出し速度を低減し、かつ読み出し窓を制限する。

本発明の目的は、これらの問題が回避されるフローティングゲートメモリの仕様を定めることである。

この目的は、請求項１の特徴を有するメモリセル配列の駆動回路を用いて、および、請求項４の特徴を有する動作モードを用いて達成される。改良点は、従属請求項から明らかになる。

駆動回路およびメモリセルを含む本発明の配列の場合、各場合について、メモリセルのグループ、好適には、１６〜３２個のメモリセル毎に１つの選択トランジスタがメモリセルのリード線に挿入されることによって、冒頭に略述された問題が回避される。メモリ内のメモリセルは、通常、マトリクス状の格子で配列され、かつ、行と列に細分されるので、説明を簡単にするために、メモリセルのグループは、好適な例示的実施形態において、行グループを形成することが想定される。しかしながら、列グループがこのように扱われることが意図されるか、または行および列の表記が交換される場合に、本発明による配列が対応して提供され得る。

読み出すために、行グループの選択トランジスタがオープンにされる一方で、すべての行のコントロールゲートは低電位であり、この行グループを通って流れる読み出されるべき各列の電流が測定かつ格納される。第２のステップにおいて、コントロールゲートまた
は読み出されるべきコントロールゲート（単数または複数）は、より高い読み出し電位にされ、生じる電流は、前の電流と比較される。本発明による配列の場合、選択されないセルを通る漏れ電流は妨害的でない。なぜなら、セルが選択された場合の電流と、セルが選択されない場合の電流との間の差のみが、メモリセルの情報についての決定のためのベンチマークとみなされるからであえる。

本発明による配列の好適な例は、メモリセル配列の詳細を用いて読み出し動作の２つの工程を示す添付の図面１および２を参照して、以下に記載される。

図１は、メモリセルアレイの詳細を示す。ここで、メモリトランジスタ１は、各場合について、選択トランジスタ２を用いてグループ毎に同時に選択され得る。図１は、各場合について、選択トランジスタ２にそれぞれ接続された１６〜３２個のメモリトランジスタの２つのグループを示す。図１の上部に示された選択トランジスタ２は、ゲート端子３に典型的には１．８ボルトの電位を印加することによって開けられ、これにより、関連したメモリトランジスタが読み出される。これらすべてのメモリトランジスタは、依然として０ボルトのゲート電位で遮断されているので、最初、出力電流Ｉ１のみが流れる。

図２は、読み出し動作の次の工程を示す。ここで、選択されたメモリトランジスタ４のゲート端子５に、同様に、典型的には１．８ボルトが印加される。従って、このトランジスタのメモリ内容が読み出され、これにより、ここで、出力電流Ｉ２が流れる。

記載なし 記載なし

符号の説明

１ メモリトランジスタ
２ 選択トランジスタ
３ 選択トランジスタのゲート端子
４ 選択メモリトランジスタ
５ 読み出されるべき行のコントロールゲート

Claims (1)

1. メモリを動作させる方法であって、
   行および列のうちの少なくとも１つのグループで配置された複数のメモリトランジスタを提供するステップと、
   メモリトランジスタに情報を書き込むことができ、かつ、該メモリトランジスタから情報を読み出すことができるように、該グループの１つのメモリトランジスタに結合された駆動回路を提供するステップと、
   該複数のメモリトランジスタのグループを同時に選択することができるように、該複数のメモリトランジスタのグループに結合された選択トランジスタを提供するステップと、
   該複数のメモリトランジスタのグループの該複数のメモリトランジスタのゲート端子が低電位である間、該選択トランジスタのゲート端子に高電位を印加するステップと、
   読み出されるべき各行または各列を通って流れる第１の電流を測定するステップと、
   該測定された第１の電流を格納するステップと、
   該読み出されるべき行または列のゲート端子に読み出し電位を供給するステップと、
   該読み出されるべき行または列を通って流れる第２の電流を測定するステップと、
   該第２の電流と該格納されている第１の電流とを比較するステップと
   を包含する、方法。

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