JPH10269793A - 不揮発性メモリとその管理方法 - Google Patents

Abstract

(57)【要約】 【課題】 不揮発性メモリとその管理方法 【解決手段】 EEPROM 型メモリの集積度を向上させるた
めに、選択トランジスタを用いない方法を選択する。消
去、プログラミングまたは読み出しモードにおいて選択
操作を行うために、メモリの所定の接続（ｒ’≠ｒ）に
マイナス電圧、またはプログラミング電圧(VPP) の半分
の値を有する電圧を印加する方法を選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書き込み
および消去可能な不揮発性電子記憶装置（メモリ）に関
するものである。本発明はさらに、その管理方法に関す
るものである。ＥＥＰＲＯＭとして知られるそのようは
メモリは主に、各メモリセルがそれぞれ少なくとも１つ
のＭＯＳ技術によるフローティングゲートトランジスタ
を含むメモリである。本発明の目的は、標準的なＥＥＰ
ＲＯＭ型メモリセルで使用される選択トランジスタを無
くすことによって現在入手可能なものよりも小型のＥＥ
ＰＲＯＭ型メモリ構成を実現することにある。その結
果、本発明では約５０％の表面積を節約することが可能
になる。このことにより、フラッシュ型構造に対するＥ
ＥＰＲＯＭ型構造の利点を維持したままフラッシュ型構
造に近い密度を有するメモリアレイを得ることが可能に
なる。

【０００２】

【従来の技術】フローティングゲートＥＰＲＯＭは、電
気的にプログラム可能で消去不可能なメモリである（ま
たは紫外線によって消去可能であるが、これは電気的に
消去可能であることと同じではない）ことを思い出され
たい。これらＥＰＲＯＭメモリのプログラミングという
電気的現象は、電流飽和の影響下における導通チャンネ
ル内の熱的撹拌現象である。この現象は不可逆的であ
る。ＥＥＰＲＯＭとして周知のメモリは電気的に消去可
能かつプログラム可能である。プログラミングおよび消
去の現象は可逆的であり、ドンネル効果現象である。ホ
ットキャリヤ現象とも呼ばれる電流飽和現象とは逆に、
トンネル現象は電流を消費しないという利点を有する。
従ってメモリ内部の回路（チャージポンプおよび増倍
器）によって高いプログラミングおよび消去電圧が発生
される。いわゆるフラッシュメモリはハイブリッドメモ
リである。つまり、それらはホットキャリヤによってプ
ログラム可能で且つトンネル効果によって消去される。
実際には、メモリセルのフローティングゲートトランジ
スタのゲート、ドレインおよびソースに印加された電圧
が、行おうとするプログラミングおよび消去の種類に関
する情報を提供する。

【０００３】フラッシュセルと比べた場合の本発明のメ
モリセルの利点は、主に次のようなものである。第１
に、本発明のセルはより優れた耐久性を有する。なぜな
ら、消去および書き込み操作がトンネル効果のみを利用
するからであって、これに対してフラッシュメモリでは
トンネル効果と熱電子（ホットエレクトロン）の流れと
を利用する。第２に、本発明のメモリセルは低い電源電
圧で動作する。なぜなら、トンネル電流はホットキャリ
ヤの電流よりもはるかに小さく、それによって集積回路
自体の内部におけるプログラミング機構に必要な高電圧
の発生が大幅に単純化される。このことにより、本発明
のメモリセルは特に、電池またはバッテリーによって２
〜３Ｖ程度の電圧を給電される携帯用の用途に有用であ
る。

【０００４】図１は、関連技術のＥＥＰＲＯＭ型メモリ
アレイの構造を説明するものである。図示したメモリア
レイは、ワードラインと呼ばれる列選択ラインＳＲ、Ｓ
Ｒ＋１、および１つの行のセルのフローティングゲート
トランジスタの制御ゲートに給電するためのラインＳＣ
によってマトリックスの状態でアドレスされる。１つの
行では、セルは場合に応じて８、１６、３２、・・・ビ
ットのワードにアセンブルされている。図１は、インデ
ックスｃを有する１つの行と、この行に含まれるインデ
ックスｒおよびｒ＋１を有する列とを示す。図１は、８
個のビットラインＢＬｃ〜ＢＬｃ＋７が行ｃに接続され
ている２バイトを示す。２バイトはＧＮＤＨと呼ばれる
水平の切換グラウンドラインに対して対称に示されてい
ることが分かる。ラインＧＮＤＨは、ゲートがＳＷで示
されている切換トランジスタＭＣと直列接続されたグラ
ウンドラインＶに接続されることによって回路のグラウ
ンドＧＮＤに接続されている。従って、各行には、８個
のビットライン、１つのラインＳＣおよび１つのグラウ
ンド接続ラインＶが組み合わされている。読み取り回路
は、読み取り時にワードのセルのビットラインに接続さ
れる。

【０００５】図１で示した基本セルは、選択トランジス
タＭｓｅｌ並びに記憶および読み出し用のフローティン
グゲートトランジスタＭｌｅｃによって形成される。ト
ランジスタＭｓｅｌはビットライン、この場合はＢＬｃ
＋７であるが、をトランジスタＭｌｅｃのドレインに暫
定的に接続することを可能にする。トランジスタＭｌｅ
ｃは積層された２つのゲート、つまり下側のフローティ
ングゲートＦＧと上側の制御ゲートＣＧとを有する。こ
れら２つのゲートはゲート酸化物層によって互いに隔て
られており、このゲート酸化物層は、ゲートＦＧとトラ
ンジスタＭｓｅｌのチャネルとの間にあるゲート酸化物
層と同様のものであるか、あるいは異なる厚さを有す
る。同一バイトのトランジスタの制御ゲートＣＧは全て
互いに接続されており、且つ制御ゲート選択トランジス
タＭＣＧによってラインＳＣに接続されている。

【０００６】トランジスタＭｌｅｃは、そのフローティ
ングゲートとドレインの間に配置された厚さ約８０ｎｍ
のトンネルウインドウｔｕを有する。１つの実施例で
は、ＥＥＰＲＯＭセルについては、このトンネルウイン
ドウの厚さは約８０ｎｍであり、一方フラッシュＥＰＲ
ＯＭセルでは１２０ｎｍである。ゲート酸化物層はＥＰ
ＲＯＮセルでは２００ｎｍである。ウインドウｔｕは、
トンネル酸化物層の表面間の電圧が約１０ボルトの臨界
閾値を越えた時点で、つまり電場が１５×１０^６Ｖ／ｍ
を越えた時点でトランジスタＭｌｅｃのドレインとフロ
ーティングゲートとの間にトンネル電流（非常に小さ
い）を通過させるという役割を有する。この電圧がプラ
スであるかマイナスであるかによって、フローティング
ゲートがマイナスまたはプラスに荷電される。従ってゲ
ートＣＧおよびＦＧの積み重ねによって形成されるコン
デンサの端子には常に電位差が存在することが理解され
る。

【０００７】ＭＯＳトランジスタの閾値電圧Ｖｔは、こ
のトランジスタの制御ゲートとソースとの間の電圧であ
り、この値以降トランジスタは導通状態となる。Ｖｔが
トランジスタＭｓｅｌの固有閾値電圧であれば、このト
ランジスタＭｓｅｌの導通はＶ（ＦＧ）−Ｖｔの差に関
係する（ここで、Ｖ（ＦＧ）はこのフローティングゲー
トにおける電荷の蓄積に起因するフローティングゲート
電圧である）。さらにゲートＣＧに読み出し電圧を印加
することにより、この差Ｖ（ＦＧ）−Ｖｔによってトラ
ンジスタＭｓｅｌが導通状態になったり、ならなかった
りする。その結果、トランジスタＭｌｅｃの導通はコン
デンサＣＧ／ＦＧの電荷に依存する。

【０００８】トランジスタＭＣおよびＭｓｅｌがオンの
時、ビットラインＢＬｉとグラウンドラインＶとの間の
電流はセルのプログラミング状態に依存する。ゲートＣ
Ｇに適当な読み出し電圧ＣＧｒｅｆを印加して、且つ各
ビットラインＢＬとラインＶとの間に流れる電流と基準
値を比較することにより、フローティングゲートの荷電
状態を遠隔検出することができる。比較結果を２進数の
情報要素へと変換する。通常、電流が基準電流よりも小
さい場合、セルが消去されて、２進数値０の記録に相当
すると言われる。ＣＭＯＳ技術を用いたＰ型基板の素子
では、消去されたセルは電子がフローティングゲートに
格納されたトランジスタに相当する。そうでない場合、
セルはプログラムされているといわれ、２進数値１の記
憶に相当する（フローティングゲート上にホールを有す
る）。読み出しモードでは、各行のバイトのビットライ
ンが多重化され、広義には電流比較器である読み出し増
幅器に接続される。この部分についてはこれ以上詳細な
説明は行わない。本発明においても関連技術と同様であ
る。

【０００９】図１のセルの各制御ノードの状態を図２に
まとめて示す。図２では、ノードＳＷ、ＳＣ、ＢＬ、Ｓ
ＲおよびＳＲ’（ＳＲとは異なる）はこれまで述べたも
のである。操作はメモリ管理に関する標準的な操作であ
る。表中の欄は、操作を実施するためにノードに印加す
べき電圧を示す。書き込み操作は、消去操作のみを含む
か、場合によってはプログラミング操作のみを含み、ま
たは消去操作に続いてプログラミング操作を含むことが
できる。電圧Ｖｃｃは約５Ｖに等しく、電圧ＶＰＰは約
１２Ｖに等しい。 ワードのプログラミングは通常２つのフェーズによって
行われる：このワードのセルを全て消去するためのフェ
ーズ−ワードの全てのフローティングゲートに電荷が注
入される（Ｐ型基板についてはマイナス電荷）。プログ
ラムすべきセルをプログラムするための選択的ブログラ
ミングフェーズ（マイナス電荷の除去およびＰ型基板に
ついてはプラス電荷の注入）。この方法はさらに、本発
明およびその変形例の範囲においても適用されると想定
されよう。

【００１０】プログラミング操作は最も重大な操作であ
る。フローティングゲートＦＤがプラスに荷電された時
にＶＰＰとなるビットラインＢＬｉとグラウンドＧＮＤ
との間で電流が直接通過するのを防ぐために、切換グラ
ウンドラインＶはプログラミング中（ＳＷが０となる）
浮動状態である。つまりこの場合、トランジスタＭｌｅ
ｃはそのフローティングゲートがプラスになり次第導通
状態になることができる。採用されたアーキテクチャに
より、プログラミングまたは消去のために選択されなか
ったバイトのセルのトランジスタＭｓｅｌ（トランジス
タＭｌｅｃのドレインと共通のノードを有する）の制御
ゲートおよびソースがいずれも高電圧にさらされること
がないことが理解される。

【００１１】セルがプログラムすべきセルと同一の列
（ｒ）を構成していない場合、選択トランジスタＭｓｅ
ｌおよびＭＣＧはオフである。つまりそれらはいずれの
場合も０となる。セルがプログラムすべきセルと同一の
行を構成していない場合、列ＶとＢＬｉは高電圧へ接続
されていない（ここには記載されていないマルチプレク
サ回路によって）。その結果、セルのプログラミング
は、プログラミングされないメモリアレイのその他のセ
ルに影響を与えない。

【００１２】メモリアレイの表面積を減少させるため
に、セルを同一列のｎ個のバイトでなく、列全体につい
て８×ｎ個のセルよりなる１つのワードにまとめる変形
具体例を使用することができる。この場合使用される用
語は「ページ」である。この変形例の利点は、選択トラ
ンジスタＭＣＧに連結された（ｎ−１）本のラインＳＣ
をなくしたことによる空間の節約にある。必要な空間と
いう観点からは２０％の節約になる。これに関する欠点
は、バイトレベルでの個々のプログラミングができなく
なることにある。プログラミングはページ単位でしか行
うことができない。この種の構造はそれ自体データ要素
がブロックごとに更新される大型のメモリに好適であ
る。この変形例は、概略的には図１に類似であるが、相
違点としてセル８個ごとに１つの制御ゲート選択トラン
ジスタＮＣＧは存在せず、１ページ全体（あるいはそれ
よりも小さいがセル８個よりも大きい部分）に対してそ
のようなトランジスタが１つ存在する。この変形例は通
常ＰＥＰＲＯＮ（Ｐはページを表す）と呼ばれ、標準的
な構造はＥＥＰＲＯＭと呼ばれる。

【００１３】

【発明が解決しようとする課題】本発明の目的は、集積
度を高めるために１つのセルの基本表面積をさらに縮小
することにあり、本発明はセル選択トランジスタの除去
に関するものである。本発明は標準的なＥＥＰＲＯＭ構
造またはＰＥＲＯＭ変形例に適用することができる。前
者の構造について本発明を説明する。

【００１４】

【課題を解決するための手段】本発明によれば、選択ト
ランジスタの除去に関する問題は、セルのノードへ電圧
を印加するための特定の方式を選択することによって解
決される。

【００１５】

【発明の実施の形態】本発明の対象は、それぞれセルに
フローティングゲートトランジスタを含む電気的に消去
可能且つ電気的にプログラム可能なメモリセルを集積回
路において管理するための方法であり、この方法は下記
操作を含む： ※選択すべき第１のセルについて： 消去時：この第１のセルのフローティングゲートトラン
ジスタ（第１トランジスタと呼ぶ）のソース接続を集積
回路のグラウンド電位（０Ｖ）にし、この第１トランジ
スタのドレイン接続をグラウンド電位にし、この第１ト
ランジスタの制御ゲートを高プログラミング電位（グラ
ウンド電位に対して集積回路の電源電位よりも高い）に
する、 プログラミング時：この第１トランジスタのソース接続
を高インピーダンス状態にし、この第１トランジスタの
ドレイン接続を書き込むべきビットの種類に応じて高プ
ログラミング電位または高インピーダンスにし、さらに
この第１トランジスタの制御ゲートをグラウンド電位に
する、 読み出し時：この第１トランジスタのソース接続をグラ
ウンド電位にし、この第１トランジスタのドレインを閾
値読み出し増幅器に接続し、さらにこの第１トランジス
タの制御ゲートをグラウンド電位と電源電位との間の第
１の中間読み出し制御電位に接続する；

【００１６】※選択されない第２のセルについて： プログラミング時：選択されたセルの列以外の列に配置
された第２のセルのフローティングゲートトランジスタ
（第２トランジスタと呼ぶ）の制御ゲートを、第１の高
プログラミング電位とグラウンド電位との間のもう１つ
の高中間プログラミング電位にする 読み出し時：この第２トランジスタのソース接続をグラ
ウンド電位に接続し、第２トランジスタのドレイン接続
をグラウンド電位にして且つ高インピーダンス状態に配
置し、さらにこの第２トランジスタの制御ゲートを第２
の読み出し制御電位にする。

【００１７】本発明のもう１つの対象は、セルにそれぞ
れフローティングゲートトランジスタを含む電気的に消
去可能で電気的にプログラム可能なメモリセルを集積回
路において管理するための方法であって、セルをプログ
ラムするための下記操作を含む方法である： （ａ）セルを消去し、その後、（ｂ）トランジスタのフ
ローティングゲートから電荷を引き出すことによる部分
的なプログラミング効果によってセルをプログラムし、
続いてセルの内容を読み出し、（ｃ）プログラミングレ
ベルが十分と判断されるまでプログラミング効果を増大
させながら（ｂ）のステップを繰り返す。

【００１８】本発明のさらにもう１つの対象は、集積回
路におけるメモリであって、ビットラインおよびワード
ラインを介してアクセス可能で且つ電気的に消去および
プログラム可能なメモリセルを備え、各メモリセルが基
板に埋め込まれた半導体領域の形状に作製されたフロー
ティングゲートトランジスタを含み、導通チャネルによ
って隔てられており、基板上にはワードライン接続が搭
載され、ビットラインは読み出し回路に接続されてお
り、このフローティングゲートトランジスタのドレイン
が直接ビットラインに接続されており、このフローティ
ングゲートトランジスタの制御ゲートが直接ワードライ
ンに接続されており、このフローティングゲートトラン
ジスタのソースが切換トランジスタを介して回路のグラ
ウンドに接続されており、その制御ゲートがワードライ
ンに接続されている、集積回路内メモリである。さらに
接続Ｐｎは、読み出しモードにおいて有用な電圧をライ
ンＢｎ上に移送することを可能にする。実際には、接続
Ｐｎは増幅器ＡＬｎの入力と同一である。これはその他
のビットラインについても同様である。

【００１９】以下の説明および添付した図面により、本
発明がより明確に理解されよう。これらの図は単に例示
のためのもので、本発明の範囲をなんら限定するもので
はない。

【００２０】

【実施例】図３は、本発明による２ワード構造を示す。
この構造では、セル群、例えばｎ群およびｐ群が行に並
べられている。各行には、その群に含まれるワードのビ
ット数と同数のビットラインＢＬｎ、ＢＬｎ＋１、ＢＬ
ｎ＋２、・・・が存在する。よって、最初のワードｍ１
は行ｎの群で表される。１つのワードの各セルはただ１
つのフローティングゲートトランジスタＭｌｅｃによっ
て構成される。これらトランジスタのドレインＤは直接
ビットラインＢＬｎに接続されている。この接続は、ビ
ットラインＢＬｎがメモリアレイ上を通過するラインで
あるという意味において直接的なものであり、ドレイン
Ｄは電気伝導性の高い受動電気接続（ｐａｓｓｉｖｅ
ｅｌｅｃｔｒｉｃａｌ ｃｏｎｎｅｃｔｉｏｎ）によっ
てこのビットラインに接続されている。ビットラインＢ
Ｌｎの一方の末端は閾値読み出し増幅器ＡＬｎの一方の
入力に接続されている。この増幅器は２つの入力を有
し、もう一方の入力において閾値、つまり電圧閾値また
は電流閾値を受ける。ビットラインＢＬｎ上で起こる現
象は増幅器内で閾値と比較される。同一行に属するセル
のトランジスタは全て、対応するワード内で同じランク
を有し、ドレインが同一のビットラインに接続されてい
る。１つのワードに属するセルのトランジスタの制御ゲ
ートＣＧは供に同一のワードラインｒに接続されてい
る。これらのゲートはさらに、同一行に属するワードの
トランジスタの制御ゲートと共通に接続されている。１
つのワードに属する全てのトランジスタのソースＳは互
いに接続されている。それらは、トランジスタＭＣ並び
に直列接続されたトランジスタＭＳによってゼロボルト
のグラウンドに接続されている。このトランジスタＭＳ
は、ドレインおよびソースによって、第１にワードのソ
ースＳに接続されており、第２に接続Ｖに接続されてい
る。列ｒ＋１内のワードは同様にトランジスタＭＳ＋１
によって接続されている。１つの列には、この列内のワ
ードと同じ数のトランジスタＭＳが存在する。トランジ
スタＭＳは、その制御ゲートに接続されたワードライン
ｒ上の信号によって制御される。同一行に属するトラン
ジスタＭＳ、ＭＳ＋１のソースは全てラインＶに接続さ
れており、Ｖはそれ自体トランジスタＭＣによってグラ
ウンドに接続されている。

【００２１】図には示されていないマルチプレクサを用
いて、限られた数の選択されたビットラインのみを読み
出し、書き込みおよびプログラミング回路に接続する。
非選択ビットラインはその場合、グラウンド電圧に接続
されるか、あるいは高インピーダンス状態にされる。ラ
インを高インピーダンス状態にすることは、ラインの切
断とも呼ばれ、電流が通過して流れるのを防ぐためにラ
インを開放する（実際には間にオフのトランジスタを挿
入する）ことに等しい。高インピーダンスでは、ゼロ電
流が流れないか、または非常にわずかな電流が流れる。

【００２２】例えばワードのセットを構成することによ
って、フローティングゲートトランジスタの制御ゲート
の接続モードを区別することが可能である。１つの例で
は、８ビットのワードを用いて８ビットのセットを作製
し、従って５１２個のセルを有する列を８個の異なるセ
ットに区別することができる。この場合、８倍のワード
ラインｒが存在する。さらに同じ条件で、グラウンド接
続をフローティングゲートトランジスタのソースから分
離し、上述のＰＥＲＯＭの変形例を適合させることも可
能である。ビットラインマルチプレクサに接続されたプ
ログラム可能な読み出しおよび書き込み回路の数、列ｒ
の数およびソースの相互接続のための分離に応じて、そ
のメモリに対して計画された用途の種類に従って可変サ
イズのワードまたはワード群にアクセスすることができ
る。

【００２３】いずれの場合にも、本発明の方法は適用可
能である。図１に示した構造との違いは以下のような点
である： （ａ）もはや選択トランジスタＭｓｅｌが存在しない。 （ｂ）切換グラウンドＧＮＤＨが、直列接続された追加
のトランジスタＭＳによってグラウンドに接続されてお
り、このトランジスタＭＳのゲートが列ラインに接続さ
れている。 （ｃ）同一の信号がゲートＣＧ用の制御信号として機能
すると同時に列ラインｒ上の信号としても機能する。も
はや接続ＳＣは存在しない。その他の特徴としては、そ
の他の接続および割込は図１と同じ働きをする。

【００２４】図４は、図３の方法に従って１ページ（１
つの例では行全体）についての各種接続を活性化するた
めの条件を示す。書き込み（消去およびプログラミン
グ）操作は通常、包括的な消去サイクルに続いて選択的
プログラミングサイクルを行う。消去サイクル中、選択
されたページのラインｒだけが高電圧ＶＰＰ（通常１５
Ｖ）を受ける。消去においてアクセスされないページの
ラインｒ’は、プログラミング電圧ＶＰＰに対して低い
電圧Ｖ_０のままである。通常Ｖ_０はゼロである。さら
に、選択されたトランジスタのソースが０ボルトとなっ
ている間は、ビットライン、つまりその全てまたは少な
くとも選択されたラインが０ボルトとなる。事実、ビッ
トラインは次のような機構によって０ボルトとなる。消
去すべきワードのラインｒが１２Ｖになる。消去すべき
セルのソースが、導通状態のトランジスタＭＳおよびＭ
Ｃによってグラウンドになる。従ってセルはオンであ
る。従って、それらのビットラインはセル自体のトラン
ジスタの導通によってグラウンド電圧となる。よって、
電子はドレインから、フローティングゲートへと移動
し、Ｐ型基板の場合にはマイナスに帯電する。

【００２５】プログラミングサイクル中、印加される電
圧は図４の電圧である。ゲートＳＷのゼロ信号によって
トランジスタＭＣがオフにされるので、ラインＶは高イ
ンピーダンスとなる。選択されたビットラインは、プロ
グラムすべきビットの値に応じてＶＰＰとなるか、ある
いは浮動状態（つまり高インピーダンス状態）となり、
選択されたワードラインｒは０ボルトとなる。それらを
高インピーダンス状態とするこの操作は、接続Ｐｎ（ま
たは増幅器ＡＬｎの対応する入力）を開放回路に到達さ
せる（例えばオフトランジスタによって）ことによって
行われる。これによって、フローティングゲートトラン
ジスタのソースが、トランジスタＭＳをオフにすること
によって高インピーダンスとなる。しかしながらここで
問題が発生する。選択トランジスタが存在しないので、
プログラミングにおいて選択されないページのセルで
（ｒ’≠ｒ）プログラムされるセルと同じビットライン
上に位置するページのセルのドレインが、プログラミン
グ電圧ＶＰＰを受ける。このことにより、原則として寄
生的プログラミングが起こる。本発明の解決方法は、プ
ログラミングにおいて選択されないページのフローティ
ングゲートトランジスタの制御ゲートＣＧに印加される
電圧Ｖ_０について十分なレベルを確保するというもので
ある。このようにして、プログラミングにおいて選択さ
れないセルのＶＰＰのビットラインと、このセルの制御
ゲートとの間の電位差がＶＰＰをかなり下回る。消去と
書き込みの条件は通常対称であることから、Ｖ_０がこの
場合ＶＰＰ／２の範囲内にあれば、非選択セルのトンネ
ル酸化物層の端子における電圧は、プログラムすべきも
のが１または０のいずれであるかによって±ＶＰＰ／２
に等しくなることが推論される。

【００２６】それでもやはり、その酸化物層の端子にお
ける電圧がゼロでないために結果的には非選択セルが妨
害を受ける。しかしながら、トンネル電流はトンネル酸
化物層を介して印加される電位差の関数として指数的に
変化することから、電流は、通常プログラミングにおい
て選択されるセルの「意図的な」プログラミング電流の
数１０分の１になろう。

【００２７】これに対して、十分な数のプログラムサイ
クルの後、非選択セルの状態が反転することが考えられ
る。従って本発明は、内容が包括的に変更されるか、あ
るいは内容が部分的であるが限られた回数だけ変更され
るメモリに関するものであるのが好ましい。簡単に言え
ば、選択されるべきでないセルについてプログラミング
が行われる場合、それらが選択されたセルと同じ列に位
置するならば、それらのビットラインは高インピーダン
スに接続されて（特にビットラインのマルチプレクサに
よって）それらの制御ゲートは０ボルトとなる。それら
が別の列に位置するならば、それらが選択されたセルと
同じ行にあるか否かによって区別する必要がある。それ
らが同じ行内にあるならば、それらのビットラインをＶ
ＰＰにして制御ゲートをＶＰＰ／２にする。それらが別
の行内にあるならば、それらのビットラインは高インピ
ーダンスにあって、制御ゲートがＶＰＰ／２となる。い
ずれの場合も、最大でＶＰＰ／２の電圧が存在し、この
電圧ＶＰＰ／２はプログラミングには不十分である。

【００２８】読み出しモードでは、トランジスタＭＣお
よびＭＳが、十分な電圧を与えられた信号ＳＷおよびｒ
によってオンされる。例えば、ラインｒは集積回路の電
源電圧であるＶｃｃ（５ボルト）に等しい電圧ＣＧｒｅ
ｆとなる。選択トランジスタが存在しないことによっ
て、ここでももう１つの問題が発生する。つまり、標準
的な方法では、単一のセルが選択されたビットラインに
接続される。このようにして、ビットラインとグラウン
ドとの間の電流が、この単一の選択されたセルを流れる
電流に正確に相当する。本発明の場合には、数個のセル
に作用が及ぶ可能性がある。

【００２９】同じビットラインに連結されているが、読
み出しモードで選択されるセルとは別の列に属するセル
の制御ゲートをマイナス電位にすることによって解決さ
れる。このマイナス電位は、１つの実施例では−２Ｖに
等しく、別のワードライン（または別のページ）に属し
て且つプログラムされる可能性のあるセルをオフにす
る。このセルのフローティングゲートトランジスタの制
御ゲートに印加されたマイナス電位は、このフローティ
ングゲートに課されるプラスの電位を補償する。従って
非選択プログラムセルのフローティングゲート／基板電
圧は、この場合最大でも、セルのトランジスタの閾値電
圧と同じかあるいはそれよりも小さい。このトランジス
タはもはやオンではなくなる。

【００３０】例えばＶｔがセルのトランジスタの閾値電
圧であり、Ｖｐがプログラムセルのフローティングゲー
トのプラスの荷電電圧であり、さらにＶＮが非選択セル
の制御ゲートに印加されるマイナス電圧であるならば、
ＶＮ＋ＶｐがＶｔよりも小さい場合、つまりＶＮがＶｔ
−Ｖｐよりも小さい場合にはトランジスタはオフとなろ
う。一般に、Ｖｔ＝０．５ＶでＶｐ＝２Ｖである。従っ
てプログラムセルは制御ゲートに絶対値が１Ｖ以上の負
の電圧、例えば−２Ｖを印加することによってオフにさ
れよう。この電圧は、負のチャージポンプによって発生
される。この種のポンプは周知であり、例えばフランス
国特許出願ＦＲ−Ａ−２ ７３５ ９２７号に記載され
ており、この特許は参考として本明細書の一部をなす。

【００３１】まして、この種のマイナス制御電圧が印加
される消去されたセルは、そのフローティングゲートに
おける当初の電荷がすでにマイナスであるためにオフで
ある。Ｖｎが消去されたセルのフローティングゲートの
マイナス荷電電圧であれば、フローティングゲートにお
ける電圧はＶ（ＦＧ）＝ＶＮ＋Ｖｎに等しい。典型的な
値Ｖｎ＝−２Ｖについて、さらに上述の条件下で、Ｖ
（ＦＧ）＝−２−２＝−４Ｖである。しかしながら、読
み出しモードにおけるビットラインの電圧は通常、ビッ
トラインのプリチャージの時点で２ボルトに達する。こ
の場合、このビットラインに属する消去された非選択セ
ルは、ドレインと制御ゲートとの間に２−（−４）＝６
Ｖの電位差を認めることになろう。

【００３２】この種の電圧は微細な寄生トンネル電流を
発生させる可能性があり、これらの条件下に置かれたセ
ルの再プログラミングを開始するか、せいぜい該セルを
ブランクにする傾向を有する。ブランクセルは、フロー
ティングゲートに電荷を全く持たないセルである。従っ
て寄生プログラミング現象はセルをブランクにする傾向
のみを有し、これは、蓄積電荷がもはやないという条件
で、寄生プログラミング現象が中断するからである。こ
の寄生プログラミング電流は取るに足らないものであ
る。なぜなら、トンネル効果はトンネル酸化物層に印加
される電圧に従って指数的に変化するからである。

【００３３】セルを適性にプログラムまたは消去するの
に必要な電圧は１２Ｖ以上であることから、一般には５
Ｖの電圧が微細な撹乱を引き起こすことになろう。しか
し、数年間連続して読み出しを行った後では、はじめは
十分に消去されたセルがブランク（電荷ゼロ）になるこ
とが予想される。従ってこのセルをそれ以上読み取るこ
とができなくなるおそれがある。１つの改良点として、
本発明の解決方法は、ブランクセルが消去中と同様実際
に読み出されるように読み出し電圧をシフトさせること
にある。プログラム状態の悪いセルがそれでもオンであ
るとして読み取られるよう、非常にわずかなシフトで十
分である。

【００３４】例えば、（マイナス電圧における読み出し
に相当する本発明の第１の方法ではフローティングゲー
トにおいて＋２Ｖで）プログラミングされたセルは、読
み出しの時に電流を通過させねばならない。この電流が
プリチャージされたビットラインの電圧の低下を引き起
こす。基準電圧（例えば１Ｖ）と比較されたこのビット
ラインの電圧が、（閾値）差動増幅器ｔＬｉの切り換え
を引き起こす。意図的に不十分な程度にプログラムされ
たセル（変形例の場合ブランク状態に近い電荷をうけた
セル）は、それ以下の電流を通過させることになり、ビ
ットラインの電圧の低下幅は小さくなろう。従って比較
電圧の値を上昇させるだけでよい。この比較電圧は、例
えば、１Ｖ（本当のブランクセルを読み出すためのも
の）から１．２Ｖ（意図的に不十分な程度にプログラム
されたセルを読み出すためのもの）へと移行する。この
場合再び適性な時に読み出しを行うことが可能である。

【００３５】本発明の実施例では、読み出しモードにあ
るビットラインの非選択セルの不活性化は、マイナスの
制御ゲート電圧ＣＧを印加することを必要とする。この
ことはすでに述べた２つの欠点を有する可能性がある：
読み出しモードにおいて負のチャージポンプを使用しな
ければならない（それによって列復号化回路がより複雑
になる）ために空間が取られ、このポンプの動作のため
に読み出しにおいてある程度の電力消費が発生するこ
と、および読み出しモードにおける障害によって、消去
されたセルがブランクになる傾向があること。

【００３６】従って本発明の１つの変形例では、プログ
ラムすべきセルをサブプログラミングする。本発明の最
初の説明では、プログラムされたセルはそのフローティ
ングゲートに十分に大きなプラスの電荷を有し、例えそ
の制御ゲートが０Ｖになったとしても読み出しトランジ
スタＭｌｅｃがオンであるようになっている。変形例に
よれば、プログラムされたセルを単にブランク状態に近
づける、例えばフローティングゲートに全く電荷のない
状態にするか、あるいはわずかに消去された状態（フロ
ーティングゲートに適性に消去されたセルの場合よりも
小さいマイナスの電荷を有する）にすることができる。
従ってこれらプログラムされたセルは制御ゲートＣＧが
０Ｖになった時点でもはやオンではなくなる。この場
合、プログラムセルをオフにするために該セルの制御ゲ
ートにマイナスの電圧を印加することはもはや必要不可
欠ではない。

【００３７】セルを読み出すために、それが適切に消去
されているか、わずかに消去されているか、あるいはブ
ランクセルの状態に近いかを明らかにするためのテスト
を行う必要がある。二番目の状況は、それをプログラム
されているものとみなすことになる。これは、通常の読
み出し回路によって、単純に読み出しレベルを上記のよ
うにシフトさせることによって行われる。しかしながら
１つ問題がある。セルをブランク状態に近い状態にする
のは容易なことではない。通常、プログラミングまたは
消去中にはフローティングゲートの電荷のチェックは行
われない。通常、サイクル終了時のこの電荷をプラス側
にもマイナス側にもできるだけ高くすることが目的であ
る。本発明の変形例によれば、プログラミングサイクル
中にセルに送られる電荷を制御するように計画される。
プログラミングサイクル開始時には、前もって消去が行
われているためにセルが完全に消去された状態であるこ
とが判っている。従って１つの方法としては、プログラ
ミングレベルを順次上昇させながら連続したプログラミ
ングおよび読み出しサイクルを行う。このレベルは、サ
イクルごとにＶＰＰを上昇させる、あるいは所定のＶＰ
Ｐについて短いプログラミングパルスの数を増加させる
ことによって上昇させることができる。読み出し操作の
度にセルの状態をテストする。セルがプログラムされて
いるものとして読み取られるならば、プログラミングを
停止するか、場合によっては追加のプログラミングサイ
クルを行う。段階的プログラミングにおけるこのステッ
プでは、読み出し回路は正常時の読み出しに対してわず
かにオフセットされ、プログラムされたセルの読み出し
に対して一定のマージンを確保するようになっていても
よい。このオフセットにおいて、適性にブランクにされ
ていないセル、つまりまだかなり消去された状態に有る
セルがオフであると読み取られる。場合によっては各サ
イクルの前にセルを再び消去する。その場合サイクルは
消去−プログラミング−読み出し操作を含み、１つのサ
イクルごとにプログラミングが増加する。

【００３８】このような除々にプログラミングを行う方
法は、フラッシュまたはＥＥＰＲＯＭタイプのセルにお
けるマルチレベルチャージストレージにおいて使用され
る方法と同種類のものである。図５は、本発明のこの変
形例によるセル活性化の新規ダイアグラムである。図４
と比べて２つの相違点が見られる。負の電圧は存在しな
い。プログラミング中の電圧がプログラミングおよび読
み出しサイクル全体に渡って印加される。必要ならば、
これらのサイクルはそれぞれ、初期状態の適切な制御を
行うために予備消去段階を含むことができる。

【００３９】選択トランジスタの除去して、列選択信号
と制御ゲート信号を同一信号へと統合することにより、
標準的な構造よりもコンパクトなＥＥＰＲＯＮまたはＰ
ＥＲＯＭ構造を作製することも可能になっている。所要
スペースの観点からは、約４０％の節約になる。さらに
ＰＥＲＯＭタイプの方法を使用することにより、標準的
なＥＥＰＲＯＭメモリと比べた場合の表面積の利得は約
５０％である。

【００４０】以上、少なくとも１つの具体例を挙げて本
発明を説明したが、各種の 変形、変更および改良は当
業者には容易に明らかであろう。そのような変形、変更
および改良も本発明の範囲に含まれるものとする。従っ
て上記の説明は単なる例示のためのものであって、なん
ら限定的なものではない。本発明は請求項の定義および
その同等物によってのみ限定されるものである。

【図面の簡単な説明】

【図１】従来型メモリのメモリセルのアーキテクチャを
示す図である。

【図２】従来型メモリのメモリセルの管理方法を示す図
である。

【図３】本発明によるメモリセルのアーキテクチャを示
す図である。

【図４】本発明によるメモリセルの管理方法を示す図で
ある。

【図５】本発明による管理方法の具体例を示す図であ
る。

【符号の説明】

ＡＬｎ 増幅器 ＢＬ ビットライン ＣＧ 制御ゲート ＦＧ フローティングゲート ＭＣ、ＭＳ トランジスタ Ｍｌｅｃ 読み出しトランジスタ Ｍｓｅｌ 選択トランジスタ ＳＲ、ＳＲ＋１ 列選択ライン ＳＷ ゲート ｔｕ トンネルウインドウ

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１０年１月２８日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】発明の名称

【補正方法】変更

【補正内容】

【発明の名称】 不揮発性メモリとその管理方法

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１０

【補正方法】変更

【補正内容】

【００１０】プログラミング操作は最も重大な操作であ
る。フローティングゲートFGがプラスに荷電された時に
Vpp となるビットラインBLi とグラウンドGND との間で
電流が直接通過するのを防ぐために、切換グラウンドラ
インＶはプログラミング中（SWが０となる）浮動状態で
ある。つまりこの場合、トランジスタMlecはそのフロー
ティングゲートがプラスになり次第導通状態になること
ができる。採用されたアーキテクチャにより、プログラ
ミングまたは消去のために選択されなかったバイトのセ
ルのトランジスタMsel（トランジスタMlecのドレインと
共通のノードを有する）の制御ゲートおよびソースがい
ずれも高電圧にさらされることがないことが理解され
る。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 集積回路内において、各メモリセルがフ
   ローティングゲートトランジスタを備える電気的に消去
   可能且つ電気的にプログラム可能なメモリセルを管理す
   るための方法であって、下記段階を含む方法：第１のフ
   ローティングゲートトランジスタを有する選択された第
   １のセルに対して、 消去時には、第１のフローティングゲートトランジスタ
   のソース接続を集積回路のグラウンド電位にし、第１の
   フローティングゲートトランジスタのドレイン接続をグ
   ラウンド電位にし、第１のフローティングゲートトラン
   ジスタの制御ゲートを、グラウンド電位に対して集積回
   路の電源電位よりも高い第１の高プログラミング電位に
   し、 プログラミング時には、第１のフローティングゲートト
   ランジスタのソース接続を高インピーダンス状態にし、
   第１のフローティングゲートトランジスタのドレイン接
   続をプログラムすべきビットの種類に応じて第１の高プ
   ログラミング電位または高インピーダンスにし、さらに
   第１のフローティングゲートトランジスタの制御ゲート
   をグラウンド電位にし、 読み出し時には、第１のフローティングゲートトランジ
   スタのソース接続をグラウンド電位にし、第１のフロー
   ティングゲートトランジスタのドレイン接続を閾値読み
   出し増幅器に接続し、さらに第１のフローティングゲー
   トトランジスタの制御ゲートをグラウンド電位と電源電
   位との間の第１の中間読み出し制御電位に接続し、 第２のフローティングゲートトランジスタを有する選択
   されない第２のセルに対して：プログラミング時には、
   選択された第１のセルの列以外の列に配置された第２の
   フローティングゲートトランジスタの制御ゲートを、第
   １の高プログラミング電位とグラウンド電位との間の中
   間の第２の高プログラミング電位にし、 読み出し時には、第２のフローティングゲートトランジ
   スタのソース接続をグラウンド電位に接続し、第２のフ
   ローティングゲートトランジスタのドレイン接続をグラ
   ウンド電位にし、第２のフローティングゲートトランジ
   スタのドレイン接続を高インピーダンス状態にし、さら
   に第２のフローティングゲートトランジスタの制御ゲー
   トを第２の読み出し制御電位にする。
2. 【請求項２】 読み出し時に第２のフローティングゲー
   トトランジスタの制御ゲートを第２の読み出し制御電位
   にする段階が、第２のフローティングゲートトランジス
   タの制御ゲートをグラウンド電位に対してマイナスの電
   位にする段階を含む請求項１に記載の方法。
3. 【請求項３】 集積回路において、各メモリセルがフロ
   ーティングゲートトランジスタを含む電気的に消去可能
   で電気的にプログラム可能なメモリセルを管理するため
   の方法であって：セルを消去し、 セルのフローティングゲートトランジスタのフローティ
   ングゲートから電荷を引き出すことによって部分的なプ
   ログラミング効果を与え、続いてセルの内容を読み出
   し、 プログラミングレベルが十分と判断されるまでプログラ
   ミング効果を増大させながら、印加および読み出しのス
   テップを繰り返すことによってセルをプログラミングす
   る段階を含む方法。
4. 【請求項４】 繰り返し段階が、第１の読み出し電位に
   対してシフトされた読み出し電位基準によってセルの内
   容を読み出す段階を含む請求項３に記載の方法。
5. 【請求項５】 集積回路におけるメモリであって、ビッ
   トラインおよびワードラインを介してアクセス可能で且
   つ電気的に消去およびプログラム可能なメモリセルを備
   え、各セルが基板に埋め込まれた半導体領域の形状に作
   製されたフローティングゲートトランジスタを含み、導
   通チャネルによって隔てられており、基板上にはワード
   ライン接続が搭載され、ビットラインが読み出し回路に
   接続されており、フローティングゲートトランジスタの
   ドレインが直接ビットラインに接続されており、フロー
   ティングゲートトランジスタの制御ゲートが直接ワード
   ラインに接続されており、フローティングゲートトラン
   ジスタのソースがスイッチトランジスタを介して回路の
   グラウンドに接続されており、スイッチトランジスタの
   制御ゲートがワードラインに接続されている、集積回路
   内メモリ。
6. 【請求項６】 非選択セルに対応するワードラインに印
   加すべきマイナス電圧源を含む請求項５に記載のメモ
   リ。
7. 【請求項７】 メモリ回路であって：フローティングゲ
   ートトランジスタである第１のトランジスタを有する第
   １のセルを含む複数のメモリセルと、 第１のトランジスタのソースおよびドレインをグラウン
   ド電位にし、第１のトランジスタの制御ゲートを第１の
   高プログラミング電位であってグラウンド電位に対して
   メモリ回路の電源電位よりも高い電位にすることによっ
   て第１のセルを消去する消去回路機構と、 第１のトランジスタのソースを高インピーダンス状態に
   し、第１のトランジスタのドレインをプログラムすべき
   ビットの種類に応じて第１の高プログラミング電位およ
   び高インピーダンスのいずれか一方にし、第１のトラン
   ジスタの制御ゲートをグラウンド電位にすることによっ
   て第１のセルをプログラムするプログラミング回路機構
   と、 第１のトランジスタのソースをグラウンド電位にし、第
   １のトランジスタのドレインを閾値読み出し増幅器に接
   続し、さらに第１のフローティングゲートトランジスタ
   の制御ゲートをグラウンド電位と電源電位との間にある
   中間の第１の読み出し制御電位に接続することによって
   第１のセルの読み出しを行う読み出し回路機構とを備え
   るメモリ回路。
8. 【請求項８】 複数のメモリセルがさらに第２のトラン
   ジスタを有する第２のセルを含み、第２のトランジスタ
   がフローティングゲートトランジスタであり、プログラ
   ミング回路機構が第１のセルをプログラミングする際
   に、選択された第１のセルの列以外の列に位置する第２
   のトランジスタの制御ゲートを、第１の高プログラミン
   グ電位とグラウンド電位との間にある中間の第２の高プ
   ログラミング電位にし、読み出し回路機構が第１のセル
   を読み出す際に、第２のトランジスタのソースをグラウ
   ンド電位に接続し、第２のトランジスタのドレインをグ
   ラウンド電位にし、さらに第２のトランジスタのドレイ
   ンを高インピーダンス状態にし、第２のトランジスタの
   制御ゲートを第２の読み出し制御電位にする請求項７に
   記載のメモリ回路。
9. 【請求項９】 メモリ回路であって：フローティングゲ
   ートトランジスタである第１のトランジスタを有する第
   １のセルを含む複数のメモリセルと、 第１のトランジスタのソースおよびドレインをグラウン
   ド電位にし、第１のトランジスタの制御ゲートを第１の
   高プログラミング電位であってグラウンド電位に対して
   メモリ回路の電源電位よりも高い電位にすることによっ
   て第１のセルを消去するための消去手段と、 第１のトランジスタのソースを高インピーダンス状態に
   し、第１のトランジスタのドレインをプログラムすべき
   ビットの種類に応じて第１の高プログラミング電位およ
   び高インピーダンスのいずれか一方にし、第１のトラン
   ジスタの制御ゲートをグラウンド電位にすることによっ
   て第１のセルをプログラムするためのプログラミング手
   段と、 第１のトランジスタのソースをグラウンド電位にし、第
   １のトランジスタのドレインを閾値読み出し増幅器に接
   続し、さらに第１のフローティングゲートトランジスタ
   の制御ゲートをグラウンド電位と電源電位との間にある
   中間の第１の読み出し制御電位に接続することによって
   第１のセルの読み出しを行うための読み出し手段とを備
   えるメモリ回路。
10. 【請求項１０】 複数のメモリセルがさらに第２のトラ
    ンジスタを有する第２のセルを含み、第２のトランジス
    タがフローティングゲートトランジスタであって、プロ
    グラミング手段が、選択された第１のセルの列以外の列
    に位置する第２のトランジスタの制御ゲートを、第１の
    高プログラミング電位とグラウンド電位との間にある中
    間の第２の高プログラミング電位にするための手段を含
    み、さらに読み出し手段が、第２のトランジスタのソー
    スをグラウンド電位に接続し、第２のトランジスタのド
    レインをグラウンド電位にし、さらに第２のトランジス
    タのドレインを高インピーダンス状態にし、第２のトラ
    ンジスタの制御ゲートを第２の読み出し制御電位にする
    ための手段を含む請求項９に記載のメモリ回路。