KR100297669B1 - 모든메모리셀에대해소거베리파이동작이일괄적으로정확히행해질수있는반도체기억장치 - Google Patents

Abstract

베리파이 동작이 모든 메모리셀에 대해 일괄적으로 정확히 행해진다. 베리파이 동작에 있어서는, 우선, 프리챠지 신호 이 φpre 및 일괄소거 베리파이모드 선택신호 φaev의 레벨을 “L”로 하여, 공통 비트선(5) 및 모든 비트선 BL0∼BLm이 각각 프리챠지 전압 Vpre로 충전되도록 한다. 그 후, 일괄소거 베리파이모드 선택신호 φaev의 레벨을 “H”로 하여 공통 비트선(5)을 모든 비트선 BL0∼BLm 및 센스 앰프(8)에 접속시킨다. 다음, 메모리셀 어레이(1)에 있어서의 비소거 메모리셀의 존재로 인해 공통 비트선이 디스챠지되고 센스 앰프(8)의 출력신호 OUT이 “L”로 되는 것을 감시한다. 이 경우, 적어도 하나의 비소거 메모리셀 트랜지스터 MT가 상기 메모리셀 어레이에 존재할 때 공통 비트선(5)의 디스챠지가 발생하며, 이에 따라 베리파이 동작이 모든 메모리셀에 대해 일괄적으로 정확히 행해질수 있다.

Description

모든 메모리셀에 대해 소거 베리파이 동작이 일괄적으로 정확히 행해질 수 있는 반도체기억장치

본 발명은 반도체 기억장치에 관한 것으로, 특히 일괄 소거 베리파이 동작을 행하기 위한 비리를 갖는 반도체 기억장치에 관한 것이다.

최근의 비휘발성 반도체 기억장치의 진보는 현저하며, 특히 플래시 메모리의 재기입 시간이 대폭 짧아지고 있다. 그러나, 기입 시간의 거의 절반은, 메모리셀의 데이터가 기대치에 따라 재기입되는지의 여부를 확인하는 베리파이 동작에 소요되기 때문에, 이 베리파이 동작 시간을 단축시키기 위한 장치를 제공하는 것이 불가결한 상태이다.

이와 같은 관점에서, 종래에는, 동시에 기입동작을 행하는 메모리셀의 수에 대응하는 센스 앰프를 제공하고 베리파이 동작에 있어서는 동시에 기입동작을 행한 메모리셀을 동시에 베리파이함으로써 베리파이 동작 시간의 단축을 꾀하고 있다.

상기 베리파이 방법에 의하면, 상기 재기입 도작의 기입동작에 대해, 상기 동시에 기입되는 동작을 행한 메모리셀의 수가 약 1 bit 내지 4 kbit에 해당한다. 각 셀내에 재기입되는 데이터가 서로 다르기 때문에, 상기 동시에 기입되는 동작을 행한 약 1 bit 내지 4 kbit의 메모리셀을 동시에 베리파이하는 것이 효율적인 것으로 고려될 수 있다.

그러나, 상기 재기입 동작의 소거 동작에 대해서는, 2 kbit 내지 512 kbit 이상의 메모리셀을 일괄적으로 소거하고 또한 모든 메모리셀을 동일한 데이터(“0” 또는 “1”)로 재기입하기 때문에, 기입 동작과 유사하게 1 bit 내지 4 kbit 정도의 메모리셀이 센스 앰프에 의해 동시에 베리파이되는 종래의 베리파이 동작은 효율적이라고 할 수 없다.

상기 관점에 비추어, 다음과 같은 여러 소거 베리파이 방법이 제안되었다. 상기 용어 “베리파이”는 이후 소거 베리파이를 의미한다.

상기 비휘발성 반도체 기억장치 의 메모리셀에 유지된 정보 0과 1의 판정은 통상적으로 메모리셀 트랜지스터의 임계 전압이 높은지 또는 낮은지를 검지함으로써 행해진다. 그러나, 후술되는 베리파이 방법은 낮은 임계 전압 상태가 소거 상태로 정의되는 메모리셀 어레이의 베리파이 방법이다. 이 경우의 베리파이 동작은 모든 메모리셀 트랜지스터의 임계 전압이 감소되는 것(즉, 모든 메모리셀 트랜지스터의 게이트에 높은 임계전압과 낮은 임계전압간의 중간 전압이 인가될 때 전류가 상기 모든 메모리셀 트랜지스터를 통해 흐르는 것)을 일괄적으로 조사할 필요가 있다.

(1) 모든 메모리셀 트랜지스터간에 최소 임계 전압을 나타내는 메모리셀 트랜지스터를 통해 전류가 흐르는 것이 검출된 시점에서 소거 동작이 종료된다(일본국 특허공개공보 4-3395).

(2) 한 워드선에 접속된 n(n = 정수)개의 메모리셀을 동수의 판정회로를 사용하여 동시에 베리파이한다(일본국 특허공개공보 8-227590). 이 베리파이 방법은 종래 DRAM(Dynamic Random Access Memory) 등에 관련하여 제안되어 있는 라인 테스트와 동일한 개념을 갖는다.

(3) 가상접지형 메모리셀 어레이에 있어서, 한 워드선에 접속된 다수의 메모리셀 트랜지스터의 소스와 드레인간에 직렬로 전압을 인가함으로써 전류가 흐를때, 상기 워드선에 접속된 모든 메모리셀이 소거되는 것으로 판정한다(일본국 특허공개공보 7-111901).

그러나, 상기 종래 비휘발성 반도체 기억장치는 다음과 같은 문제가 있다.

즉, 상술한 바와 같이, 상기 베리파이 방법은, 모든 메모리셀 트랜지스터의 게이트에 높은 임계전압과 낮은 임계전압간의 중간 전압이 인가될 때 전류가 상기 모든 메모리셀 트랜지스터를 통해 흐르는 지의 여부를 일괄적으로 조사함으로써 행해진다.

그러나, 모든 메모리셀에 전류가 흐르는 것을 일괄하여 베리파이하는 것은, 전류가 흐르고 있는 다수의 메모리셀중에 전류가 흐르지 않는 한 개의 메모리셀을 검출할 필요가 있으며, 이는 물리적으로 대단히 어려운 일이다.

예컨대, 상기(1)항에 나타낸 베리파이 방법에 의하면, 제13도에 도시한 메모리셀 트랜지스터의 임계전압 분포로 나타낸 바와 같이 프로그램 상태 D1로 부터 소거 상태 D2로 메모리셀 트랜지스터의 임계전압을 감소시킴으로써 소거 동작이 행해진다. 다음, 가장 소거되기 쉬운 메모리셀의 임계전압 A가 베리파이 동작시의 워드선 선택전압 C를 초과한 것을 검출함으로써, 베리파이 동작의 종료를 판정한다. 따라서, 가장 소거되기 어려운 메모리셀의 임계전압 B가 상기 선택전압 C 이상으로 아직 프로그램 상태에 있을 가능성이 잔존하며, 이는 모든 메모리셀이 소거되어 있는 것을 베리파이한 것으로 되지 않는 문제가 있다.

상기(2)항에 나타낸 베리파이 방법에 의하면, 한 워드선에 접속된 n개의 메모리셀을 동수의 판정회로를 사용하여 동시에 베리파이하기 때문에, 상기 방법(1)의 문제는 해결할 수 있다. 그러나, 이 방법은 일괄하여 베리파이하는 n개의 메모리셀과 동수의 n개의 판정회로를 필요로 하여 면적의 증대 및 워드선의 개수 m(m=정수)과 동수의 사이클의 베리파이 동작을 필요로 하여 베리파이 동작 시간이 증대되는 문제가 있다.

상기(3)항에 나타낸 베리파이 방법에 의하면, 상기 방법(1)의 문제는 해결할 수 있다. 그러나, 메모리셀 트랜지스터의 ON저항이나 기판효과를 고려한 경우, 전류가 너무 미소하게 되고 임계치의 상승으로 인해 지나치게 많은 메모리셀 트랜지스터를 접속하여 동시에 베리파이할 수 없는 문제가 있다.

본 발명의 목적은 모든 메모리셀에 대해 일괄 소거 베리파이 동작을 정확히 행할수 있는 비리를 갖는 반도체 기억장치를 제공하는 것이다.

상기 목적을 달성하기 위해, 본 발명은, 플로팅 게이트를 갖는 복수의 메모리셀 트랜지스터의 제어게이트 및 드레인이, 매트릭스형태로 배열된 워드선 및 비트선에 접속된 비휘발성 메모리셀을 갖는 메모리셀 어레이;

상기 메모리셀 어레이의 상기 워드선을 선택하는 행디코더회로;

상기 메모리셀 어레이의 상기 비트선을 선택하는 열디코더회로;

입력된 전압 또는 전류가 기준치를 초과한 것을 검지하여 검지신호를 출력하는 센스 앰프;

상기 센스 앰프의 입력단자에 접속된 공통 비트선;

베리파이(verify) 선택신호를 수신하여 이 베리파이 선택신호에 따라 상기 메모리셀 어레이의 비트선을 상기 공통 비트선에 접속하는 스위칭회로; 및 상기 공통 비트선을 소정 전압으로 프리챠지하는 프리챠지 회로를 구비한 것을 특징으로 하는 반도체 기억장치를 제공한다.

상기 구성에 있어서, 메모리셀 어레이의 소거는 모든 메모리셀의 플로팅 게이트내에 전자를 주입함으로써 행해지는 것으로 정의된다. 다음, 공통 비트선을 소정 전압으로 프리챠지한 후, 베이파이 선택신호에 응답하여 상기 메모리셀 어레이의 모든 비트선을 상기 공통 비트선에 접속한다. 다음, 상기 메모리셀 어레이의 모든 워드선을 선택한 후, 센스 앰프로 부터의 검출신호를 감시함으로써 일괄 소거 베리파이 동작을 행한다.

이 경우, 적어도 하나의 비소거 메모리셀이 메모리셀 어레이에 존재하는 경우, 상기 비소거 메모리셀을 통해 상기 프리챠지된 공통 비트선이 디스챠지되어, 이에 따라 센스 앰프로 부터의 검출신호에 기초하여 모든 메모리셀에 대한 소거 베리파이 동작이 일괄적으로 정확히 행해진다.

본 발명은, 상기 반도체 기억장치의 상기 메모리셀 어레이에 있어서의 모든 메모리셀 트랜지스터의 플로팅 게이트에 전자가 주입되어 유지 정보가 소거된 것을 일괄하여 베리파이하는 일괄 소거 베리파이 방법을 제공하며, 상기 방법은,

상기 프리챠지회로에 의해, 상기 공통 비트선을 소정 전압으로 프리챠지하고;

상기 스위칭 회로에 의해, 상기 베리파이 선택신호에 따라 상기 메모리셀 어레이의 비트선을 상기 공통 비트선에 접속하고;

상기 행디코더 회로에 의해, 상기 메모리셀 어레이의 모든 워드선을 선택하고;

상기 센스 앰프로 부터의 검지신호에 기초하여, 상기 프리챠지된 공통 비트선이 상기 미소거된 메모리셀 트랜지스터를 통해 디스챠지된 것을 검지함으로써 일괄 소거 베리파이를 행하는 것을 특징으로 한다.

상기 방법에 의하면, 메모리셀 어레이에 적어도 하나의 비소거 메모리셀이 존재할 때, 프리챠지된 공통 비트선이 디스챠지되기 때문에, 상기 소거 베리파이 동작이 센스 앰프로 부터의 검출신호에 기초하여 모든 메모리셀에 대해 일괄적으로 정확히 행해진다.

본 발명은, 플로팅 게이트를 갖는 복수의 메모리셀 트랜지스터의 제어게이트 및 드레인이, 매트릭스형태로 배열된 워드선 및 비트선에 접속된 비휘발성 메모리셀을 갖는 메모리셀 어레이;

상기 메모리셀 어레이의 상기 워드선을 행어드레스신호에 따라 선택하는 행 디코더회로;

상기 메모리셀 어레이의 상기 비트선을 열어드레스신호에 따라 선택하고, 선택된 비트선을 데이터선에 접속하는 스위칭 소자를 갖는 열디코더회로;

상기 데이터선이 센스 앰프의 입력단자에 접속되어, 상기 데이터선으로부터 입력된 전압 또는 전류가 기준치를 초과한 것을 검지하여 검지신호를 출력하는 센스 앰프;

베리파이(verify) 선택신호를 받아 이 베리파이 선택신호에 따라 상기 열어드레스신호에 관계없이 상기 스위칭 소자를 ON시켜, 상기 메모리셀 어레이의 비트선을 상기 데이타선에 접속하는 스위칭회로; 및

상기 데이타선을 소정 전압으로 프리챠지하는 프리챠지 회로를 구비한 것을 특징으로 하는 반도체 기억장치를 제공한다.

상기 구성에 있어서, 메모리셀 어레이의 소거는 모든 메모리셀의 플로팅 게이트에 전자를 주입함으로써 행해지는 것으로 정의된다. 다음, 데이타선을 소정 전압으로 프리챠지한 후, 열어드레스에 관계없이 베리파이 선택신호에 응답하여 상기 열디코더 회로의 스위칭 소자를 ON시킴으로써 메모리셀 어레이의 모든 비트선을 상기 데이타선에 접속한다. 다음, 상기 메모리셀 어레이의 모든 워드선을 선택한 후, 센스 앰프로 부터의 검출신호를 감시함으로써 일괄 소거 베리파이 동작을 행한다.

이 경우, 적어도 하나의 비소거 메모리셀이 메모리셀 어레이에 존재하는 경우, 상기 비소거 메모리셀 트랜지스터를 통해 상기 프리챠지된 데이타선이 디스챠지되어, 이에 따라 센스 앰프로 부터의 검출신호에 기초하여 모든 메모리셀에 대한 소거 베리파이 동작이 일괄적으로 정확히 행해진다.

본 발명은, 상기 반도체 기억장치의 상기 메모리셀 어레이에 있어서의 모든 메모리셀 트랜지스터의 플로팅 게이트에 전자가 주입되어 유지 정보가 소거된 것을 일괄하여 베리파이하는 일괄 소거 베리파이 방법을 제공하며, 상기 방법은,

상기 프리챠지회로에 의해, 상기 데이타선을 소정 전압으로 프리챠지하고;

상기 스위칭 회로에 의해, 상기 베리파이 선택신호에 따라 상기 열어드레스 신호에도 불구하고 상기 열디코더회로의 스위칭 소자를 ON시켜, 상기 메모리셀 어레이의 비트선을 상기 데이타선에 접속하고;

상기 행디코더 회로에 의해, 행어드레스 신호에 따라 상기 메모리셀 어레이의 모든 워드선을 선택하고;

상기 센스 앰프로 부터의 검지신호에 기초하여, 상기 프리챠지된 데이터선이 상기 미소거된 메모리셀 트랜지스터를 통해 디스챠지된 것을 검지함으로써, 일괄 소거 베리파이를 행하는 것을 특징으로 한다.

상기 방법에 의하면, 적어도 하나의 비소거 메모리셀이 메모리셀 어레이에 존재하는 경우, 상기 프리챠지된 데이타선이 디스챠지되어, 이에 따라 센스 앰프로 부터의 검출신호에 기초하여 모든 메모리셀에 대한 소거 베리파이 동작이 일괄적으로 정확히 행해진다.

제1도는 본 발명의 반도체 기억장치의 개략도이다.

제2도는 제1도에 도시한 열 디코더 회로의 1예를 보인 상세 회로도이다.

제3도는 제1도와 상이한 반도체 기억장치의 개략도이다.

제4도는 제3도에 도시한 열 디코더 회로의 1예를 보인 상세 회로도이다.

제5도는 제1도 및 제3도에 도시한 것과 상이한 반도체 기억장치의 개략도이다.

제6도는 제5도에 도시한 열 디코더 회로의 1예를 보인 상세 회로도이다.

제7도는 제1도, 제3도 및 제5도에 도시한 것과 상이한 반도체 기억장치의 개략도이다.

제8도는 제7도에 도시한 열 디코더 회로의 1예를 보인 상세 회로도이다.

제9도는 제7도에 도시한 반도체 기억장치의 베리파이 동작시의 타이밍챠트이다.

제10도는 제1도, 제3도, 제5도, 및 제7도에 도시한 것과 상이한 반도체 기억장치의 개략도이다.

제11도는 제10도에서 계속되는 개략도이다.

제12도는 본 발명의 반도체 기억장치의 소거 동작에 있어서 메모리셀 트랜지스터의 임계전압 분포의 변화를 보인 그래프이다.

제13도는 종래 반도체 기억장치의 소거 동작에 있어서 메모리셀 트랜지스터의 임계전압 분포의 변화를 보인 그래프이다.

이하, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명한다.

본 발명은 메모리셀 어레이의 모든 메모리셀 트랜지스터의 임계 전압이 소정치보다 높아 전류가 흐르지 않는 소거 상태를 일괄 베리파이하기 위한 반도체 기억장치에 관한 것이다.

[실시예 1]

제1도는 실시예 1에 의한 반도체 기억장치의 개략도이다.

부호 1은,(m x n)개의 메모리셀 트랜지스터(각각 플로팅 게이트를 갖는 전계효과 트랜지스터) MT가 매트릭스 형태로 배열된 메모리셀 어레이이다. 제1행에 배열된 메모리셀 트랜지스터 MT00, . . ., MT0m의 콘틀롤 게이트들은 행디코더 회로(2)의 제1출력단자에 접속된 워드선 WL0에 접속되어 있다. 마찬가지로, 최종행의 메모리셀 트랜지스터 MTn0, . . ., MTnm의 콘틀롤 게이트들은 행디코더(2)의 최종 출력단자에 접속된 워드선 WLn에 접속되어 있다.

또한, 메모리셀 어레이(1)를 구성하는 메모리셀 트랜지스터 MT중 제1열에 배열된 메모리셀 트랜지스터 MT00, ‥‥, MTn0의 드레인들은 열디코더 회로(3)의 제1출력단자에 접속된 비트선 BL0에 접속되어 있다. 마찬가지로, 최종 열의 메모리셀 트랜지스터 MT0m, ‥‥ MTnm의 드레인들은 열디코더 회로(3)의 최종 출력단자에 접속된 비트선 BLm에 접속되어 있다.

상기 비트선 BL0∼BLm은 대응하는 트랜지스터 TN0∼TNm, 공통 비트선(5) 및 트랜지스터 TNs1를 통해 센스 앰프(8)의 입력단자에 접속되어 있다. 상기 센스 앰프(8)의 입력단자는 트랜지스터 TNs2를 통해 데이타선(6)에 접속되어 있다. 이 데이터선(6)은 상기 열디코더 회로(3)에 의해 선택된 비트선 BL에 접속되어 있다.

또한, 제1열의 메모리셀 트랜지스터 MT00, ‥‥, MTn0의 소스 및 제2열의 메모리셀 트랜지스터 MT01, ‥‥, MTn1의 소스는 Vss선(4)을 통해 그라운드 Vss에 함께 접속되어 있다. 마찬가지로, m번째 열의 메모리셀 트랜지스터 MT0(m-1), ..., MTn(m-1)의 소스 및(m+1)번째 열의 메모리셀 트랜지스터 MT0m, ‥‥, MTnm의 소스는 Vss선(4)을 통해 그라운드 Vss에 함께 접속되어 있다.

상기 공통 비트선(5)은 프리챠지 신호 φpre가 그의 게이트에 입력되는 트랜지스터(9)를 통해 프리챠지 전원 Vpre에 접속된다. 트랜지스터 TNs1의 게이트는 일괄소거 베리파이 모드 선택신호 φaev를 수신하고, 트랜지스터 TNs2의 게이트는 인버터(10)를 통해 일괄소거 베리파이 모드 선택신호 φaev를 수신한다. 트랜지스터 TN0∼TNm의 게이트는 공통으로 일괄소거 베리파이 모드 선택신호 φaev를 수신한다.

센스 앰프(8)는 입력단자에 접속된 공통 비트선(5)의 전위가 베이파이 동작시 프리챠지 전압 Vpre로 부터 기준전압 Vref를 초과하였는 지의 여부를 감시하며, 전압 감소의 검출시, 이 센스 앰프(8)는 그의 출력신호 OUT를 “H”에서 “L”로 변경한다.

일반적으로 비리에 있어서, 메모리셀에 유지된 정보는 메모리셀 트랜지스터 MT의 게이트에 전압을 인가하여 전류가 흐르는 지의 여부에 따라 1과 0을 판정한다. 본 실시예에 있어서는, 설명의 편의상 전류가 흐르는 경우를 정보 “0”으로 나타내고 전류가 흐르지 않는 경우를 정보 “1”로 나타낸다. 또한, 본 실시예에 있어서는, 소거 동작을 통해, 모든 메모리셀 트랜지스터를 통해 전류가 흐르지 않는 상태(즉, 본 실시예에서는 상태 “1”)로 되는 것으로 한다.

상기 비리의 프로그램 동작(임계전압의 저하)은 메모리셀 트랜지스터 MT의 플로팅 게이트로 부터 전자를 인출함으로써 행해진다. 이 경우, 플로팅 게이트로 부터의 전자의 인출은 다음과 같이 행해진다.

즉, 이 경우, 메모리셀 트랜지스터 MT의 콘트롤 게이트에 마이너스 전압 Vnw(예컨대, -8 V)을 인가하고, 드레인에 플러스 전압 Vpp(예컨대, 4 V)를 인가한다. 가상접지방식의 형태를 취하는 메모리셀 어레이의 경우, 메모리셀 트랜지스터 MT의 소스는 인접한 메모리셀 트랜지스터 MT와 공통으로 되기 때문에, 소스의 전압은 Vpp 또는 플로팅 상태(+1 V에서도 가능)로 된다. 이와 같은 전압인가 조건에서, FN(Fowler-Nordheim) 터널 현상에 의해 전자들은 플로팅 게이트로 부터 드레인 영역으로 배출된다. 그 결과, 메모리셀 트랜지스터 MT의 임계전압이 저하되어 프로그램 동작이 종료된다.

상기 비리의 소거 동작(임계전압의 증가)은 메모리셀 트랜지스터 MT의 플로팅 게이트에 전자를 주입함으로써 행해진다. 이 경우, 플로팅 게이트로의 전자의 주입은 다음과 같이 행해진다.

즉, 메모리셀 트랜지스터 MT의 콘트롤 게이트에 플러스 전압 Vpe(예컨대, +10 V)을 인가하고. 드레인 및 소스에 마이너스 전압 Vns(예컨대, -8 V)를 인가한다. 다음 FN 터널 현상에 의해 전자들이 플로팅 게이트에 주입된다. 이에 따라, 메모리셀 트랜지스터의 임계전압이 상승되어 약 3V 이상으로 된다.

상기 비리의 독출 동작에 있어서, 콘트롤 게이트에는 전원전압 Vcc가 인가되고, 소스(드레인)에는 전압 Vbias가 인가되며, 드레인(소스)에는 전압 Vss가 인가된다. 다음, 메모리셀 트랜지스터 MT를 통해 전류가 흐르는지의 여부에 따라 유지 정보를 판정함으로써 독출동작이 행해진다.

프로그램모드, 소거모드 및 독출모드에서의 인가전압을 표 1에 나타냈다.

* : 플로팅상태 또는 +1 V

제2도는 열디코더 회로(3)의 1예를 보인 상세 회로도이다. 제2도는 비트선 BLO의 일부만 도시한 것으로 다른 비트선 BL1∼BLm의 일부는 도시되어 있지 않다. 또한, 이 열디코더 회로(3)는, 종래 사용되고 있는 통상적인 열디코더 회로이다.

비트선 BL0와 데이터선(6)은 트랜지스터(11)를 통해 서로 접속되어 있다. 다음, 이 트랜지스터(11)의 게이트는 인버터(12) 및 직렬 접속된 3개의 트랜지스터(13,14,15)를 통해 접지되어 있다. 상기 인버터(12)의 입력단자는 트랜지스터(16)를 통해 전원 Vcc에 접속된다. 또한, 상기 인버터(12)의 입력단자는 트랜지스터(17)를 통해 전원 Vcc에 접속되며 상기 트랜지스터(17)의 게이트는 인버터(12)의 출력 단자에 접속된다.

상기 비트선 BL0는 프리챠지 신호 φpre에 의해 ON/OFF되는 트랜지스터(18)를 통해 프리챠지 전원 Vpre에 접속된다.

상기 구성을 갖는 열디코더 회로(3)에 있어서, 프로그램 동작, 소거동작 및 독출동작에 있어서는 특정 어드레스의 경우에 특정 비트선 BL이 선택된다. 제2도에 보인 회로의 경우, 트랜지스터(11)는 열어드레스 신호 add0, add1, add2의 레벨이 “H”일 때 ON되며, 이에 따라 비트선 BL0가 선택되어 데이터선(6)에 접속된다.

이에 대해, 트랜지스터(11)는 프리챠지 신호 φpre의 레벨이 “L”일 때 OFF되며, 이에 따라 비트선 BL0는 데이터선(6)에 접속되지 않는다.

상기 구성을 갖는 반도체 기억장치의 메모리셀 어레이(1)의 베리파이 동작은 하기 절차에 따라 행해진다.

우선, 일괄소거 베리파이 모드 선택신호 φaev의 레벨이 “L”로 되어 트랜지스터TNs1 및 TN0∼TNm을 OFF시키고, 트랜지스터 TNs2를 ON시킨다. 이에 따라, 공통 비트선(5)이 비트선 BL0∼BLm 및 센스 앰프(8)로 부터 분리된다. 또한, 프리챠지 신호 φpre의 레벨이 “L”로 되어 트랜지스터(11)를 OFF시키며, 이에 따라 비트선 BL0를 데이터선(6)으로 부터 분리시킨다. 동시에, 트랜지스터(9,18)가 ON되어 공통 비트선(5) 및 비트선 BL0를 프리챠지 전압 Vpre로 각각 충전시킨다 다른 비트선 BL0∼BLm도 이와 유사하게 충전된다.

다음, 프리챠지 신호 φpre의 레벨을 “H”로 하여 트랜지스터(9,18,18, ...)를 OFF시킴으로써, 공통 비트선(또 및 비트선 BL0∼BLm의 프리챠지를 중지시킨다. 이 단계 까지, 모든 워드선 WL0∼WLn은 비선택 상태에 있다.

다음, 일괄소거 베리파이 모드 선택신호 φaev의 레벨을 “H”로 하여 공통 비트선(5) 을 비트선 BL0∼BLm에 접속하고, 데이터선(6)을 센스 앰프(8)로 부터 분리시킨다. 다음, 행디코더 회로(2)에 의해 모든 워드선 WL0∼WLn이 선택된다. 이 경우, 모든 메모리셀이 정보 “1”을 갖도록 소거되고 모든 메모리셀 트랜지스터 MT00, ‥‥, MTnm이 전류가 흐르지 않는 상태에 있으면, 상기 공통 비트선(5) 및 모든 비트선 BL0∼BLm의 프리챠지 전압 Vpre는 저하되지 않는다. 따라서, 센스 앰프(8)로 부터의 출력신호 OUT의 레벨이 “H”를 유지한다.

이에 대해, 적어도 하나의 비소거 메모리셀이 존재하면, 이 메모리셀의 메모리셀 트랜지스터 MT는 전류가 흐르는 상태로 되어, 공통 비트선(5)의 프리챠지 전압 Vpre는 메모리셀 트랜지스터 MT 및 Vss선(4)를 통해 디스챠지되어 저하하게 된다. 따라서, 센스 앰프(8)로 부터의 출력신호 OUT의 레벨이 “L”로 된다.

즉, 상기 센스 앰프(8)로 부터의 출력신호 OUT의 레벨이 “L”로 됨으로써 모든 메모리셀이 소거되지 않는 것을 일괄적으로 정확하게 검출할수 있어, 모든 메모리셀에 대해 베리파이 동작을 일괄적으로 정확히 행할수 있다.

상기한 바와 같이, 본 실시예에 있어서, 일괄소거 베리파이 모드 선택신호 φaev에 의해 ON/OFF되는 트랜지스터 TN0∼TNm 및 공통 비트선(5)을 통해 센스 앰프(8)의 입력단자에 모든 비트선 BL0∼BLm이 접속되며, 이에 따라 일괄소거 베리파이 모드 선택신호 φaev에 의해 상기 공통 비트선(5)이 상기 비트선 BL0∼BLm 및 센스 앰프(8)로 부터 전기적으로 접속 및 분리되도록 된다. 상기 공통 비트선(5)은 프리챠지 신호 φpre에 의해 ON/OFF되는 트랜지스터(9)를 프리챠지 전원 Vpre에 접속하고, 상기 비트선 BL0∼BLm은 프리챠지 신호 φpre에 의해 ON/OFF되는 트랜지스터(18,18, ‥‥)를 통해 프리챠지 전원 Vpre에 접속된다.

상기 메모리셀 어레이(1)에 대한 베리파이 동작의 실행시에는 다음 절차에 따라 행해진다.

(1) 일괄소거 베리파이 모드 선택신호 φaev 및 프리챠지 신호 φpre의 레벨을 “L”로 하여 상기 공통 비트선(5) 및 모든 비트선 BL0∼BLm을 각각 프리챠지 전압 Vpre로 충전한다.

(2) 프리챠지 신호 φpre의 레벨을 “H”로 하여 상기 공통 비트선(5) 및 모든 비트선 BL0∼BLm의 충전을 정지시킨다.

(3) 일괄소거 베리파이 모드 선택신호 φaev의 레벨을 “H”로 하여 행디코더회로(2)에 의해 모든 워드선 WL0∼WLn을 선택하도록 하여, 센스 앰프(8)로 부터의 출력신호 OUT의 레벨이 “L”로 되는 것을 감시한다.

이에 따라, 상기 메모리셀 어레이(1)에 있어서의 비소거 메모리셀의 존재로 인해 공통 비트선(5)이 디스챠지되는 것이 검출된다.

이 경우, 상기 공통 비트선(5)의 디스챠지는, 적어도 하나의 비소거 메모리셀 트랜지스터 MT가 메모리셀 어레이(1)에 존재할 때 발생하며, 이에 따라 모든 메모리셀에 대한 베리파이 동작이 일괄적으로 정확히 행해질수 있다.

[실시예 2]

본 실시예 2에 있어서, 데이터선은 제1도에 보인 공통 비트선(5)의 기능을 갖는다.

제3도는 본 실시예 2의 반도체 기억장치의 개략도이다. 메모리셀 어레이(31), 행디코더 회로(32), Vss선(34), 데이터선(36) 및 센스 앰프(38)는 실시예 1의 메모리셀 어레이(1), 행디코더 회로(2), Vss선(4), 데이터선(6) 및 센스 앰프(8)와 동일한 구성 및 기능을 갖는다.

본 실시예 2는, 실시예 1에 있어서의 공통 비트선(5), 상기 공통 비트선(5)을 비트선 BL0∼BLm에 접속하는 트랜지스터 TN0∼TNm, 상기 공통 비트선(5)을 센스 앰프(8)에 접속하는 트랜지스터 TNs1, 인버터(10) 및 트랜지스터 TNs2에 대응하는 것은 아니고, 데이터선(36)은 센스 앰프(38)에 직접 접속되어 있다. 다음, 프리챠지 신호 φpre에 의해 ON/OFF되는 트랜지스터(39)를 통해 데이터선(37)이 프리챠지 전원 Vpre에 접속된다.

제4도는 본 실시예 2의 열디코더 회로(33)의 1예를 보인 상세회로도이다.

제4도는 비트선 BL0의 부분만의 회로를 도시하고 다른 비트선 BL1∼BLm의 부분은 도시되어 있지 않다.

비트선 BL0와 데이터선(35)은 트랜지스터(41)를 통해 서로 접속된다. 다음, 이 트랜지스터(41)의 게이트는 NAND논리회로(42)의 출력단자에 접속되고, 상기 NAND논리회로(42)의 한 입력단자는 직렬접속된 3개의 트랜지스터(43,44,45)를 통해 접지되어 있다. 또한, 상기 NAND논리회로(42)의 한 입력단자는 이 NAND논리회로(42)의 출력단자에 그의 게이트가 접속된 트랜지스터(47) 및 트랜지스터(46)를 통해 전원 Vcc에 접속되어 있다. 상기 NAND논리회로(42)의 다른 입력단자는 인버터(48)를 통해 일괄소거 베리파이 모드 선택신호 φaev를 수신한다.

또한, 상기 비트선 BL0는 상기 프리챠지 신호 φpre에 의해 ON/OFF되는 트랜지스터(49)를 통해 상기 프리챠지 전원 Vpre에 접속된다.

상기와 같이 구성된 열디코더 회로(33)에 있어서, 프로그램 동작, 소거동작 및 독출동작에 있어서는 특정 어드레스의 경우에 특정 비트선 BL이 선택되어 데이터선(36)에 접속된다. 제4도에 보인 실시예의 경우, 트랜지스터(41)는 열어드레스 신호 add0, add1, add2의 레벨이 “H”일 때 상기 일괄소거 베리파이 모드 선택신호 φaev의 레벨에 무관하게 ON되며, 이에 따라 비트선 BL0가 선택되어 데이터선(36)에 접속된다.

상기 프리챠지 신호 φpre 및 일괄소거 베리파이 모드 선택신호 φaev의 레벨이 “L”일 때, 트랜지스터(41)는 OFF되며, 이에 따라 비트선 BL0는 데이터선(6)에 접속되지 않는다.

이에 대해, 열디코더 회로(33)는 베리파이 동작에 있어서 다음과 같이 동작한다.

우선, 일괄소거 베리파이 모드 선택신호 φaev 및 프리챠지 신호 φpre의 레벨이 “L”로 되어 트랜지스터(41)를 OFF시킴으로써, 비트선 BL0을 데이터선(36)으로 부터 분리한다. 다음, 비트선 BL0이 트랜지스터(49)를 통해 프리챠지 전압 Vpre로 충전되고, 데이터선(36)이 트랜지스터(39)를 통해 프리챠지 전압 Vpre로 충전된다. 다른 비트선 BL1∼BLm도 이와 유사하게 충전된다.

다음, 프리챠지 신호 φpre의 전압레벨을 “H”로 하여 트랜지스터(46,39,49)를 OFF시킴으로써, 비트선 BL0∼BLm 및 데이타선(36)의 충전을 중지시킨다. 이 단계 까지, 모든 워드선 WL0∼WLn은 비선택 상태에 있다.

다음, 일괄소거 베리파이 모드 선택신호 φaev의 레벨을 “H”로 하여 트랜지스터(41,41, ‥)를 ON시킴으로써, 비트선 BL0∼BLm을 데이타선(37)에 접속한다.

행디코더(2)에 의해 모든 워드선 WL0∼WLn이 선택될 때, 어떤 비소거 메모리셀이 존재하면 대응하는 메모리셀 트랜지스터 MT 및 Vss선(34)을 통해 데이터선(36)의 프리챠지 전압 Vpre가 저하한다. 따라서, 센스 앰프(38)로 부터의 출력신호 OUT의 레벨이 “L”로 된다.

즉, 본 실시예 2에 있어서, 데이터선(36)은 상기 실시예 1의 공통 비트선(5)과 유사하게 기능하기 때문에, 모든 메모리셀에 대해 베리파이 동작을 일괄적으로 정확히 행할수 있다.

따라서, 본 실시예 2에 의하면, 통상적인 반도체 기억장치의 열디코더 회로(제2도 참조)의 인버터(12) 대신 NAND논리회로(42) 및 인버터(48)만을 제공하는 간단한 구성으로 모든 메모리셀에 대한 베리파이 동작을 일괄적으로 정확히 행할수 있어, 실시예 1와 비교하여 대폭적인 가격절감을 이룰수 있다.

[실시예 3]

본 실시예 3는 모든 메모리셀에 대해 베리파이 동작을 일괄적으로 정확히 행하기 위한 가상접지형 반도체 기억장치에 관한 것이다.

제5도는 가상접지형 반도체 기억장치의 개략도이다.

행디코더(52), Vss선(54), 공통 비트선(55), 데이터선(56), 센스 앰프(58), 트랜지스터(59), 인버터(60), 트랜지스터 TNs1 및 트랜지스터 TNs2는 실시예 1의 행디코더(2), Vss선(4), 공통 비트선(5), 데이터선(6), 센스 앰프(8), 트랜지스터(9), 인버터(10), 트랜지스터 TNs1 및 트랜지스터 TNs2와 동일한 구성 및 기능을 갖는다.

본 실시예 3의 메모리셀 어레이(51)는 다음과 같이 구성된다.

즉, 메모리셀 어레이(51)를 구성하는 메모리셀 트랜지스터 MT00, ‥‥, MTnm의 콘트롤 게이트는 실시예 1의 메모리셀 어레이(5)와 유사하게 행디코더(52)의 출력단자에 접속된 워드선 WL0, ‥‥, WLn에 접속되어 있다.

제1열에 배치된 상기 메모리셀 트랜지스터 MT00,‥‥, MTnm의 드레인은 열디코더회로(53)의 제1출력단자에 접속된 비트선 BL0에 접속된다. 한편, 제2열에 배열된 메모리셀 트랜지스터 MT01, ‥‥, MTn1의 소스와 공통으로께 열디코더회로(53)의 제2출력단자에 접속된 비트선 BL1에는 소스가 접속된다. 제3열에 배열된 메모리셀 트랜지스터 MT02, ‥, MTn2의 드레인과 공통으로 열디코더 회로(53)의 제3출력단자에 접속된 비트선 BL2에는 상기 제2열에 배열된 메모리셀 트랜지스터 MT01, ‥‥, MTn1의 드레인이 접속된다. 이와 유사하게, 인접한 두 열에 배치된 상기 메모리셀 트랜지스터 MT의 드레인 및 소스는 동일한 비트선 BL에 접속되고, 최종(m+1)번째 열에 배열된 메모리셀 트랜지스터 MT0m, ‥‥, MTnm의 소스는 상기 열디코더 회로(53)의 마지막(m+1)번째 출력단자에 접속된 비트선 BL(m+1)에 접속된다.

상기 비트선 BL0∼BL(m+1)중, 우수번째의 비트선 BL0, BL2, ‥‥, BLm(이후, 이들이 우수로 표시되어 있기 때문에 “우수 비트선”이라 함)은 트랜지스터 TN0, TN2, ‥‥, TNm을 통해 공통 비트선(55)에 접속된다. 한편, 기수번째의 비트선 BL1, BL3, ‥‥, BL(m+1)(이후, 이들이 기수로 표시되어 있기 때문에 “기수 비트선”이라 함)은 트랜지스터 TN1, TN3, ‥‥, TN(m+1)을 통해 Vss선(54)에 접속된다.

제6도는 본 실시예 3의 열디코더 회로(53)의 1예를 보인 상세 회로도이다. 우수 및 기수 비트선은 제6도에 있어서, 각각 번호 k(k:0을 포함한 우수)로 표시된 우수 비트선 BLk 및 번호(k+1)로 표시된 기수 비트선 BL(k+1)으로 표시된다.

상기 우수 비트선 BLk는 트랜지스터(61)를 통해 우수 어드레스 데이터선(68)에 접속된다. 다음, 이 트랜지스터(61)의 게이트는 NAND논리회로(62)의 출력단자에 접속되고, 상기 NAND논리회로(62)의 한 입력단자는 직렬접속된 3개의 트랜지스터(63,64,65)를 통해 접지되어 있다. 또한, 상기 NAND논리회로(62)의 한 입력단자는 그의 게이트가 상기 NAND논리회로(62)의 출력단자에 접속된 트랜지스터(67) 및 트랜지스터(66)를 통해 전원 Vcc에 접속된다. 상기 NAND논리회로(62)의 타방의 입력단자는 비트선 BL(k-1)측으로 부터 열선택 신호 CSEL(k-1)를 수신한다.

상기 기수 비트선 BL(k+1)는 트랜지스터(71)를 통해 기수 어드레스 데이터선(69)에 접속된다. 다음, 이 트랜지스터(71)의 게이트는 NAND논리회로(72)의 출력단자에 접속되고, 상기 NAND논리회로(72)의 한 입력단자는 직렬접속된 3개의 트랜지스터(73,74,75)를 통해 접지되어 있다. 또한, 상기 NAND논리회로(72)의 한 입력단자는 그의 게이트가 상기 NAND논리회로(72)의 출력단자에 접속된 트랜지스터(77) 및 트랜지스터(76)를 통해 전원 Vcc에 접속된다. 상기 NAND논리회로(72)의 타방의 입력단자는 우수 비트선 BLk측상의 NAND논리회로(52)의 일방의 입력단자에 접속되고, 상기 NAND논리회로(62)의 한 입력단자에 대한 입력 신호는 열선택 신호 CSELk로서 입력된다.

다음, 상기 NAND논리회로(72)의 일방의 입력단자에 대한 입력신호는 열선택 신호 CSEL(k+1)로서 다음 우수 비트선 BL(k+2)측으로 출력된다.

또한, 상기 우수 비트선 BLk는 일괄 소거 베리파이 모드 선택신호 φaev에 의해 ON/OFF 되는 트랜지스터(70)를 통해 프리챠지 전원 Vpre에 접속되며, 이와 비슷하게 상기 기수 비트선 BL(k+1)은 일괄 소거 베리파이 모드 선택신호 φaev에 의해 ON/OFF 되는 트랜지스터(78)를 통해 프리챠지 전원 Vpre에 접속된다.

상기 우수 어드레스 데이터선(68)은 트랜지스터(81)를 통해 데이터선(56)에 접속되고, 상기 기수 어드레스 데이터선(69)은 트랜지스터(82)를 통해 데이터선(56)에 접속된다. 또한, 상기 우수 어드레스 데이터선(68)은 트랜지스터(83)를 통해 그라운드 Vss에 접속되고, 상기 기수 어드레스 데이터선(69)은 트랜지스터(84)를 통해 그라운드 Vss에 접속된다. 다음, 우수 어드레스 선택신호 φeven은 트랜지스터(81,84)의 게이트에 공통으로 공급되고, 기수 어드레스 선택신호 φodd는 트랜지스터(82,83)에 공통으로 공급된다.

상기와 같이 구성된 열디코더 회로(53)에 있어서, 특정 어드레스의 경우에는 특정의 인접한 두 비트선이 선택되고 프로그램 동작, 소거동작 및 독출동작의 경우에는 상기 우수 어드레스 데이터선(68) 및 기수 어드레스 데이터선(69)에 접속된다.

제6도에 보인 실시예의 경우, 열어드레스 신호 add0, add1 및 add2의 레벨이 “H”로 되면, 상기 NAND논리회로(62)의 일방의 입력단자의 레벨이 “L”로 되어 프리챠지 신호 φpre 및 열선택 신호 CSEL(k+1)의 레벨에 무관하게 트랜지스터(61)를 ON 시킨다. 또한, 상기 NAND논리회로(62)의 일방의 입력단자에 대한 레벨 “L”의 신호가 열선택신호 CSELK로서 상기 NAND논리회로(72)의 타방의 입력단자에 입력됨으로써, 상기 트랜지스터(71)는 프리챠지 신호 φpre 및 열어드레스 신호 add0#, add1 및 add2의 레벨에 무관하게 ON 된다.

이에 따라, 우수 비트선 BLk가 선택되어 우수 어드레스 데이터선(68)에 접속되고, 기수 비트선 BL(k+1)도 선택되어 기수 어드레스 데이터선(69)에 접속된다.

이 경우, 열어드레스 신호 add0#의 레벨이 “L”로 되어, NAND논리회로(72)의 일방의 입력단자의 레벨이 “H”를 유지하고, 다음 비트선 BL(k+2)에 대한 열선택신호 CSEL(k+1)의 레벨이 “H”로 된다. 이에 따라, 상기 다음 비트선 BL(k+2)은 선택되지 않는다.

이 경우, 데이터선(56)에 우수 어드레스 데이터선(68)을 접속할 때에는, 우수 어드레스 선택신호 φeven의 레벨을 “H”로 설정하고, 기수 어드레스 선택신호 φodd의 레벨을 “L”로 설정하는 것이 적절하다. 데이터선(56)에 기수 어드레스 데이터선(69)을 접속할 때에는, 우수 어드레스 선택신호 φeven의 레벨을 “L”로 설정하고, 기수 어드레스 선택신호 φodd의 레벨을 “H”로 설정하는 것이 적절하다.

상기 구성을 갖는 반도체 기억장치의 메모리셀 어레이(51)에 대한 베리파이 동작은 기본적으로 실시예 1와 마찬가지로 이하와 같이 행해진다.

이 경우, 전원 Vcc는 열선택신호 CSEL0로서 공급된다.

우선, 상기 일괄 소거 베리파이 모드 선택신호 φaev의 레벨을 “L”로 하여 공통 비트선(55)을 우수 비트선 BLk 및 센스 앰프(58)로 부터 분리한다. 또한, 상기 프리챠지 신호 φpre의 레벨을 “L”로 하여 모든 비트선 BLk 및 BL(k+1)로부터 분리함과 동시에 상기 공통 비트선(55) 및 비트선 BLk, BL(k+1)을 프리챠지 전압 Vpre로 각각 충전한다.

다음, 프리챠지 신호 φpre의 레벨을 “H”로 하여 상기 공통 비트선(55) 및 비트선 BLk, BL(k+1)의 프리챠지를 중지시킨다. 이 단계 까지, 모든 워드선 WL0∼WLn은 비선택 상태에 있다.

다음, 상기 일괄 소거 베리파이 모드 선택신호 φaev의 레벨을 “H”로 하여 공통 비트선(55)을 우수 비트선 BLk 및 센스 앰프(58)에 접속하고 기수 비트선 BL(k+1)을 Vss선(54)에 접속한다. 또한, 행디코더(52)에 의해 모든 워드선 WL0∼WLn을 선택한다. 다음, 메모리셀 어레이(51)에 어떤 비소거 메모리셀이 존재하면, 대응하는 메모리셀 트랜지스터 MT에 의 소스에 접속된 기수 비트선 BL(k+1) 및 Vss 선(54)을 통해 공통 비트선(55)의 전압이 프리챠지 전압 Vpre로 부터 저하한다. 따라서, 센스 앰프(58)로 부터의 출력신호 OUT의 레벨이 “L”로 된다.

즉, 본 실시예 3의 가상접지방식 반도체 기억장치에 있어서, 우수 비트선 BL0, BL2, ‥‥, BLm은 트랜지스터 TN0, TN2, ‥‥, TNm 및 공통 비트선(55)을 통해 센스 앰프(58)에 접속되고, 기수 비트선 BL1, BL3, ‥‥, BL(m+1)은 트랜지스터 TN1, TN3, ‥, TN(m+1)을 통해 Vss선(54)에 접속되며, 이에 따라 일괄 소거 베리파이 모드 선택신호 φaev의 레벨에 따라 공통 비트선(55)이 우수 비트선 BL0, BL2, ‥‥, BLm에 전기적으로 접속 및 분리되도록 하고 또한 Vss선(54)이 기수 비트선 BL1, BL3, ‥‥, BL(m+1)에 전기적으로 접속 및 분리되도록 한다. 모든 메모리셀 어레이(51)에 대한 베리파이 동작을 행할 때에는 다음 절차에 따라 행한다.

(1) 일괄소거 베리파이 모드 선택신호 φaev 및 프리챠지 신호 φpre의 레벨을 “L”로 하여 상기 공통 비트선(55) 및 모든 비트선 BL0∼BL(m+1)을 각각 프리챠지 전압 Vpre로 충전한다.

(2) 프리챠지 신호 φpre의 레벨을 “H”로 하여 상기 공통 비트선(55) 및 모든 비트선 BL0∼BL(m+1)의 충전을 정지시킨다.

(3) 일괄소거 베리파이 모드 선택신호 φaev의 레벨을 “H”로 하여 행디코더회로(52)에 의해 모든 워드선 WL0∼WLn을 선택하도록 하여, 센스 앰프(58)로 부터의 출력신호 OUT의 레벨이 “L”로 되는 것을 감시한다.

이에 따라, 상기 메모리셀 어레이(51)에 있어서의 비소거 메모리셀의 존재로 인해 공통 비트선(55)이 디스챠지되는 것이 검출된다.

이 경우, 상기 공통 비트선(55)의 디스챠지는, 적어도 하나의 비소거 메모리셀 트랜지스터 MT가 메모리셀 어레이(51)에 존재할 때 발생하며, 이에 따라 가상접지방식 반도체 기억장치의 메모리셀 어레이(51)에 대한 베리파이 동작이 일괄적으로 정확히 행해질수 있다.

[실시예 4]

본 실시예 4에 있어서, 우수 어드레스 데이터선 및 데이터선은 제5도에 보인 공통 비트선(5)의 기능을 가지며, 기수 어드레스 데이터선은 Vss선(54)의 기능을 갖는다.

제7도는 본 실시예 4의 반도체 기억장치의 개략도이다.

메모리셀 어레이(91), 행디코더 회로(92), 데이터선(94) 및 센스 앰프(95)는 제5도에 도시한 실시예 3의 메모리셀 어레이(51), 행디코더 회로(52), 데이터선(56) 및 센스 앰프(58)와 동일한 구성 및 기능을 갖는다.

본 실시예 4는, 제5도에 도시한 실시예 3에 있어서의 공통 비트선(55), 상기 공통 비트선(55)을 우수 비트선 BL0, BL2, ‥‥, BLm에 접속하는 트랜지스터 TN0, TN2, ‥‥ TNm, 상기 공통 비트선(55)을 센스 앰프(58)에 접속하는 트랜지스터 TNs1, 인버터(60), 트랜지스터 TNs2, Vss선(54) 및 상기 Vss선(54)을 비트선 BL1, BL3, ‥‥, BL(m+1)에 접속하는 트랜지스터 TN1, TN3, ‥‥, TN(m+1)에 대응하는 것은 아니고, 데이터선(94)은 센스 앰프(95)에 직접 접속되어 있다. 다음, 프리챠지 신호 φpre에 의해 ON/OFF되는 트랜지스터(96)를 통해 데이터선(74)이 프리챠지 전원 Vpre에 접속된다.

제8도는 본 실시예 4의 열디코더 회로(93)의 1예를 보인 상세회로도이다. 우수 및 기수 비트선은 제8도에 있어서, 각각 번호 k(k:0을 포함한 우수)로 표시된 우수 비트선 BLk 및 번호(k+1)로 표시된 기수 비트선 BL(k+1)로 표시된다.

실시예 4의 열디코더 회로(73)는 기본적으로 실시예 3의 열디코더 회로(53)와 동일한 구성을 갖는다. 실시예 4의 NAND논리회로(102,107)는 인버터(103)를 통해 일괄소거 베리파이 모드 선택신호 φaev를 수신한다.

상기 구성을 갖는 반도체 기억장치는 다음과 같이 베리파이 동작을 행한다. 제9도는 베리파이 동작에 있어서의 신호의 타이밍차트이다. 제9도를 참조하여 베리파이 동작을 설명한다.

우선, 시점 t0에 있어서, 일괄소거 베리파이 모드 선택신호 φaev 및 프리챠지 신호 φpre의 레벨을 “L”로 하여, NAND논리회로(102,107)의 출력신호의 레벨이 “L”이 되도록 한다. 이에 따라, 우수 비트선 BLk를 우수 어드레스 데이터선(104)로 부터 분리하고, 기수 비트선 BL(k+1)를 기수 어드레스 데이터선(105)로 부터 분리한다. 동시에, 데이터선(94) 및 모든 비트선 BLk 및 BL(k+1)을 프리챠지전압 Vpre로 각각 충전한다.

다음, 시점 t1에 있어서, 프리챠지 신호 φpre의 레벨을 “H”로 하여, 데이터선(74) 및 모든 비트선 BLk 및 BL(k+1)의 충전을 중지시킨다.

다음, 시점 t2에 있어서, 우수 어드레스 선택신호 φeven의 레벨을 “H”로 하고, 기수 어드레스 선택신호 φodd의 레벨을 “L”로 한다. 이에 따라, 기수 어드레스 데이터선(104)이 데이타선(94)에 접속되고, 우수 어드레스 데이터선(105)이 그라운드 Vss에 접속된다. 따라서, 우수 어드레스 데이터선(104)이 프리챠지전압 Vpre로 충전된다.

다음, 시점 t3에 있어서, 일괄소거 베리파이 모드 선택신호 φaev의 레벨을 “H”로 하여, 열어드레스 신호 및 프리챠지 신호 φpre의 레벨에 무관하게 NAND논리회로(102,107)의 출력이 “H”가 되도록 한다. 이에 따라, 우수 비트선 BLk가 우수 어드레스 데이터선(104)에 접속되고, 기수 비트선 BL(k+1)가 기수 어드레스 데이터선(105)에 접속된다. 또한, 행디코더(92)에 의해 모든 워드선 WL0∼WLn이 선택된다. 메모리셀 어레이(91)에 어떤 비소거 메모리셀이 존재하면, 대응하는 메모리셀 트랜지스터 MT에 접속된 기수 비트 어드레스 데이터선(105) 및 기수 비트선 BL(k+1)을 통해 데이터선(94)이 충전되며, 이에 의해 프리챠지 전압 Vpre이 저하한다. 따라서, 센스 앰프(95)로 부터의 출력신호 OUT의 레벨이 “L”로 된다.

즉, 본 실시예 4에 있어서, 상기 우수 어드레스 데이터선(104) 및 데이터선(94)은 실시예 3의 공통 비트선(55)과 유사한 기능을 갖고, 상기 기수 어드레스 데이터선(105)은 실시예 3의 Vss(54)과 유사한 기능을 가지며, 이에 따라 모든 메모리셀에 대한 베리파이 동작을 일괄적으로 정확히 행한다.

따라서, 실시예 4에 의하면, 통상적인 반도체 기억장치의 가상접지방식의 열디코더 회로(제6도 참조)에 인버터(103)만 제공되는 단순한 구성으로 모든 메모리셀에 대한 베리파이 동작을 일괄적으로 정확히 행할수 있으며, 이에 따라 실시예 3에 비해 대폭적인 비용 절감이 가능하다.

[실시예 5]

본 실시예 5는 직렬 액세스를 행하는 가상접지방식 반도체 기억장치에 관한 것으로, 모든 메모리셀에 대한 베리파이 동작을 일괄적으로 정확히 행할수 있다.

제10도 및 제11도는 본 실시예 5의 반도체 기억장치의 개략도이다.

메모리셀 어레이(111), 행디코더 회로(112), 트랜지스터 TN0∼TN(m+1), 공통비트선(115), Vss선(114), 센스 앰프(116) 및 트랜지스터(117)는 제3도에 도시한 실시예 3의 메모리셀 어레이(51), 행디코더 회로(52), 트랜지스터 TN0∼TN(m+1), 공통 비트선(55), Vss선(54), 센스 앰프(58) 및 트랜지스터(59)와 동일한 구성 및 기능을 갖는다.

본 실시예 5는, 실시예 3에 있어서의 트랜지스터 TNs1, 인버터(60) 및 트랜지스터 TNs2에 대응하지는 않으며, 공통 비트선(115)은 센스 앰프(116)에 직접 접속되어 있다.

실시예 5의 열디코더 회로(113)는 다음과 같이 구성된다.

즉, 우수 비트선 BL0, BL2, ‥‥, BLm에 트랜지스터(121∼125)가 삽입되고, 기수 비트선 BL1, BL3, ‥‥, BL(m+1)에는 트랜지스터(141∼144)가 삽입된다. 또한, 상기 우수 비트선 BL0, BL2, ‥‥, BLm은 트랜지스터(131∼135)를 통해 그라운드 Vss에 접속되고, 상기 기수 비트선 BL1, BL3, ‥‥, BL(m+1)은 트랜지스터(151∼155)를 통해 그라운드 Vss에 접속된다.

다음, 트랜지스터(121,132,123,124,135)의 게이트가 인버터(137)의 출력단자에 공통 접속된다. 상기 인버터(137)의 입력단자에는 트랜지스터(131,122,133,134,125)의 게이트가 접속되고, 상기 인버터(137)의 입력단자에는 열어드레스 신호 add1이 공급된다. 또한, 인버터(157)의 출력단자에는 트랜지스터(141,152,143,154)의 게이트가 접속된다. 상기 인버터(157)의 입력단자에는 트랜지스터(151,142,153,144,155)가 접속되고, 상기 인버터(157)의 입력단자에는 배타적 NOR 논리회로(158)의 출력단자가 접속된다. 다음, 상기 배타적 NOR논리회로(158)의 한 입력단자에는 열어드레스 신호 add1이 공급되고, 그의 타방의 입력단자에는 열어드레스 신호 add0이 공급된다.

상기 열디코더 회로(113)와 메모리셀 어레이(111)간의 모든 비트선 BL0∼BL(m+1)은 프리챠지 신호 φpre에 의해 동시에 ON/OFF되는 트랜지스터(159)에 의해 프리챠지 전압 Vpre로 프리챠지된다. 또한, 상기 비트선 BL0∼BL(m+1)은 일괄소거 베리파이 모드 선택신호 φaev#에 따라 트랜지스터(159)에 의해 동시에 ON/OFF된다.

상기 비트선 BL0∼BL(m+1)의 각각은 제11도에 보인 센스 앰프부(161)에 있어서 센스 앰프 커트 신호 φcut0∼ φcut3의 어느 하나에 의해 ON/OFF되는 트랜지스터(159)를 통해 센스 앰프 SA의 한 입력단자에 접속된다. 다음, 상기 센스 앰프 SA의 타방 입력단자는 기준 전압 Vref에 접속된다. 상기 센스 앰프 SA의 일방의 입력단자는 데이터 전송 신호 φ load에 의해 ON/OFF되는 시프트 레지스터(152)에 접속된다.

상기 구성을 갖는 반도체 기억장치의 동작을 이하에 설명한다.

즉, 통상 독출 동작에 있어서, 일괄소거 베리파이 모드 선택신호 φaev의 레벨을 “L”로 하여 트랜지스터 TN0∼TN(m+1)을 OFF시킨다. 이 경우. 일괄소거 베리파이 모드 선택신호 φaev#의 레벨을 “H”로 함으로써, 트랜지스터(160)에 의해 모든 비트선 BL0∼BL(m+1)이 열디코더 회로(113)에 전기적으로 접속된다. 다음, 열어드레스 신호 add0, add1에 의해 독출동작이 행해질 메모리셀에 대응하는 비트선 BL이 선택되어, 센스 앰프부(161)에 접속된다. 표 1은 상기 열어드레스 신호 add0, add1의 레벨과 선택된 비트선 BL간의 관계를 나타낸다.

주: SA ; 센스 앰프(161)에 접속

Vss ; 그라운드 Vss에 접속

예컨대, 열어드레스 신호 add0의 레벨이 “L”이고 열어드레스 신호 add1 레벨이 “H”인 상태 II에 있어서, 트랜지스터(131,122,133,134,125) 및 트랜지스터(151,142,153,144,155)가 ON되어 비트선 BL2, BL3, ‥‥, 를 대응하는 센스 앰프 SA에 접속하고 비트선 BL0, BL1, BL4, ‥‥, 를 그라운드 Vss에 접속한다.

다음, 프리챠지 신호 φpre의 레벨을 “L”로 하여 비트선 BL을 트랜지스터(159)를 통해 프리챠지 전압 Vpre로 충전한다. 독출될 메모리셀에 대응하는 워드선 WL이 행디코더 회로(12)에 의해 선택되면, 각 메모리셀 트랜지스터 MT의 임계전압의 크기가 다음과 같이 검사된다.

즉, 상태 I에 있어서, 비트선 BL1과 BL2간의 메모리셀 트랜지스터 MT의 임계전압의 크기와 비트선 BL3과 BL4 등간의 메모리셀 트랜지스터 MT의 임계전압의 크기가 검사된다. 이 경우에 상기 비트선 BL2, BL3, ...가 그라운드 Vss에 접속된다.

상태 II에 있어서는, 비트선 BL1과 BL2간의 메모리셀 트랜지스터 MT의 임계전압의 크기와 비트선 BL3과 BL4 등간의 메모리셀 트랜지스터 MT의 임계전압의 크기가 검사된다. 이 경우에 상기 비트선 BL1, BL4, ‥‥가 그라운드 Vss에 접속된다.

상태 III에 있어서는, 비트선 BL0과 BL1간의 메모리셀 트랜지스터 MT의 임계전압의 크기와 비트선 BL2과 BL3 등간의 메모리셀 트랜지스터 MT의 임계전압의 크기가 검사된다. 이 경우에는 상기 비트선 BL1, BL2, ‥‥는 그라운드 Vss에 접속된다.

상태 IV에 있어서는, 비트선 BL0과 BL1간의 메모리셀 트랜지스터 MT의 임계전압의 크기와 비트선 BL2와 BL3 등간의 메모리셀 트랜지스터 MT의 임계전압의 크기가 검사된다. 이 경우에는 상기 비트선 BL0, BL3, ‥‥는 그라운드 Vss에 접속된다.

따라서, 임계전압이 검사되는 메모리셀 트랜지스터 MT에 유지된 정보가 “0”일 때에는, 메모리셀 트랜지스터 MT의 임계전압이 낮아 메모리셀 트랜지스터 MT가 ON되기 때문에. 센스 앰프 SA에 접속된 비트선 BL이 디스챠지된다. 상기 유지 정보가 “1”일 때에는, 비트선은 디스챠지되지 않고 프리챠지 전압 Vpre를 유지한다.

다음, 상태 I 내지 IV에 따라 센스 앰프 커트 신호 φcut0∼ φcut3의 레벨을 “L”로 하여 대응 비트선 BL을 센스 앰프 SA로 부터 분리하여, 센스 앰프 SA를 구동한다. 다음, 상기 비트선 BL의 전압이, 이 비트선 BL이 전압과 기준전압 Vref간의 크기 관계에 따른 소정 레벨의 전압으로 천이되고, 데이터 전송신호 φload의 레벨을 “H”로 함으로써 데이터가 시프트레지스터(162)에 전송된다.

이에 따라, 비트선 BL0∼BLm으로 부터 병렬로 연속 출력되는 데이터가 시프트레지스터(162)에 의해 직렬 데이터로 변환되어 출력신호 OUTdata로서 출력된다.

상기 구성을 갖는 반도체 기억장치의 베리파이 동작은 기본적으로 실시예 1과 유사하게 행해진다.

우선, 일괄소거 베리파이 모드 선택신호 φaev의 레벨을 “L”로 하여 상기 공통 비트선(115)을 우수 비트 비트선 BL0, BL2, ‥‥, BLm으로 부터 분리한다. 또한, 프리챠지 신호 φpre의 레벨을 “L”로 하여 트랜지스터(117) 및 트랜지스터(159)를 ON시켜, 상기 공통 비트선(115) 및 비트선 BL0∼BLm을 프리챠지 전압 Vpre로 각각 충전한다.

다음, 프리챠지 신호 φpre의 레벨을 “H”로 하여 상기 공통 비트선(115) 및 비트선 BL0∼BLm의 충전을 정지시킨다. 이 단계까지, 모든 워드선 WL0∼WLn은 비선택 상태에 있다.

다음, 일괄소거 베리파이 모드 선택신호 φaev의 레벨을 “H”로 하여 공통 비트선(115)을 우수 비트 비트선 BL0, BL2, ‥‥, BLm에 접속하고 기수 비트 비트선 BL1, BL3, ‥‥, BL(m+1)을 Vss선(114)에 접속한다. 이 경우, 일괄소거 베리파이 모드 선택신호 φaev#의 레벨이 “L”로 되어, 비트선 BL0∼BLm이 트랜지스터(160)에 의해 열디코더 회로(113)으로 전기적으로 분리된다. 또한, 모든 워드선 WL0∼WLn이 행디코더 회로(112)에 의해 선택된다.

다음, 적어도 하나의 비소거 메세이 메모리셀 어레이(111)에 존재하면, 대응하는 메모리셀 트랜지스터 MT의 소스에 접속된 기수 비트선 BL과 Vss선(114)를 통해 공통 비트선(115)이 디스챠지되어, 공통 비트선(115)의 전압을 프리챠지전압 Vpre로 저하시킨다. 이에 따라, 센스 앰프116)로 부터의 출력신호 OUT의 레벨이 “L”로 된다.

상기한 바와 같이, 본 실시예 5를 실시하는 가상접지방식 반도체 기억장치의 메모리셀 어레이(111)에 있어서, 우수 비트선 BL0, BL2, ‥‥, BLm은 일괄소거 베리파이 모드 선택신호 φaev에 의해 ON/OFF되는 트랜지스터 TN0, TN2, ‥‥, TNm을 통해 공통 비트선(115)에 접속된다. 한편, 기수 비트선 BL1, BL3, ‥‥, BL(m+1)은 일괄소거 베리파이 모드 선택신호 φaev에 의해 ON/OFF되는 트랜지스터 TN1, TN3, ‥‥, TN(m+1)을 통해 Vss선(114)에 접속된다. 또한, 메모리셀 어레이(111)와 열디코더(113)간의 모든 비트선 BL0∼BLm이 일괄소거 베리파이 모드 선택신호 φaev#에 의해 ON/OFF되는 트랜지스터(160)에 의해 일괄하여 전기적으로 접속 및 분리되도록 된다.

또한, 프리챠지 신호 φpre에 의해 ON/OFF되는 트랜지스터(117)를 통해 공통 비트선(115)프리챠지 전원 Vpre에 접속되고. 프리챠지 신호 φpre에 의해 ON/OFF되는 트랜지스터(159)를 통해 비트선 BL0∼BLm이 프리챠지 전원 Vpre에 접속된다.

베리파이 동작은 다음 절차에 따라 행해진다.

(1) 일괄소거 베리파이 모드 선택신호 φaev 및 프리챠지 신호 φpre의 레벨을 “L”로 하여 상기 공통 비트선(115) 및 비트선 BL0∼BLm을 각각 프리챠지 전압 Vpre로 각각 충전한다.

(2) 프리챠지 신호 φpre의 레벨을 “H”로 하여 상기 공통 비트선(115) 및 비트선 BL0∼BLm의 충전을 중지시킨다.

(3) 일괄소거 베리파이 모드 선택신호 φaev의 레벨을 “H”로 하여 우수 비트선 BL0, BL2, ‥‥, BLm을 공통 비트선(115)에 접속하고 기수 비트선 BL1, BL3, ‥‥, BL(m+1)을 Vss선(114)에 접속된다. 베리파이 모드 선택신호 φaev#의 레벨을 “L”로 하여 모든 비트선 BL0∼BL(m+1)을 열디코더 회로(113)로 부터 분리시킨다.

(4) 행디코더 회로(112)에 의해 모든 워드선 WL0∼WLn을 선택한 다음, 센스 앰프(116)로 부터의 출력신호 OUT의 레벨이 “L”로 되는 것을 감시한다.

이에 따라, 상기 메모리셀 어레이(111)에 있어서의 비소거 메모리셀의 존재로 인해 공통 비트선(115)이 디스챠지되는 것이 검출된다.

이 경우, 상기 공통 비트선(115)의 디스챠지는, 적어도 하나의 비소거 메모리셀 트랜지스터 MT가 메모리셀 어레이(111)에 존재할 때 발생하며, 이에 따라 직렬 액세스를 행하는 가상접지방식 반도체 기억장치의 모든 메모리셀 어레이(111)에 대한 베리파이 동작이 일괄적으로 정확히 행해질수 있다.

상기한 바와 같이, 상기 실시예들에 있어서는 제12도에 도시한 바와 같이, 메모리셀 트랜지스터 MT의 임계전압을 프로그램 상태 D1으로 부터 베리파이 동작시의 워드선 선택전압 C보다 높은 소거상태 D3로 상승시킴으로써 소거 동작을 행한다. 다음, 최소 임계전압 D를 나타내는 메모리셀이 소거된 것을 검출함으로써, 베리파이 동작의 종료를 판정한다. 따라서, 완전히 일괄하여 베리파이 동작이 행해진다.

또한, 과소거의 염려도 없다.

상기 실시예들은, 센스 앰프(8,38,58,95,116)가 전압센스형 센스 앰프인 경우의 설명으로, 공통 비트선(5,55, 115) 또는 데이터선(36,94)로 부터의 입력전압과 기준전압 Vref 간의 크기 관계에 따라 출력신호 OUT의 레벨이 변경되는 경우를 예로 들어 설명했다. 그러나, 본 발명은 이에 한정되지 않으며, 상기 센스 앰프는 전류센스형의 센스 앰프도 무방하다. 이 경우에는, 공통 비트선(5,55,115) 또는 데이터선(36,94)을 흐르는 전류와 기준전류와의 대소관계에 따라 출력신호 OUT의 레벨을 변경하는 것이 적절하다.

상기 각 실시예는, 메모리셀 트랜지스터 MT를 전류가 흐르는 경우를 정보 “0”으로 하고, 전류가 흐르지 않는 경우를 정보 “1”으로 하여 소거동작으로 메모리셀을 모두 “1”로 하는 경우를 예로 들고 있다. 그러나, 본 발명은, 메모리셀 트랜지스터 MT를 전류가 흐르는 경우를 정보 “1”로 하고, 전류가 흐르지 않는 경우를 정보 “0”으로 하여, 소거동작으로 메모리셀을 모두 “0”으로 하는 경우에도 적용할 수 있다. 이 경우에도, 상기 공통 비트선(5,55,115) 또는 데이터선(36,94)의 전압과 기준전압 Vref간의 차를 센스 앰프(8,38.58,95.116)에서 센스하거나, 또는 공통 비트선(5, 55, 115) 또는 데이터선(36,94)을 흐르는 전류와 기준전류와의 차를 각각의 센스 앰프로 센스하여, 각 센스 앰프의 출력신호 OUT의 레벨이 “L”인 경우에, 어느 메모리셀이 비소거상태로 있는가를 검출하는 점은 마찬가지이다.

상기 실시예들에 있어서의 열디코더 회로(33,93)의 구성은 제4도 및 제8도에 보인 회로구성에 한정되지 않는다. 중요한 것은, 일괄소거 베리파이 모드 선택신호 φaev이 능동 레벨인 경우, 비트선과 데이터선 또는 우수/기수 어드레스 데이터선을 접속하는 트랜지스터(41,101,106)를 ON으로 하는 회로구성을 가지면 된다는 점이다.

이상으로 부터 명백한 바와 같이, 본 발명의 반도체 기억장치는, 모든 메모리셀 트랜지스터의 플로팅 게이트에 전자를 주입함으로써 메모리셀 어레이의 소거를 행한다. 다음, 프리챠지 회로에 의해 공통 비트선을 소정 전압으로 프리챠지하고, 베리파이 선택신호에 응답하여 스위칭회로에 의해 상기 메모리셀 어레이의 모든 비트선을 상기 공통 비트선에 접속하고, 행디코더 회로에 의해 상기 메모리셀 어레이의 모든 워드선을 선택하고, 센스 앰프로 부터의 검출신호를 감시함으로써 일괄소거 베리파이를 행하기 때문에. 상기 메모리셀 어레이에 미소거 메모리셀이 하나라도 존재하면, 상기 프리챠지된 공통 비트선이 상기 미소거 메모리셀 트랜지스터를 통해 디스챠지된다.

따라서, 본 발명에 의하면, 모든 메모리셀에 대한 소거 베리파이 동작을 일괄적으로 정확하게 행할수 있다.

또한, 본 발명의 반도체 기억장치는, 모든 메모리셀 트랜지스터의 플로팅 게이트에 전자를 주입함으로써 메모리셀 어레이의 소거를 행한다. 다음, 프리챠지 회로에 의해 데이타선을 소정 전압으로 프리챠지하고, 베리파이 선택신호에 응답하여 스위칭회로에 의해 열디코더 회로의 스위칭소자를 ON시켜 모든 비트선을 상기 데이타0선에 접속하고, 행디코더 회로에 의해 상기 메모리셀 어레이의 모든 워드선을 선택하고, 센스 앰프로 부터의 검출신호를 감시함으로써 일괄소거 베리파이를 행하기 때문에, 상기 메모리셀 어레이에 미소거 메모리셀이 하나라도 존재하면, 상기 프리챠지된 공통 비트선이 상기 미소거 메모리셀 트랜지스터를 통해 디스챠지된다.

따라서, 본 발명에 의하면, 모든 메모리셀에 대한 소거 베리파이 동작을 일괄적으로 정확하게 행할수 있다.

또한, 본 발명의 일괄소거 베리파이 방법은, 상기 본 발명의 반도체 기억장치의 메모리셀 어레이에 있어서, 모든 메모리셀 트랜지스터의 플로팅 게이트에 전자가 주입되어 유지정보가 소거된 것을 일괄하여 베리파이하는 경우에, 공통 비트선을 소정 전압으로 프리챠지하고, 베리파이 선택신호에 따라 상기 메모리셀 어레이의 모든 비트선을 상기 공통 비트선에 접속하고, 상기 메모리셀 어레이의 모든 워드선을 선택하고, 상기 센스 앰프로 부터의 검지신호에 기초하여 일괄소거 베리파이를 행하기 때문에, 상기 프리챠지된 공통 비트선이 디스챠지됨으로써, 상기 메모리셀 어레이에 미소거 메모리셀이 하나라도 존재하는 것을 정확히 검출할 수 있다.

따라서, 본 발명에 의하면, 모든 메모리셀에 대한 소거 베리파이 동작을 일괄적으로 정확하게 행할수 있다.

또한, 본 발명의 일괄소거 베리파이 방법은, 상기 본 발명의 반도체 기억장치의 메모리셀 어레이에 있어서, 모든 메모리셀 트랜지스터의 플로팅 게이트에 전자가 주입되어 유지정보가 소거된 것을 일괄하여 베리파이하는 경우에, 데이터선을 소정 전압으로 프리챠지하고, 베리파이 선택신호에 따라 상기 열디코더 회로의 스위칭소자를 ON시켜 상기 메모리셀 어레이의 모든 비트선을 상기 데이타선에 접속하고, 상기 메모리셀 어레이의 모든 워드선을 선택하고, 상기 센스 앰프로 부터의 검지신호에 기초하여 일괄소거 베리파이를 행하기 때문에, 상기 프리챠지된 데이타선이 디스챠지됨으로써, 상기 메모리셀 어레이에 미소거 메모리셀이 하나라도 존재하는 것을 정확히 검출할 수 있다.

따라서, 본 발명에 의하면, 모든 메모리셀에 대한 소거 베리파이 동작을 일괄적으로 정확하게 행할수 있다.

Claims (4)

1. 플로팅 게이트를 갖는 복수의 메모리셀 트랜지스터의 콘트롤게이트 및 드레인이, 매트릭스형태로 배열된 워드선 및 비트선에 접속된 비휘발성 메모리셀을 갖는 메모리셀 어레이; 상기 메모리셀 어레이의 상기 워드선을 선택하는 행디코더회로; 상기 메모리셀 어레이의 상기 비트선을 선택하는 열디코더회로; 입력된 전압 또는 전류가 기준치를 초과한 것을 검지하여 검지신호를 출력하는 센스 앰프; 상기 센스 앰프의 입력단자에 접속된 공통 비트선; 베리파이(verify) 선택신호를 수신하여 이 베리파이 선택신호에 따라 상기 메모리셀 어레이의 비트선을 상기 공통 비트선에 접속하는 스위칭회로; 및 상기 공통 비트선을 소정 전압으로 프리챠지하는 프리챠지 회로를 구비한 것을 특징으로 하는 반도체 기억장치.
2. 제1항에 기재된 반도체 기억장치의 상기 메모리셀 어레이에 있어서의 모든 메모리셀 트랜지스터의 플로팅 게이트에 전자가 주입되어 유지 정보가 소거된 것을 일괄하여 베리파이하는 일괄 소거 베리파이 방법에 있어서, 상기 프리챠지회로에 의해, 상기 공통 비트선을 소정 전압으로 프리챠지하고; 상기 스위칭 회로에 의해, 상기 베리파이 선택신호에 따라 상기 메모리셀 어레이의 비트선을 상기 공통 비트선에 접속하고; 상기 행디코더 회로에 의해, 상기 메모리셀 어레이의 모든 워드선을 선택하고; 상기 센스 앰프로 부터의 검지신호에 기초하여, 상기 프리챠지된 공통 비트선이 상기 미소거된 메모리셀 트랜지스터를 통해 디스챠지된 것을 검지함으로써 일괄 소거 베리파이를 행하는 것을 특징으로 하는 일괄 소거 베리파이 방법.
3. 플로팅 게이트를 갖는 복수의 메모리셀 트랜지스터의 콘트롤게이트 및 드레인이, 매트릭스형태로 배열된 워드선 및 비트선에 접속된 비휘발성 메모리셀을 갖는 메모리셀 어레이; 상기 메모리셀 어레이의 상기 워드선을 행어드레스신호에 따라 선택하는 행디코더회로; 상기 메모리셀 어레이의 상기 비트선을 열어드레스신호에 따라 선택하고, 선택된 비트선을 데이터선에 접속하는 스위칭 소자를 갖는 열디코터회로; 상기 데이터선이 센스 앰프의 입력단자에 접속되고, 상기 데이터선으로 부터 입력된 전압 또는 전류가 기준치를 초과한 것을 검지하여 검지신호를 출력하는 센스 앰프; 베리파이(verify) 선택신호를 받아 이 베리파이 선택신호에 따라 상기 열어드레스 신호에 관계없이 상기 스위칭 소자를 동시에 ON시켜, 상기 메모리셀 어레이의 비트선을 상기 데이타선에 접속하는 스위칭회로; 및 상기 데이타선을 소정 전압으로 프리챠지하는 프리챠지 회로를 구비한 것을 특징으로 하는 반도체 기억장치.
4. 제3항에 기재된 반도체 기억장치의 상기 메모리셀 어레이에 있어서의 모든 메모리셀 트랜지스터의 플로팅 게이트에 전자가 주입되어 유지 정보가 소거된 것을 일괄하여 베리파이하는 일괄 소거 베리파이 방법에 있어서, 상기 프리챠지회로에 의해, 상기 데이타선을 소정 전압으로 프리챠지하고; 상기 스위칭 회로에 의해, 상기 베리파이 선택신호에 따라 상기 열어드레스 신호에 관계없이 상기 열디코더회로의 스위칭 소자를 ON시켜, 상기 메모리셀 어레이의 비트선을 상기 데이타선에 접속하고; 상기 행디코더 회로에 의해, 행어드레스 신호에 따라 상기 메모리셀 어레이의 모든 워드선을 선택하고; 상기 센스 앰프로 부터의 검지신호에 기초하여, 상기 프리챠지된 데이타선이 상기 미소거된 메모리셀 트랜지스터를 통해 디스챠지된 것을 검지함으로써, 일괄소거 베리파이를 행하는 것을 특징으로 하는 일괄 소거 베리파이 방법.