JPH11167800A

JPH11167800A - 半導体記憶装置

Info

Publication number: JPH11167800A
Application number: JP33381697A
Authority: JP
Inventors: Kazue Kanda; 和重神田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-12-04
Filing date: 1997-12-04
Publication date: 1999-06-22

Abstract

(57)【要約】【課題】メモリ開発時における信頼性向上のためのテス
トで不良ビットの影響を除外して正確に評価し、リダン
ダンシー前のテストも可能とし、選択された１個のセル
の貫通電流によるソース線電位の浮きに起因する閾値変
動量の測定を他のカラムのセル電流によるソース線電位
の浮きが生じない状態で測定し、隣接ビット線間の電流
リーク、各セルの閾値電圧およびその分布の測定を容易
化する。【解決手段】メモリの読み出しテストに際して、ビット
線電位センスノードを所定期間リセットした後、予めデ
ータバスから与えられるデータをラッチ型センスアンプ
でラッチしたデータに基づいて読み出したいカラムのビ
ット線のみを充電し、電流垂れ流し方式あるいはフリー
ランニング方式によりビット線電位を検知する読み出し
テストモードを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特にラッチ型センスアンプを有する半導体メモリ
の読み出しテストモードに関するもので、例えばＮＡＮ
Ｄ型ＥＥＰＲＯＭなどの不揮発性半導体メモリに使用さ
れる。

【０００２】

【従来の技術】ＥＥＰＲＯＭは、電源を切っても不揮発
性セルのデータが消えない等の利点があり、近年大幅に
需要が増大している。特に、１トランジスタでメモリセ
ルが構成された一括消去可能なフラッシュメモリは、大
容量の磁気ディスクの代替等の用途が期待されている。
また、ＥＥＰＲＯＭの中で高集積化が可能なものとし
て、ＮＡＮＤセル型のＥＥＰＲＯＭが知られている。

【０００３】図１は、一括消去可能なＮＡＮＤセル型Ｅ
ＥＰＲＯＭの全体構成を示す。

【０００４】このＥＥＰＲＯＭは、複数のＮＡＮＤ型メ
モリセルがマトリクス状に配設され、縦方向にビット線
ＢＬが多数本、横方向にワード線ＷＬが多数本配列され
ているメモリセルアレイ11と、外部から入力されたアド
レスに基づいて上記メモリセルアレイ11のワード線を選
択駆動するロウデコーダ12と、上記メモリセルアレイ11
のビット線に接続されているビット線制御回路（センス
アンプ・データラッチ回路を含む）13と、このビット線
制御回路13に接続されているカラムゲート15と、外部か
ら入力されたアドレスに基づき上記カラムゲート15を制
御し、対応するビット線およびセンスアンプ・データラ
ッチ回路を選択するカラムデコーダ14と、前記カラムゲ
ート15に接続されているＩ／Ｏバッファ18と、書き込み
動作や消去動作に必要な高電圧を供給するための昇圧回
路16と、チップ外部とのインターフェースをとるための
制御回路17とを具備している。

【０００５】前記ロウデコーダ12は、データの書き込み
時、消去時およびデータの読み出し時にそれぞれアドレ
ス信号に基づいて前記複数のワード線ＷＬを選択駆動す
るものであり、そのワード線ドライバには、所要の電圧
が供給される。

【０００６】また、前記ビット線制御回路13は、データ
の書き込み、消去、データの読み出しに際して、ビット
線ＢＬに対して所要の電圧をそれぞれ選択的に供給する
ビット線ドライバが設けられている。

【０００７】図２（ａ）は、図１中のメモリセルアレイ
11のＮＡＮＤ型メモリセルの一例を示している。

【０００８】即ち、浮遊ゲートと制御ゲートを有するＮ
チャネルのＭＯＳＦＥＴからなる複数個のセルトランジ
スタＭ1 〜Ｍ8 が直列に接続され、一端側のドレインが
選択トランジスタ用のＮＭＯＳトランジスタＱ1 を介し
てビット線ＢＬに、他端側のソースが選択トランジスタ
用のＮＭＯＳトランジスタＱ2 を介して共通ソース線Ｃ
Ｓに接続されている。

【０００９】上記各トランジスタは同一のウェル基板Ｗ
上に形成されており、メモリセルＭ1 〜Ｍ8 の制御ゲー
トは行方向に連続的に配設されたワード線ＷＬ1 〜ＷＬ
8 に接続されており、選択トランジスタＱ1 のゲートは
選択線ＳＬ1 に、選択トランジスタＱ2 のゲートは選択
線ＳＬ2 に接続されている。

【００１０】前記セルトランジスタＭ1 〜Ｍ8 は、それ
ぞれ保持するデータに応じた閾値を持っている。ＮＡＮ
Ｄ型フラッシュメモリの場合は、通常、セルトランジス
タがディプレッション型（Ｄタイプ）になっている状態
を“１”データの保持状態（消去状態）、セルトランジ
スタがエンハンスメント型（Ｅタイプ）になっている状
態を“０”データの保持状態（書き込み状態）と定義し
ている。また、“１”データが保持されているセルトラ
ンジスタの閾値を正方向にシフトさせ、“０”データを
保持するようにすることを「書き込み動作」と呼び、
“０”データが保持されているセルトランジスタの閾値
を負方向にシフトさせ“１”データを保持するようにす
ることを消去動作と呼ぶ。

【００１１】図２（ｂ）は、ＮＡＮＤセルのセルトラン
ジスタの閾値電圧の分布の一例を示す。

【００１２】次に、このようなＮＡＮＤセルに対するデ
ータの書き込み、消去、データの読み出しの動作の一例
について説明する。

【００１３】ＮＡＮＤセルに対するデータの書き込み
は、例えばビット線ＢＬから遠い方のセルトランジスタ
から順次行われる。セルトランジスタが例えばｎチャネ
ルの場合を説明すると、ビット線ＢＬにはデータ“０”
の書き込み（閾値をシフトさせる場合）／“１”の書き
込み（閾値をシフトさせない場合）に応じて例えば０Ｖ
／中間電圧ＶM （書き込み電圧ＶPPと接地電位との間の
ほぼ中間の電圧）または電源電位Ｖccが印加される。

【００１４】また、選択セルトランジスタの制御ゲート
には、セルの閾値をシフトさせるために必要な電界を得
ることが可能な昇圧された書き込み電圧ＶPPが印加さ
れ、この選択されたセルトランジスタよりビット線側に
ある非選択セルトランジスタの制御ゲートには、セルの
閾値をシフトさせずにビット線ＢＬの電圧を選択セルト
ランジスタに転送するために必要な中間電圧ＶM 、選択
線ＳＬ1 には中間電圧ＶM または電源電位Ｖcc、選択線
ＳＬ2 には０Ｖ、ウェルＷには０Ｖ、共通ソース線ＣＳ
には０Ｖが印加される。

【００１５】この結果、選択トランジスタＱ1 からメモ
リセルＭ8 までのすべてのトランジスタは導通し、ビッ
ト線ＢＬの電圧は非選択セルトランジスタを転送されて
選択セルトランジスタのドレインまで伝わる（この場
合、セルトランジスタの閾値落ちは考慮しなくてよい。
なぜなら、セルトランジスタの書き込み前に通常は消去
が行われ、セルトランジスタの閾値落ちはない）。

【００１６】従って、書き込みデータが“０”の時（ビ
ット線ＢＬに０Ｖが印加された時）には、選択セルトラ
ンジスタは、浮遊ゲートとチャネルおよびドレインとの
間に高電界が加わり、浮遊ゲートに電子がトンネル注入
され、閾値が正方向に移動する。また、書き込みデータ
が“１”の時（ビット線ＢＬにＶM またはＶccが印加さ
れた時）には、選択セルトランジスタは、浮遊ゲートと
チャネルおよびドレインとの間にＶPPとＶM またはＶcc
が昇圧された電圧との差分しか印加されないので、閾値
の正方向のシフトは抑圧され、閾値は変化しない。この
ようにビット線ＢＬを通じてセルの閾値をシフトさせな
いためにチャネルに供給されるある値の電圧（ＶM また
はＶccが昇圧された電圧）を書き込み禁止電圧と呼ぶ。

【００１７】ＮＡＮＤセルに対するデータの消去は、Ｎ
ＡＮＤセル内の全てのセルトランジスタに対して同時に
行われる。即ち、ビット線ＢＬは開放（オープン）状態
にされ、全てのセルトランジスタの制御ゲートに０Ｖが
印加され、ｐ型ウェルＷおよびｎ型基板に対してセルデ
ータを消去させるために必要な昇圧された消去電圧ＶE
、選択線ＳＬ1 、ＳＬ2 には選択トランジスタＱ1 、
Ｑ2 のゲートが破壊しないような電圧（例えばウェルＷ
と同電位）、共通ソース線ＣＳはウェルＷと同電位（ま
たは開放状態）が印加される。これにより全てのセルト
ランジスタにおいて浮遊ゲートの電子がゲート絶縁膜を
介してｐ型ウェルに放出され、閾値が負方向に移動す
る。

【００１８】ＮＡＮＤセルに対するデータの読み出し
は、選択セルトランジスタの制御ゲートに０Ｖの基準電
圧、それ以外のセルトランジスタの制御ゲートおよび選
択トランジスタのゲートには例えば電源電位Ｖcc、ウェ
ルＷに０Ｖ、共通ソース線ＣＳに０Ｖが印加される。こ
れにより、選択セルトランジスタに電流が流れるか否か
が、図示しないセンスアンプにより検出されることによ
り行われる。

【００１９】この場合、選択メモリセル以外のすべての
トランジスタ（非選択メモリセルを含む）がオンする。
選択セルトランジスタに“０”が保持されている時には
このメモリセルは非導通状態となりビット線の電位は変
化がないが、“１”が保持されている時には導通状態と
なるのでビット線は放電され、ビット電位が低下する。
図３は、図１中のメモリセルアレイ11におけるビット
線ＢＬの一部（例えば５本分）に対応する回路を取り出
して示している。

【００２０】この回路において、ＭＣはビット線ＢＬに
接続されたＮＡＮＤ型メモリセル、Ｓ／Ａはビット線Ｂ
Ｌに接続されたセンスアンプ、Data Busは前記センスア
ンプＳ／Ａに接続されたデータバスである。なお、Latc
h 、CMout 、Load、DCB 、BLSHF は前記センスアンプＳ
／Ａに供給される制御信号あるいは制御電圧である。

【００２１】ここで、図３の回路におけるデータを読み
出す際の動作の概要を述べる。

【００２２】まず、各ビット線ＢＬを電源電位に充電
し、かつ、特定のワード線ＷＬｉ（ｉ＝１、２、…８）
を選択し、この特定のワード線に接続されている複数の
セルトランジスタＭ1 〜Ｍ8 の各データに応じて各ビッ
ト線ＢＬが放電されるか否かを各センスアンプＳ／Ａに
よりセンス増幅する。

【００２３】図１９は、図３中のセンスアンプＳ／Ａの
１個分を取り出して従来例を示している。

【００２４】図１９に示したセンスアンプは、不揮発性
メモリセルの情報の読み出し時にビット線を充電しなが
らセル電流で放電してセンスする方式であり、読み出し
時にトランジスタＭ１による定電流が常に流れるので、
セルに記憶されているデータパターンによっては接地電
位の浮きが生じる。

【００２５】特に、全てのセルが消去状態にある時には
全てのビット線ＢＬに大きなセル電流が流れ込む結果、
ＮＡＮＤセルのソース側一端の拡散層などを用いた共通
ソース線ＣＳの抵抗成分の電圧降下によりソース側電位
（例えば接地電位）が浮き易くなり、セル電流は減少す
る。さらに、この接地電位の浮きによるバックバイアス
効果も加わり、セルの見かけ上の閾値が高くなる。

【００２６】また、高速な書込み／読み出しを行うため
にページ書込み方式（同一行線に接続されている複数の
メモリセルのそれぞれに同時にページ単位で複数の列線
から書込みデータを書込む方式）やページ読み出し方式
（同一行線に接続されている複数のメモリセルからそれ
ぞれの記憶データを同時にページ単位で複数の列線に読
み出してセンス増幅する方式）を採用したＥＥＰＲＯＭ
においては、ページ書込みを行う際の書き込みベリファ
イ動作に際して前記共通ソース線ＣＳの電位の浮きが発
生する。このような共通ソース線ＣＳの電位の浮きが発
生すると、複数のメモリセルの一部に書込み速度の速い
メモリセルが存在した場合に書込み後のベリファイ動作
時に複数のメモリセルの共通ソース線の電位が浮き上が
り、書込み不良が発生するという問題が発生する。

【００２７】

【発明が解決しようとする課題】図２０は、上記したよ
うな図１９に示したセンスアンプＳ／Ａの問題を改善す
るために、本願発明者等が先に提案した特願平９−２７
７４８号に係るセンスアンプＳ／Ａの一例を示してい
る。

【００２８】このセンスアンプＳ／Ａは、複数のメモリ
セルの一部に書込み速度の速いメモリセルが存在した場
合でも、書込み後のベリファイ動作時に複数のメモリセ
ルの共通ソース線の電位の浮き上がりを抑制でき、書込
み不良の発生を防止することが可能になる。

【００２９】即ち、図２０に示すセンスアンプは、例え
ば図１を参照して前述したように、複数個の不揮発性メ
モリセルがマトリクス状に配置されたメモリセルアレイ
１１からメモリセルの情報を検知する際に、電流源から
ビット線ＢＬを充電する電流と選択セルに流れる放電電
流の大小関係で決まるビット線電位センスノードの電位
をセンスアンプＳ／Ａにより検知する方式（セルの情報
の読み出し時にビット線を充電しながらセル電流で放電
してセンスするいわゆる電流垂れ流し方式）、複数のビ
ット線ＢＬに接続されている複数のメモリセルからそれ
ぞれの記憶データを同時に読み出して検知する読み出し
方式およびメモリセルに対する書込み後のベリファイモ
ードを有するＮＡＮＤ型ＥＥＰＲＯＭにおける各ビット
線ＢＬに対応して設けられている。

【００３０】このセンスアンプは、図１９に示したセン
スアンプと比較して、ビット線充電のための電流源用の
ＰＭＯＳトランジスタＭ１とビット線電位センスノード
Ｎ３との間にビット線負荷電流制御用のＮＭＯＳトラン
ジスタＭ７を挿入した点が異なる。

【００３１】即ち、図２０に示すセンスアンプは、ビッ
ト線充電制御信号CMout に基づいてビット線ＢＬを所定
期間に充電するための定電流源用のＰチャネルトランジ
スタＭ１と、前記ビット線ＢＬに直列に挿入され、ゲー
トに制御電圧BLSHF が与えられるビット線クランプ用の
ＮチャネルトランジスタＭ５と、前記Ｐチャネルトラン
ジスタＭ１とＮチャネルトランジスタＭ５との間のビッ
ト線電位センスノードＮ３に読み出されたメモリセルデ
ータをラッチするラッチ回路ＬＴと、前記ビット線電位
センスノードＮ３の電荷をディスチャージ制御信号DCB
に基づいて所定期間に放電するためのリセット回路用の
ＮチャネルトランジスタＭ２と、前記ラッチ回路ＬＴの
相補的な一対のノードのうちの第１のラッチノードＮ１
と接地ノードとの間に接続され、ゲートが前記ビット線
電位センスノードＮ３に接続されたビット線電位センス
用のＮＭＯＳトランジスタＭ３と、前記ラッチ回路ＬＴ
の第１のラッチノードＮ１と接地ノードとの間で前記Ｎ
ＭＯＳトランジスタＭ３に直列に接続され、ゲートに所
定期間印加される制御信号Latch によりオン状態に制御
される（ラッチ回路の強制反転を制御する）センスタイ
ミング決定用のＮＭＯＳトランジスタＭ４と、前記ビッ
ト線電位センスノードＮ３と前記ラッチ回路ＬＴの相補
的な一対のノードのうちの第２のラッチノードＮ２との
間に挿入され、通常読み出し時およびベリファイ読み出
し時は接地電位である制御信号Loadによりゲート駆動さ
れ、前記メモリセルの読み出し時にはオフ状態に制御さ
れ、前記メモリセルの書き込み時にはオン状態に制御さ
れるセンスアンプリセット用およびセンスアンプデータ
転送用のＮＭＯＳトランジスタＭ６と、前記ラッチ回路
ＬＴのデータによって前記ビット線電位センスノードＮ
３に対する充電経路をスイッチ制御するスイッチ回路Ｍ
７とを具備する。

【００３２】前記スイッチ回路Ｍ７の一例は、前記定電
流源用のＰチャネルトランジスタＭ１と前記ビット線電
位センスノードＮ３との間に挿入され、ゲートが前記ラ
ッチ回路ＬＴの第２のラッチノードＮ２（リセット状態
で“Ｌ”／強制反転された状態で“Ｈ”レベルになるノ
ード）に接続されたＰチャネルトランジスタからなり、
第２のラッチノードＮ２のデータによって導通状態ある
いは遮断状態になる。即ち、前記ラッチ回路ＬＴのリセ
ット状態時にはオン状態に制御され、前記ラッチ回路Ｌ
Ｔの強制反転状態時にはオフ状態に制御される。

【００３３】なお、前記定電流源用のＰチャネルトラン
ジスタＭ１は、前記リセット回路による放電期間の終了
後に前記ビット線ＢＬを充電するように制御される。ま
た、ビット線ＢＬの充電電位は電源電位Ｖccに限らな
い。

【００３４】前記ラッチ回路ＬＴは、第１のＣＭＯＳイ
ンバータ回路ＩＶ１および第２のＣＭＯＳインバータ回
路ＩＶ２の互いの入力ノードと出力ノードが交差接続さ
れた（逆並列接続された）フリップフロップ回路（ラッ
チ回路）からなる。

【００３５】この場合、第１のＣＭＯＳインバータ回路
ＩＶ１の入力ノード（第１のラッチノードＮ１）は、強
制反転制御用のＮＭＯＳトランジスタＭ４に接続されて
おり、強制反転入力ノードである。また、第２のＣＭＯ
Ｓインバータ回路ＩＶ２の入力ノード（第２のラッチノ
ードＮ２）は前記センスアンプリセット用のＮＭＯＳト
ランジスタＭ６に接続されるとともに前記データバスDa
ta Busが接続されており、リセットノードである。

【００３６】次に、図２０のセンスアンプの通常の読み
出し時、消去時、書き込み時の動作を説明する。

【００３７】ＥＥＰＲＯＭの通常の読み出し時には、図
２１に示すように、まず、トランジスタＭ２を所定期間
オンさせ、トランジスタＭ５をオンさせた状態でノード
Ｎ３を放電させる。同時に、トランジスタＭ６を所定期
間オンさせ、ラッチ回路ＬＴをリセットし、ノードＮ２
を“Ｌ”、ノードＮ１を“Ｈ”にする。このリセット
後、電流源用トランジスタＭ１をオンさせることにより
ビット線ＢＬを充電し、ビット線ＢＬに定電流を流した
まま、セルトランジスタの閾値状態によって生じるセル
電流Ｉcellでビット線ＢＬを放電させ、所定時間後にト
ランジスタＭ４を所定期間オンさせる。

【００３８】この場合、ビット線ＢＬにＮＡＮＤセルか
ら“１”データが読み出された時には、セル電流Ｉcell
が流れるのでビット線電位が低下し、トランジスタＭ３
はオフであり、ノードＮ１はセンスアンプのリセット状
態の“Ｈ”のままとなる。

【００３９】逆に、ビット線ＢＬにＮＡＮＤセルから
“０”データが読み出された時には、セル電流Ｉcellは
流れないのでビット線電位は“Ｈ”に保たれ、トランジ
スタＭ３がオンになり、ラッチ回路ＬＴの記憶データを
強制反転させ、ノードＮ１は“Ｌ”、ノードＮ２は
“Ｈ”になる。従って、“０”データをセンスした直後
にトランジスタＭ７がオフして充電が停止する。

【００４０】ＥＥＰＲＯＭの消去時には、センスアンプ
は消去ベリファイ読み出し動作に使用される。この時、
センスアンプは前記通常の読み出し時と同じ順序で動作
し、セルが消去されていれば（“１”データの場合）、
ノードＮ１は“Ｈ”、ノードＮ２は“Ｌ”となる。逆
に、セルが消去できていなければ（“０”データの場
合）、ノードＮ１は“Ｌ”、ノードＮ２は“Ｈ”とな
る。このデータをもとに、選択カラムに対応する全ての
センスアンプのノードＮ２が１つでも“Ｈ”となると消
去不完全であるので、再度消去に入るための信号を出し
再度消去する。

【００４１】ＥＥＰＲＯＭの書き込み時には、書き込み
／非書き込みのデータを入力することにより、データバ
スData Busからラッチ回路ＬＴのノードＮ２にデータが
入力される。もし、“０”データ入力（書き込みたい場
合）であればノードＮ２には“Ｌ”、“１”データ入力
（書き込みたくない場合）であればノードＮ２には
“Ｈ”が入る。

【００４２】トランジスタＭ６がオン状態に制御される
と、上記ノードＮ２のデータがトランジスタＭ６を通じ
てビット線ＢＬに転送される。書き込み時にはビット線
ＢＬに“Ｌ”データが印加された場合には書き込まれる
が、“Ｈ”データが印加された場合には選択ＮＡＮＤセ
ル内のチャネルは中間電位にブートされているので書き
込みがされない。

【００４３】この際、書き込みたくないセルの充電経路
のトランジスタＭ７はラッチ回路ＬＴのノードＮ２の
“Ｈ”レベルによりオフし、ビット線ＢＬには電流が流
れない。これに対して、書き込みたいセルの充電経路の
トランジスタＭ７はラッチ回路のノードＮ２の“Ｌ”レ
ベルによりオンし、ビット線ＢＬには定電流が流れ込む
ことになる。

【００４４】また、書き込みたくないセルを充電しない
ことによる影響は、ビット線電位センスノードＮ３が
“Ｌ”になったままであり、センス入力用トランジスタ
Ｍ３はオフし、ラッチデータを壊さないので問題はな
い。

【００４５】書き込みベリファイ読み出し時には、ラッ
チ回路ＬＴのリセット動作を行なわず、書き込みデータ
をセンスアンプに残したまま読み出しを行なう。この読
み出し動作は、リセット動作がないこと以外は上記動作
と同じである。

【００４６】この際、書き込みたくないセルおよび書き
込まれたセルに対応するラッチ回路ＬＴのノードＮ２は
“Ｈ”になり、書き込みが完了していないセルに対応す
るラッチ回路ＬＴのノードＮ２は“Ｌ”となる。従っ
て、ノードＮ２のデータをそのまま用いて再度書き込み
動作を行なうことにより、書き込み未完了のセルのみを
書き込むことができる。

【００４７】また、この際、書き込みたくないセルおよ
び書き込まれたセルに対応するラッチ回路ＬＴではノー
ドＮ２の“Ｈ”レベルにより上記セルの充電経路のトラ
ンジスタＭ７はオフし、ビット線ＢＬには電流が流れな
い。これに対して、書き込みが完了していないセルに対
応するラッチ回路ＬＴではノードＮ２の“Ｌ”レベルに
より上記セルの充電経路のトランジスタＭ７はオンし、
ビット線ＢＬには定電流が流れ込むことになる。

【００４８】つまり、未書き込み状態と判定されて追加
書き込みの対象とされるセルに対応するビット線ＢＬに
のみ充電するので、余計な消費電流は抑えられ、かつ、
同時に選択された複数のメモリセルのソース側一端が共
通に接続されている共通ソース線ＣＳの接地電位の浮き
は最小限になる。

【００４９】上記したように充電電流をラッチ回路ＬＴ
のノードＮ２のデータに応じてスイッチさせることによ
り、書き込みベリファイ読み出し時に書き込みたくない
セルおよび書き込み完了の２つに該当するセルのＶccノ
ードとＶssノードとの間の貫通電流を遮断し、不必要な
電流を流すことなくベリファイをすることができる。

【００５０】この際、共通ソース線ＣＳの接地電位の浮
きを抑え、それに伴うバックバイアス効果によるセルト
ランジスタの閾値電圧の上昇、セル電流低下によるセル
トランジスタの見かけ上の閾値変動を防止すると同時
に、通常の読み出しに比べて接地電位の浮きの効果がな
い分だけセル電流の低下が抑えられるので、より厳しい
書き込みベリファイ動作となる。特に、追加書き込みで
書き込み終了のセルの貫通電流を遮断するので、追加書
き込みになったセルの書き込みベリファイに対して効果
が大きい。

【００５１】ところで、半導体記憶装置の開発時におけ
る信頼性向上のためのテスト（書き込み／消去ストレス
試験、読み出しストレス試験など）でデバイスの真の性
能を測定する場合には、真性な不良の全くない良品を必
要とした。

【００５２】なぜならば、基本的に読み書き消去ができ
ないいわゆる真性な不良セルと信頼性試験による不良セ
ルとは、不良のメカニズムが根本的に相違し、信頼性試
験においてはこれらの不良を分離する必要があるからで
ある。

【００５３】従って、もし、何らかの影響で歩留まりが
低下すると、これらの不良ビットの影響が測定結果に混
在し、信頼性試験による不良セルを正確に評価できなく
なる。

【００５４】また、前述した従来例の電流垂れ流し方式
による読み出し方式を採用した半導体記憶装置において
は、同時に選択される複数カラムのセルの各ソース線が
共通に接続されている場合には、複数カラムのセルの貫
通電流によって共通ソース線が浮き上がるので、あるカ
ラムの選択された１個のセルの貫通電流によるソース線
電位の浮きが当該セルの閾値電圧に及ぼす変動を他のカ
ラムのセルの貫通電流によるソース線電位の浮きを除去
した状態で測定することが不可能である。

【００５５】さらに、従来の半導体記憶装置において
は、各セルの閾値電圧の分布を測定する場合には、通
常、閾値電圧の各測定点における“１”読み出し
（“Ｈ”レベル出力）の累積ビット数をテスターで検知
した後、隣り合う２つの閾値電圧測定点における累積ビ
ット数の差分を演算処理する必要がある。もし、ある閾
値電圧に対するビットマップを知りたい場合には、２つ
の累積ビットマップを取得してビットマップの差分を演
算処理する必要があり、この処理は簡単にできるもので
はない。

【００５６】上記したように従来の半導体記憶装置は、
開発時における信頼性向上のためのテストで信頼性上の
不良ビットを知りたい場合に読み書き消去ができないよ
うな真性の不良ビットの影響が測定結果に混在し、信頼
性上の不良と真性の不良とを分離できないという問題が
あった。

【００５７】本発明は上記問題点を解決すべくなされた
もので、開発時における信頼性向上のためのテストで信
頼性上の不良ビットを知りたい場合に真性の不良ビット
の影響を除外して評価できるようになり、この真性の不
良ビットの影響をリダンダンシー置き換え前でも除去し
たテストが可能になり、また、選択された１個のセルの
貫通電流によるソース線電位の浮きに起因する閾値電圧
の変動量の測定を他のカラムのセルの貫通電流によるソ
ース線電位の浮きが生じない状態で測定でき、さらに
は、隣接ビット線間の電流リーク、各セルの閾値電圧お
よびその分布も容易に測定し得る半導体記憶装置を提供
することを目的とする。

【００５８】

【課題を解決するための手段】第１の発明の半導体記憶
装置は、互いに交差する複数のワード線および複数のビ
ット線と、前記ワード線とビット線の各交差部に対応し
てメモリセルが複数個マトリクス状に配置されてなるメ
モリセルアレイと、前記各ビット線に対応して設けら
れ、選択されたメモリセルから各ビット線のビット線電
位センスノードに読み出されたセルデータを検知し、か
つ、外部から転送されたデータをラッチするためのセン
ス・ラッチ回路とを具備し、読み出しテストに際して、
前記センス・ラッチ回路でラッチしたデータに基づいて
読み出したいカラムのビット線を選択的に充電してメモ
リセルのセルデータを読み出し、ビット線電位を検知す
る読み出しテストモードを有することを特徴とする。

【００５９】第２の発明の半導体記憶装置は、互いに交
差する複数のワード線および複数のビット線と、前記ワ
ード線とビット線の各交差部に対応してメモリセルが複
数個マトリクス状に配置されてなるメモリセルアレイ
と、前記各ビット線に対応して設けられ、選択されたメ
モリセルから各ビット線のビット線電位センスノードに
読み出されたセルデータを検知するためのセンスアンプ
とを具備し、前記センスアンプは、前記対応するビット
線のビット線電位センスノードと電源との間に接続され
た電流源用トランジスタと、前記ビット線電位センスノ
ードに読み出されたデータあるいはデータバスから与え
られるデータをラッチするためのラッチ回路と、前記ラ
ッチ回路の相補的な一対のノードのうちの第１のノード
と接地ノードとの間に接続され、ゲートが前記ビット線
電位センスノードに接続されたビット線電位センス用ト
ランジスタと、前記ラッチ回路の前記第１のノードと接
地ノードとの間で前記ビット線電位センス用トランジス
タに直列に接続され、ゲートに所定期間印加される信号
によりオン状態に制御されるセンスタイミング決定用ト
ランジスタと、前記ラッチ回路の第２のノードと対応す
るビット線電位センスノードとの間に接続されたセンス
アンプデータ転送用トランジスタと、前記ラッチ回路の
ラッチデータによって対応するビット線の充電経路をス
イッチングするために挿入されたスイッチ回路とを具備
し、読み出しテストに際して、前記センスアンプデータ
転送用トランジスタをオフ状態にしたまま、予めラッチ
回路でラッチしたラッチデータに基づいて読み出したい
カラムのビット線を選択的に充電するように前記電流源
用トランジスタおよびスイッチ回路を制御し、ビット線
に充電電流を流した状態でビット線の充電電流とセル電
流による放電電流の大小関係で決まるビット線電位を検
知する読み出し方式によりセンス動作を行う読み出しテ
ストモードを有することを特徴とする。

【００６０】第３の発明の半導体記憶装置は、互いに交
差する複数のワード線および複数のビット線と、前記ワ
ード線とビット線の各交差部に対応してメモリセルが複
数個マトリクス状に配置されてなるメモリセルアレイ
と、前記各ビット線に対応して設けられ、選択されたメ
モリセルからビット線電位センスノードに読み出された
セルデータを検知するためのセンスアンプとを具備し、
前記センスアンプは、前記ビット線電位センスノードに
読み出されたデータあるいはデータバスから与えられる
データをラッチするためのラッチ回路と、前記ラッチ回
路の相補的な一対のノードのうちの第１のノードと接地
ノードとの間に接続され、ゲートが前記ビット線電位セ
ンスノードに接続されたビット線電位センス用トランジ
スタと、前記ラッチ回路の前記第１のノードと接地ノー
ドとの間で前記ビット線電位センス用トランジスタに直
列に接続され、ゲートに所定期間印加される信号により
オン状態に制御されるセンスタイミング決定用トランジ
スタと、前記ラッチ回路の第２のノードと対応するビッ
ト線電位センスノードとの間に接続されたセンスアンプ
データ転送用トランジスタとを具備し、読み出しテスト
に際して、予めラッチ回路でラッチしたラッチデータに
基づいて読み出したいカラムのビット線を選択的に所定
期間プリチャージした後、前記センスアンプデータ転送
用トランジスタをオフ状態にしたままフローティング状
態としたビット線からのセル電流による放電電流で決ま
るビット線電位を検知する読み出し方式によりセンス動
作を行う読み出しテストモードを有することを特徴とす
る。

【００６１】第４の発明の半導体記憶装置は、互いに交
差する複数のワード線および複数のビット線と、前記ワ
ード線とビット線の各交差部に対応してメモリセルが複
数個マトリクス状に配置されてなるメモリセルアレイ
と、前記各ビット線に対応して設けられ、選択されたメ
モリセルからビット線電位センスノードに読み出された
セルデータを検知するためのセンスアンプと、前記各ビ
ット線に対応して設けられ、対応するビット線をプリチ
ャージするためのプリチャージ電源転送用トランジスタ
とを具備し、前記センスアンプは、前記ビット線電位セ
ンスノードと接地ノードとの間に接続されたビット線電
位リセット用トランジスタと、前記ビット線電位センス
ノードに読み出されたデータあるいはデータバスから与
えられるデータをラッチするためのラッチ回路と、前記
ラッチ回路の相補的な一対のノードのうちの第１のノー
ドと接地ノードとの間に接続され、ゲートが前記ビット
線電位センスノードに接続されたビット線電位センス用
トランジスタと、前記ラッチ回路の前記第１のノードと
接地ノードとの間で前記ビット線電位センス用トランジ
スタに直列に接続され、ゲートに所定期間印加される信
号によりオン状態に制御されるセンスタイミング決定用
トランジスタと、前記ラッチ回路の第２のノードと対応
するビット線電位センスノードとの間に接続されたセン
スアンプデータ転送用トランジスタと、前記プリチャー
ジ電源転送用トランジスタに直列に接続され、前記ラッ
チ回路のラッチデータによって対応するビット線の充電
経路をスイッチングするためのスイッチ回路とを具備
し、読み出しテストに際して、前記リセット用トランジ
スタによりビット線電位センスノードを所定期間リセッ
トした後に前記センスアンプデータ転送用トランジスタ
をオフ状態にしたまま、予めデータをラッチ回路でラッ
チしたラッチデータに基づいて読み出したいカラムのビ
ット線を選択的に所定期間プリチャージするように前記
プリチャージ電源転送用トランジスタおよびスイッチ回
路を制御した後、フローティング状態としたビット線か
らのセル電流による放電電流で決まるビット線電位を検
知する読み出し方式によりセンス動作を行う読み出しテ
ストモードを有することを特徴とする。

【００６２】第５の発明の半導体記憶装置は、互いに交
差する複数のワード線および複数のビット線と、前記ワ
ード線とビット線の各交差部に対応してメモリセルが複
数個マトリクス状に配置されてなるメモリセルアレイ
と、前記各ビット線に対応して設けられ、選択されたメ
モリセルからビット線電位センスノードに読み出された
セルデータを検知するためのセンスアンプとを具備し、
前記センスアンプは、前記ビット線電位センスノードに
読み出されたデータあるいはデータバスから与えられる
データをラッチするためのラッチ回路と、前記ラッチ回
路の相補的な一対のノードのうちの第１のノードと接地
ノードとの間に接続され、ゲートが前記ビット線電位セ
ンスノードに接続されたビット線電位センス用トランジ
スタと、前記ラッチ回路の前記第１のノードと接地ノー
ドとの間で前記ビット線電位センス用トランジスタに直
列に接続され、ゲートに所定期間印加される信号により
オン状態に制御される第１のセンスタイミング決定用ト
ランジスタと、前記ラッチ回路の前記第２のノードと接
地ノードとの間で前記ビット線電位センス用トランジス
タに直列に接続され、ゲートに所定期間印加される信号
によりオン状態に制御される第２のセンスタイミング決
定用トランジスタと、前記ラッチ回路の第２のノードと
対応するビット線電位センスノードとの間に接続された
センスアンプデータ転送用トランジスタとを具備し、読
み出しテストに際して、予めラッチ回路でラッチしたラ
ッチデータに基づいて読み出したいカラムのビット線を
選択的に所定期間プリチャージした後、前記センスアン
プデータ転送用トランジスタをオフ状態にしたままフロ
ーティング状態としたビット線からのセル電流による放
電電流で決まるビット線電位を検知する読み出し方式に
よりセンス動作を行い、前記第２のセンスタイミング決
定用トランジスタを用いてセンスする読み出しテストモ
ードを有することを特徴とする。

【００６３】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。

【００６４】図４は、本発明の半導体記憶装置の第１の
実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭに適用される
センスアンプの一例を示している。

【００６５】図４に示すセンスアンプは、例えば図１乃
至図３を参照して前述したように、複数個の不揮発性メ
モリセルがマトリクス状に配置されたメモリセルアレイ
１１からメモリセルの情報を検知する際に、電流源から
ビット線ＢＬを充電する電流と選択セルに流れる放電電
流の大小関係で決まるビット線電位センスノードの電位
をセンスアンプＳ／Ａにより検知する、いわゆる電流垂
れ流し方式の読み出し方式を有するＮＡＮＤ型ＥＥＰＲ
ＯＭにおける各ビット線ＢＬに対応して設けられてい
る。

【００６６】なお、このＮＡＮＤ型ＥＥＰＲＯＭは、従
来の説明で述べたように複数のビット線ＢＬに接続され
ている複数のメモリセルからそれぞれの記憶データを同
時に読み出して検知するページ読み出し方式を有する場
合を想定しているが、このことは本発明を限定するもの
ではない。

【００６７】図４のセンスアンプは、図２０を参照して
前述したセンスアンプと構成は同じである。

【００６８】即ち、Ｍ１はビット線充電制御信号CMout
に基づいてビット線ＢＬを所定期間に充電するための定
電流源用のＰチャネルトランジスタである。

【００６９】Ｍ５は前記ビット線ＢＬに直列に挿入さ
れ、ゲートに制御電圧BLSHF が与えられるビット線クラ
ンプ用のＮチャネルトランジスタである。

【００７０】ＬＴは前記ＰチャネルトランジスタＭ１と
ＮチャネルトランジスタＭ５との間のビット線電位セン
スノードＮ３に読み出されたメモリセルデータをラッチ
するラッチ回路である。

【００７１】Ｍ２は前記ビット線電位センスノードＮ３
の電荷をディスチャージ制御信号DCB に基づいて所定期
間に放電するためのリセット回路用のＮチャネルトラン
ジスタである。

【００７２】Ｍ３は前記ラッチ回路ＬＴの相補的な一対
のノードのうちの第１のラッチノードＮ１と接地ノード
との間に接続され、ゲートが前記ビット線電位センスノ
ードＮ３に接続されたビット線電位センス用のＮＭＯＳ
トランジスタである。

【００７３】Ｍ４は前記ラッチ回路ＬＴの第１のラッチ
ノードＮ１と接地ノードとの間で前記ＮＭＯＳトランジ
スタＭ３に直列に接続され、ゲートに所定期間印加され
る制御信号Latch によりオン状態に制御される（ラッチ
回路の強制反転を制御する）センスタイミング決定用の
ＮＭＯＳトランジスタである。

【００７４】Ｍ６は前記ビット線電位センスノードＮ３
と前記ラッチ回路ＬＴの相補的な一対のノードのうちの
第２のラッチノードＮ２との間に挿入され、通常読み出
し時およびベリファイ読み出し時は接地電位である制御
信号Loadによりゲート駆動され、前記メモリセルの読み
出し時および前記ビット線電位センスノードＮ３のリセ
ットを行う場合にはこの時もオフ状態に制御され、前記
メモリセルの書き込み時にはオン状態に制御されるセン
スアンプリセット用およびセンスアンプデータ転送用の
ＮＭＯＳトランジスタである。

【００７５】Ｍ７は前記ラッチ回路ＬＴのデータによっ
て前記ビット線電位センスノードＮ３に対する充電経路
をスイッチ制御するスイッチ回路であり、前記ラッチ回
路ＬＴのリセット状態にはオン状態に制御され、前記ラ
ッチ回路ＬＴの強制反転状態にはオフ状態に制御される
ように構成されている。

【００７６】このスイッチ回路Ｍ７の一例は、前記定電
流用のＰチャネルトランジスタＭ１と前記ビット線電位
センスノードＮ３との間に挿入され、ゲートが前記ラッ
チ回路ＬＴの第２のラッチノードＮ２（リセット状態で
“Ｌ”／強制反転された状態で“Ｈ”レベルになるノー
ド）に接続され、第２のラッチノードＮ２のデータによ
って導通状態あるいは遮断状態になるＰチャネルトラン
ジスタからなる。

【００７７】なお、前記定電流源用のＰチャネルトラン
ジスタＭ１は、通常、前記リセット回路による放電期間
の終了後に前記ビット線ＢＬを充電するように制御され
る。また、ビット線ＢＬの充電電位は電源電位Ｖccに限
らない。

【００７８】前記ラッチ回路ＬＴは、第１のＣＭＯＳイ
ンバータ回路ＩＶ１および第２のＣＭＯＳインバータ回
路ＩＶ２の互いの入力ノードと出力ノードが交差接続さ
れた（逆並列接続された）フリップフロップ回路（ラッ
チ回路）からなる。上記第１のＣＭＯＳインバータ回路
ＩＶ１の入力ノード（第１のラッチノードＮ１）は、セ
ンスタイミング決定用のＮＭＯＳトランジスタＭ４に接
続されており、強制反転入力ノードである。また、前記
第２のＣＭＯＳインバータ回路ＩＶ２の入力ノード（第
２のラッチノードＮ２）は前記センスアンプリセット用
のＮＭＯＳトランジスタＭ６に接続されるとともに前記
データバスData Busが接続されており、リセットノード
である。

【００７９】＜第１実施例＞第１実施例のＮＡＮＤ型Ｅ
ＥＰＲＯＭにおいては、（１）通常の読み出し時には、図２１を参照して前述し
た動作と同様にセンスアンプをリセットした後に読み出
しを行う。

【００８０】（２）信頼性試験等の読み出しに際して読
み出しテストコマンドを受けて読み出しテストモードに
入った後に読み出し動作を行う時（読み出しテスト時）
におけるセンスアンプの制御方法および動作が、センス
アンプの通常読み出し時におけるセンスアンプの制御方
法および動作と比べて異なる。具体的には、ＮＭＯＳト
ランジスタＭ６の制御方法および動作が異なり、その他
は同じである。

【００８１】即ち、第１実施例においては、読み出しテ
スト時の読み出しに際して、センスアンプをリセットす
ることなく、センスアンプのラッチデータに応じてビッ
ト線の充電の有無を決めるように読み出し時のシーケン
スを制御することにより、ビット線群のうちで読み出し
たいセルに接続されているビット線のみを充電する。

【００８２】上記したセンスアンプのラッチデータは、
通常の書き込みモードで使用されるシリアルデータ入力
機能を利用して、所望のデータ（読み出したいカラム／
読み出したくないカラムに応じて異なるデータ）を予め
書き込んでおくものとする。この場合、読み出したいカ
ラムに対応するセンスアンプには、ノードＮ２が“Ｌ”
レベル（トランジスタＭ７がオン）になるようにデータ
を入力し、読み出したくないカラムに対応するセンスア
ンプには、ノードＮ２が“Ｈ”レベル（トランジスタＭ
７がオフ）になるようにデータを入力しておく。

【００８３】図５（ａ）、（ｂ）は、図４のセンスアン
プの読み出しテスト時に“Ｈ”データ、“Ｌ”データを
ラッチさせた後の読み出しシーケンスの一例を示すタイ
ミング波形図である。

【００８４】読み出しテスト時における動作は、図２１
を参照して前述した通常読み出し時の動作と比べて、ト
ランジスタＭ６の動作が異なる。

【００８５】即ち、前記したようにセンスアンプにデー
タをラッチさせた後に読み出し動作を開始する際、ま
ず、トランジスタＭ２を所定期間オンさせ、同時にトラ
ンジスタＭ５をオンさせた状態でビット線センスノード
Ｎ３を放電させるが、トランジスタＭ６はオンさせない
（ラッチ回路ＬＴをリセットしない）。

【００８６】これにより、センスアンプのラッチデータ
に応じてビット線の充電の有無を決めることが可能にな
る。つまり、図５（ｂ）に示すようにノードＮ２が
“Ｌ”レベルになるようにデータが入力されたセンスア
ンプのみトランジスタＭ７がオン状態になるが、図５
（ａ）に示すようにノードＮ２が“Ｈ”レベルになるよ
うにデータが入力されたセンスアンプのトランジスタＭ
７はオフ状態になる。

【００８７】従って、この後、電流源用トランジスタＭ
１をオンさせることにより、上記オン状態のトランジス
タＭ７に接続されているビット線（ビット線群のうちで
読み出したいセルに接続されているビット線のみ）を選
択的に充電することが可能になる。

【００８８】このように読み出したいセルに接続されて
いるビット線ＢＬのみをトランジスタＭ１による定電流
で充電し、上記定電流を流したまま、セルトランジスタ
の閾値状態によって生じるセル電流Ｉcellでビット線Ｂ
Ｌを放電させ、所定時間後にトランジスタＭ４を所定期
間オンさせると、読み出したいカラムに対応するセンス
アンプでは、図５（ｂ）に示すようにセルデータを読み
出すことが可能になる。

【００８９】これに対して、読み出したくないカラムに
対応するセンスアンプでは、図５（ａ）に示すようにビ
ット線センスノードＮ３が“Ｌ”レベルのままであり、
ノードＮ１が“Ｌ”レベル、ノードＮ２が“Ｈ”レベル
のままである。

【００９０】従って、センスアンプに読み出したデータ
を、読み出しテストモードに入る前に書き込んだ入力デ
ータと比較することにより、読み出しテストを実施でき
ることになる。

【００９１】なお、この読み出しテスト時における動作
では、トランジスタＭ２、Ｍ５を所定期間オンさせてビ
ット線センスノードＮ３を放電させることを省略しても
よい。即ち、ここでは電流垂れ流し方式のセンスアンプ
を用いているので、仮にビット線センスノードＮ３が
“Ｈ”レベルであっても、定電流源からのビット線充電
経路がトランジスタＭ７で遮断されていれば、このビッ
ト線を読み出したくないカラムとすることができる。た
だし、ビット線センスノードＮ３からビット線への放電
の影響を排除する観点から、上述したようなビット線セ
ンスノードＮ３のリセットを行うことが望ましい。

【００９２】第１実施例においては、予めダイソートテ
ストなどで判明している真性の不良ビットが存在するカ
ラムを読み出したくないカラムとすることにより、真性
の不良ビットの影響を除去した状態で読み出したデータ
を読み出しテストモードに入る前にラッチした入力デー
タと比較することにより、真性の不良ビットを除去した
状態で読み出しテストを実施できることになる。

【００９３】また、予めダイソートテストなどで判明し
ている真性の不良ビットが存在するカラムを読み出した
くないカラムとすることにより、あたかも上記真性の不
良ビットが存在するカラムを冗長カラムに置換した後の
完全良品のような状態でのテストも可能となる。

【００９４】また、１カラムを測定対象とし、他のカラ
ムを読み出したくないカラムとする読み出しテストを実
施すれば、選択されたカラムの１個のセルの貫通電流に
よるソース線電位の浮きが当該セルの閾値電圧に及ぼす
変動の測定（他のカラムのセルの貫通電流によるソース
線電位の浮きを除去した状態での測定）が可能になる。
即ち、第１実施例のＮＡＮＤ型ＥＥＰＲＯＭによれ
ば、前記したような読み出しテスト機能を有するので、
開発時における信頼性向上のためのテストでデバイスの
真の性能を測定する場合に真性の不良ビットの影響を除
外して正確に評価できるようになり、リダンダンシー
（冗長救済）前のテストも可能になり、選択されたカラ
ムの１個のセルの貫通電流によるソース線電位の浮きが
当該セルの閾値電圧に及ぼす変動の測定が可能になる。

【００９５】＜第２実施例＞第２実施例のＮＡＮＤ型Ｅ
ＥＰＲＯＭにおいては、図６に示すように、ＮＡＮＤセ
ルの全てのセルの各ワード線にそれぞれ例えば０Ｖを与
えて非選択状態に設定する全非選択動作モードを有する
点と、読み出しテスト時におけるセンスアンプの制御方
法および動作が第１実施例に準じて行われる点が異な
り、その他は同じである。

【００９６】即ち、第２実施例においては、読み出しテ
ストモードに入る前にセンスアンプにデータを書き込む
際に、読み出したいカラムと読み出したくないカラムと
が交互に隣り合うように、セルアレイの行方向における
センスアンプ列に“１”データと“０”データとが交互
に繰り返す（チェッカーパターン）データをラッチさせ
ておく。

【００９７】そして、図６に示すような全非選択動作モ
ードの回路状態に設定して読み出しテストモードに入る
と、充電されたビット線と充電されないビット線とが１
本おきに存在するので、隣接ビット線間の電流リークが
あれば、前記充電されたビット線の電位が低下すること
から、隣接ビット線間の電流リークの有無を容易に測定
することが可能になる。

【００９８】＜第３実施例＞第３実施例のＮＡＮＤ型Ｅ
ＥＰＲＯＭにおいては、図７に示すように、ＮＡＮＤセ
ルのうちの所望の１個のセルのワード線に、任意のレベ
ルの閾値テスト電圧ＶＷＬを例えばチップ外部から印加
するとともに、前記ＮＡＮＤセルのうちの残りのセルの
各ワード線にはセルをオン状態に設定するための電圧
（例えば４．５Ｖ）を印加する閾値テストモードを有す
る点と、読み出しテスト時におけるセンスアンプの制御
方法および動作が第１実施例に準じて行われる点が異な
り、その他は同じである。

【００９９】即ち、第３実施例においては、セルの閾値
電圧の分布を測定する場合に、まず、全てのカラムを読
み出したい状態、具体的にはセンスアンプのノードＮ２
が“Ｌ”、ノードＮ１が“Ｈ”になるように入力データ
を設定し、図７に示すような閾値テストモードの回路状
態で任意の選択行のセルに対する閾値テスト電圧ＶＷＬ
をある測定点（正の電圧）に設定して読み出しテストモ
ードに入り、“１”読み出し（“Ｌ”レベル出力）のビ
ット数をテスターで検知すると、選択行において上記閾
値テスト電圧ＶＷＬの測定点より低い閾値電圧を有する
セルが接続されているカラムを検知することができる。
この操作を全ての選択行について繰り返し行うことによ
り、上記閾値テスト電圧ＶＷＬの測定点より低い閾値電
圧を有するセルのビットマップが得られる。

【０１００】次に、任意の選択行のセルに対する閾値テ
スト電圧ＶＷＬをある測定点より１ステップ上位の測定
点に設定して読み出しテストモードに入る。この際、既
に入手しているビットマップデータを入力データに利用
して既に測定した閾値テスト電圧より閾値電圧の低いセ
ルが属するカラムを読み出したくないカラムとした状態
（除外した状態）で、目的のビット数をテスターで検知
することが可能になる。この操作を全ての選択行につい
て繰り返し行うことにより、上記閾値テスト電圧ＶＷＬ
の測定点毎にそれより低い閾値電圧を有するセルのビッ
トマップが得られる。

【０１０１】即ち、第３実施例においては、セルの閾値
電圧の分布を測定する場合に、閾値電圧の測定点毎に
“１”読み出しのビット数を検知するものとし、この
際、過去に測定した測定点より低い閾値電圧のセルが属
するカラムを読み出したくないカラムとすることによ
り、新たに測定しようとする閾値電圧の測定点のセルの
みを容易に測定することが可能になる。

【０１０２】従って、従来のように閾値電圧の各測定点
における“１”読み出しの累積ビット数を検知した後に
隣り合う２つの閾値電圧測定点における累積ビット数の
差分を演算処理する必要がなくなり、演算処理のために
ビットマップを記憶しておくためのメモリなどのハード
ウエアの規模や演算処理のためのソフトウエアの負担が
小さくて済む。

【０１０３】さらに、第３実施例において、セルの閾値
電圧の分布を測定する際、閾値テスト電圧ＶＷＬより高
い閾値電圧を有するセルのビットマップを求め、且つ、
測定点を順次１ステップ下位の測定点に設定して測定点
毎にそれより高い閾値電圧を有するセルのビットマップ
を得る操作を繰り返してもよい。この場合、過去に測定
した測定点より高い閾値電圧を有するセルに対応するセ
ンスアンプのみビット線センスノードＮ３をセンスする
ことで既にノードＮ２が“Ｈ”、ノードＮ１が“Ｌ”に
強制反転されているので、各測定点での測定の都度、新
たに入力データを入力することなく、センスアンプのラ
ッチデータをそのまま利用して既に測定した閾値テスト
電圧より閾値電圧の高いセルが属するカラムを読み出し
たくないカラムとした状態で、ビットマップを取得する
ことが可能となる。

【０１０４】図８は、本発明の半導体記憶装置の第２の
実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭに適用される
センスアンプの一例を示している。

【０１０５】図８に示すセンスアンプは、複数個の不揮
発性メモリセルがマトリクス状に配置されたメモリセル
アレイからメモリセルの情報を検知する際に、電流源か
らビット線ＢＬを充電した後にビット線ＢＬの充電を停
止した状態（ビット線ＢＬをフローティングにした状
態）でセル電流の放電により決まるビット線電位センス
ノードの電位をセンスアンプにより検知する、いわゆる
フリーランニング方式の読み出し方式を有するＮＡＮＤ
型ＥＥＰＲＯＭにおける各ビット線ＢＬに対応して設け
られている。

【０１０６】なお、このＮＡＮＤ型ＥＥＰＲＯＭは、従
来の説明で述べたように複数のビット線ＢＬに接続され
ている複数のメモリセルからそれぞれの記憶データを同
時に読み出して検知するページ読み出し方式を有する場
合を想定しているが、このことは本発明を限定するもの
ではない。

【０１０７】図８のセンスアンプにおいて、Ｍ５は前記
ビット線ＢＬとビット線電位センスノードＮ３との間に
挿入され、ゲートに制御電圧BLSHF1が与えられるＮチャ
ネルトランジスタである。

【０１０８】ＬＴは前記ＮチャネルトランジスタＭ５の
一端側のビット線電位センスノードＮ３に読み出された
メモリセルデータをラッチするラッチ回路である。

【０１０９】Ｍ２は前記ビット線電位センスノードＮ３
の電荷をリセット制御信号Reset に基づいて所定期間に
放電するためのリセット回路用のＮチャネルトランジス
タである。

【０１１０】Ｍ３は前記ラッチ回路ＬＴの相補的な一対
のノードのうちの第１のラッチノードＮ１と接地ノード
との間に接続され、ゲートが前記ビット線電位センスノ
ードＮ３に接続されたビット線電位センス用のＮＭＯＳ
トランジスタである。

【０１１１】Ｍ４は前記ラッチ回路ＬＴの第１のラッチ
ノードＮ１と接地ノードとの間で前記ＮＭＯＳトランジ
スタＭ３に直列に接続され、ゲートに所定期間印加され
る制御信号Latch1によりオン状態に制御される（ラッチ
回路の強制反転を制御する）第１のセンスタイミング決
定用のＮＭＯＳトランジスタである。

【０１１２】Ｍ４´は前記ラッチ回路ＬＴの第２のラッ
チノードＮ２と接地ノードとの間で前記ＮＭＯＳトラン
ジスタＭ３に直列に接続され、ゲートに所定期間印加さ
れる制御信号Latch2によりオン状態に制御される（ラッ
チ回路の強制反転を制御する）第２のセンスタイミング
決定用のＮＭＯＳトランジスタである。

【０１１３】Ｍ６は前記ビット線電位センスノードＮ３
と前記ラッチ回路ＬＴの相補的な一対のノードのうちの
第２のラッチノードＮ２（データバスData Busが接続さ
れている）との間に挿入され、制御信号Loadによりゲー
ト駆動され、前記ビット線電位センスノードＮ３のリセ
ット時および前記メモリセルの読み出し時にはオフ状態
に制御され、前記メモリセルの書き込み時にはオン状態
に制御されるセンスアンプリセット用およびセンスアン
プデータ転送用のＮＭＯＳトランジスタである。

【０１１４】Ｍ１はプリチャージ電源Ｖpre とビット線
ＢＬとの間に接続され、プリチャージ制御信号BLSHF2に
基づいてスイッチング制御され、ビット線ＢＬを所定期
間に充電するためのプリチャージ電源転送用のＮチャネ
ルトランジスタである。

【０１１５】図８に示したセンスアンプは、プリチャー
ジ電源転送用のトランジスタＭ１による動作が図４に示
したセンスアンプの動作と比べて異なる。

【０１１６】通常読み出し時には、まず、トランジスタ
Ｍ２およびＭ６を所定期間オンさせ、同時にトランジス
タＭ５をオンさせ、ノードＮ３を放電させる。

【０１１７】次に、プリチャージ電源転送用のＮチャネ
ルトランジスタＭ１を所定期間オンさせ、プリチャージ
電源Ｖpre からトランジスタＭ１を介してビット線ＢＬ
をプリチャージするとともにトランジスタＭ５を介して
センスノードＮ３をプリチャージする。

【０１１８】上記プリチャージの終了後、ビット線ＢＬ
がフローティング状態になり、この状態でセルトランジ
スタの閾値状態によって生じるセル電流Ｉcellでビット
線ＢＬを放電させ、所定時間（読み出し時間）後にトラ
ンジスタＭ４を所定期間オンさせることにより、ビット
線電位（セルデータに対応している）をセンスアンプに
より読み出すことが可能になる。

【０１１９】この場合、セルトランジスタがエンハンス
メント型（書き込み状態）であれば、センスノードＮ３
は“Ｈ”レベルのままであり、ノードＮ１は“Ｌ”レベ
ル、ノードＮ２は“Ｈ”レベルになる。これに対して、
セルトランジスタがデプレッション型（非書き込み状
態、消去状態）であれば、センスノードＮ３は“Ｌ”レ
ベルに放電されるので、ノードＮ１は“Ｈ”レベルのま
まであり、ノードＮ２は“Ｌ”レベルのままである。

【０１２０】＜第４実施例＞図９（ａ）、（ｂ）は、図
８のセンスアンプの読み出しテスト時にノードＮ２に
“Ｈ”データ、“Ｌ”データを入力してラッチさせた後
の読み出しシーケンスの一例を示すタイミング波形図で
ある。

【０１２１】読み出しテスト時には、読み出し動作の開
始に先だって、通常の書き込みモードで使用されるシリ
アルデータ入力機能を利用して、データバスから所望の
データ（読み出したいカラム／読み出したくないカラム
に応じて異なるデータ）を予め書き込んでおくものとす
る。

【０１２２】この場合、読み出したいカラムに対応する
センスアンプには、ノードＮ２が“Ｈ”レベルになるよ
うにデータを入力し、読み出したくないカラムに対応す
るセンスアンプには、ノードＮ２が“Ｌ”レベルになる
ようにデータを入力することにより、ラッチさせてお
く。

【０１２３】これにより、読み出しテスト時の読み出し
に際して、以下に述べるようなシーケンス制御を行い、
センスアンプをリセットすることなく、センスアンプの
ラッチデータに応じてビット線のプリチャージの有無を
決めることにより、ビット線群のうちで読み出したいセ
ルに接続されているビット線のみをプリチャージするこ
とが可能になる。

【０１２４】即ち、上記したようにセンスアンプにデー
タをラッチさせた状態で、トランジスタＭ６はオンさせ
ない（センスアンプのラッチ回路ＬＴをリセットしな
い）で、トランジスタＭ２を所定期間オンさせるととも
にトランジスタＭ５をオンさせてノードＮ３を放電させ
る。この後、プリチャージ電源転送用のＮチャネルトラ
ンジスタＭ１をオフさせ、トランジスタＭ５をオンさせ
たまま、トランジスタＭ６を所定期間オンさせる。

【０１２５】この場合、読み出したいカラムでは、対応
するセンスアンプのノードＮ２は“Ｈ”レベルが書き込
まれているので、この“Ｈ”レベルのノードＮ２からト
ランジスタＭ６を介してセンスノードＮ３がプリチャー
ジされる。このセンスノードＮ３を十分にプリチャージ
した後に上記トランジスタＭ６をオフさせることによ
り、ビット線ＢＬおよびセンスノードＮ３はフローティ
ング状態になる。

【０１２６】なお、トランジスタＭ２、Ｍ５を所定期間
オンさせてノードＮ３を放電するリセット動作は、第１
実施例の場合と同様に省略可能である。

【０１２７】以後の読み出し動作は、前述した通常読み
出し時のプリチャージ終了後の動作と同様に行うことが
可能になる。即ち、読み出したいセルに接続されている
ビット線ＢＬをセルトランジスタの閾値状態によって生
じるセル電流Ｉcellで放電させ、所定時間（読み出し時
間）後にトランジスタＭ４´を所定期間オンさせると、
読み出したカラムのビット線電位（セルデータに対応し
ている）をセンスアンプにより読み出すことが可能にな
る。ただし、読み出しテスト時における動作では、読み
出したカラムのセンスアンプにおいて、ノードＮ２が
“Ｈ”レベルとなっていることから、トランジスタＭ４
´を所定期間オンさせてノードＮ２に“Ｈ”レベルを保
持させるか“Ｌ”レベルに強制反転させてセンスする。

【０１２８】これに対して、読み出したくないカラムで
は、対応するセンスアンプのノードＮ２は“Ｌ”レベル
が書き込まれているので、ノードＮ２からセンスノード
Ｎ３へのプリチャージはなく、ビット線電位は“Ｌ”で
あり、ノードＮ２は“Ｌ”レベルのままである。

【０１２９】従って、前記したように読み出したいカラ
ム／読み出したくないカラム（真性の不良ビットが存在
するカラムなど）に対応してセンスアンプにデータを書
き込んだ後に、センスアンプに読み出したデータを読み
出しテストモードに入る前に書き込んだ入力データと比
較することにより、読み出しテストを実施できることに
なる。

【０１３０】上記したようにフリーランニング方式のセ
ンスアンプを用いた第４実施例においても、前述した第
１実施例と同様の効果（真性の不良ビットの影響を除外
して正確に評価できる点、リダンダンシー前のテストも
可能になる点）が得られる。

【０１３１】また、前述した第２実施例において上記し
たフリーランニング方式のセンスアンプを用いて上記第
４実施例と同様に制御した場合でも、前述した第２実施
例と同様の効果（隣接ビット線間の電流リークの有無を
容易に測定できる点）が得られる。

【０１３２】また、前述した第３実施例において上記し
たフリーランニング方式のセンスアンプを用いて上記第
４実施例と同様に制御した場合でも、前述した第３実施
例と同様の効果（各セルの閾値電圧の分布を測定する場
合に、演算処理のためのハードウエアの規模やソフトウ
エアの負担が小さくて済む点）が得られる。

【０１３３】＜第５実施例＞図１０は、図８に示したセ
ンスアンプの変形例を示す。

【０１３４】このセンスアンプは、図８に示したセンス
アンプと比べて、プリチャージ電源転送用のＮチャネル
トランジスタＭ１とプリチャージ電源Ｖpre との間にス
イッチ回路ＳＷが挿入され、ラッチ回路ＬＴの第２のラ
ッチノードＮ２とビット線電位センス用のＮＭＯＳトラ
ンジスタＭ３との間の第２のセンスタイミング決定用の
ＮＭＯＳトランジスタＭ４´が除かれている点が異な
り、その他は同じであるので同一符号を付している。

【０１３５】上記スイッチ回路ＳＷは、ラッチ回路ＬＴ
のデータによってスイッチング制御され、前記ビット線
ＢＬを所定期間に充電するためのものであり、前記ラッ
チ回路ＬＴのリセット状態にはオン状態に制御され、前
記ラッチ回路ＬＴの強制反転状態にはオフ状態に制御さ
れるように構成されている。

【０１３６】このスイッチ回路ＳＷの一例は、Ｐチャネ
ルトランジスタＭ７とＮチャネルトランジスタＭ８とが
並列に接続されたＣＭＯＳトランスファゲートからな
る。上記ＰチャネルトランジスタＭ７は、ゲートが前記
ラッチ回路ＬＴの第２のラッチノードＮ２（リセット状
態で“Ｌ”／強制反転された状態で“Ｈ”レベルになる
ノード）に接続され、第２のラッチノードＮ２のデータ
によってスイッチング制御される。また、前記Ｎチャネ
ルトランジスタＭ８は、ゲートが前記ラッチ回路ＬＴの
第１のラッチノードＮ１（リセット状態で“Ｈ”／強制
反転された状態で“Ｌ”レベルになるノード）に接続さ
れ、第１のラッチノードＮ１のデータによってスイッチ
ング制御される。

【０１３７】図１１（ａ）、（ｂ）は、図１０のセンス
アンプの読み出しテスト時にノードＮ２に“Ｈ”デー
タ、“Ｌ”データを入力してラッチさせた後の読み出し
シーケンスの一例を示すタイミング波形図である。

【０１３８】即ち、センスアンプにデータをラッチさせ
た状態で、トランジスタＭ６はオンさせない（センスア
ンプのラッチ回路ＬＴをリセットしない）で、トランジ
スタＭ２およびＭ５を所定期間オンさせてノードＮ３お
よびビット線を放電させる。この後、トランジスタＭ６
をオフさせたまま、プリチャージ電源転送用のＮチャネ
ルトランジスタＭ１をオンさせると、センスアンプのラ
ッチデータに応じてスイッチ回路ＳＷのオン／オフ状態
を制御してビット線のプリチャージの有無を決めること
が可能になり、ビット線群のうちで読み出したいセルに
接続されているビット線のみをプリチャージすることが
可能になる。

【０１３９】この場合、読み出したいカラムでは、対応
するセンスアンプのノードＮ２に“Ｌ”レベルを書き込
んでおけば、ノードＮ２の“Ｌ”レベル／ノードＮ１の
“Ｈ”レベルによりスイッチ回路ＳＷがオン状態にな
り、トランジスタＭ１を介してセンスノードＮ３がプリ
チャージされる。このセンスノードＮ３を十分にプリチ
ャージした後に上記トランジスタＭ１をオフさせること
により、ビット線ＢＬおよびセンスノードＮ３はフロー
ティング状態になる。

【０１４０】以後の読み出し動作は前述した通常読み出
し時の動作と同様に行うことが可能になる。即ち、読み
出したいセルに接続されているビット線ＢＬをセルトラ
ンジスタの閾値状態によって生じるセル電流Ｉcellで放
電させ、所定時間（読み出し時間）後にトランジスタＭ
４を所定期間オンさせると、読み出したカラムのビット
線電位（セルデータに対応している）をセンスアンプに
より読み出すことが可能になる。

【０１４１】これに対して、読み出したくないカラムで
は、対応するセンスアンプのノードＮ２は“Ｈ”レベル
が書き込まれているので、ノードＮ２の“Ｈ”レベル／
ノードＮ１の“Ｌ”レベルによりスイッチ回路ＳＷがオ
フ状態になり、センスノードＮ３はプリチャージされ
ず、ビット線電位は“Ｌ”であり、ノードＮ２は“Ｌ”
レベルのままである。

【０１４２】従って、前記したように読み出したいカラ
ム／読み出したくないカラム（真性の不良ビットが存在
するカラムなど）に対応してセンスアンプにデータを書
き込んだ後に、センスアンプに読み出したデータを読み
出しテストモードに入る前に書き込んだ入力データと比
較することにより、読み出しテストを実施できることに
なる。

【０１４３】＜第１実施例の変形例１＞図１２は、図４
に示したセンスアンプの変形例を示す。

【０１４４】このセンスアンプは、図４に示したセンス
アンプと比べて、ラッチ回路ＬＴのデータによってビッ
ト線電位センスノードＮ３に対する充電経路を遮断ある
いは導通させるスイッチ回路が異なり、その他は同じで
あるので同一符号を付している。

【０１４５】即ち、スイッチ回路は、定電流用のＰチャ
ネルトランジスタＭ１と前記ビット線電位センスノード
Ｎ３との間に挿入され、ゲートがラッチ回路ＬＴの第１
のラッチノードＮ１（リセット状態で“Ｈ”／強制反転
された状態で“Ｌ”レベルになるノード）に接続された
ＮチャネルトランジスタＭ７からなる。

【０１４６】動作自体は前述した第１実施例と同じであ
り、ノードＮ２が“Ｌ”の時にビット線充電電流が流
れ、ノードＮ２が“Ｈ”の時にビット線充電電流が遮断
される。

【０１４７】＜第１実施例の変形例２＞図１３は、図４
に示したセンスアンプの他の変形例を示す。

【０１４８】このセンスアンプは、図４に示したセンス
アンプと比べて、ラッチ回路ＬＴのデータによってビッ
ト線電位センスノードＮ３に対する充電経路を遮断ある
いは導通させるスイッチ回路に代えて、ラッチ回路ＬＴ
のデータによってビット線電位センスノードＮ３とメモ
リセルとの間の充電経路を遮断あるいは導通させるスイ
ッチ回路が使用されている点が異なり、その他は同じで
あるので同一符号を付している。

【０１４９】即ち、上記スイッチ回路は、ビット線電位
センスノードＮ３とビット線クランプ用トランジスタＭ
５との間に挿入され、ゲートがラッチ回路ＬＴの第１の
ラッチノードＮ１に接続されたＮチャネルトランジスタ
Ｍ７からなる。

【０１５０】＜第１実施例の変形例３＞図１４は、図４
に示したセンスアンプの変形例を示す。

【０１５１】このセンスアンプは、図４に示したセンス
アンプと比べて、ラッチ回路ＬＴのデータによってビッ
ト線電位センスノードＮ３とメモリセルとの間の充電経
路を遮断あるいは導通させるスイッチ回路が異なり、そ
の他は同じであるので同一符号を付している。

【０１５２】即ち、上記スイッチ回路は、ビット線電位
センスノードＮ３とビット線クランプ用トランジスタＭ
５との間に挿入され、ゲートがラッチ回路ＬＴの第２の
ラッチノードＮ２に接続されたＰチャネルトランジスタ
Ｍ７からなる。

【０１５３】動作自体は前述した第１実施例と同じであ
り、ノードＮ２が“Ｌ”の時にビット線充電電流が流
れ、ノードＮ２が“Ｈ”の時にビット線充電電流が遮断
される。

【０１５４】なお、本発明は、前記実施例のようなＮＡ
ＮＤ型ＥＥＰＲＯＭに限らず、ページモードを有する他
のＥＥＰＲＯＭ（ＮＯＲ型ＥＥＰＲＯＭ、ＤＩＮＯＲ型
ＥＥＰＲＯＭ、ＡＮＤ型ＥＥＰＲＯＭなど）にも適用可
能である。

【０１５５】図１５（Ａ）、（Ｂ）は、ＮＯＲ型ＥＥＰ
ＲＯＭのメモリセルアレイＭＡの一部のメモリセルの相
異なる例を示す。

【０１５６】図１５（Ａ）においては、ビット線ＢＬと
これに直交するソース線ＶＳとの間に、選択回路を持た
ないメモリセルとして、制御ゲート信号線ＣＧにより制
御される１つのセルトランジスタＱが接続されている。

【０１５７】図１５（Ｂ）は、ビット線ＢＬとこれに直
交するソース線ＶＳとの間に、選択回路を持つメモリセ
ルとして、選択信号線ＳＬにより制御されるビット線側
選択トランジスタＳＧおよび制御ゲート信号線ＣＧによ
り制御される１つのセルトランジスタＱが直列に接続さ
れている。

【０１５８】図１６（Ａ）、（Ｂ）は、ＮＯＲ型ＥＥＰ
ＲＯＭの他の例に係るグランドアレイ型ＥＥＰＲＯＭの
メモリセルアレイＭＡの一部のメモリセルを示す。

【０１５９】図１６（Ａ）においては、ビット線ＢＬと
これに並行するソース線ＶＳとの間に、制御ゲート信号
線ＣＧにより制御される１つのセルトランジスタＱが接
続されており、ビット線ＢＬおよびソース線ＶＳはそれ
ぞれ固定である。

【０１６０】図１６（Ｂ）は、交互グランドアレイ型Ｅ
ＥＰＲＯＭのメモリセルを示しており、ビット線ＢＬと
これに並行するソース線ＶＳとの間に、制御ゲート信号
線ＣＧにより制御される１つのセルトランジスタＱが接
続されており、ビット線ＢＬおよびソース線ＶＳがそれ
ぞれ切換え可能である。

【０１６１】図１７は、ＤＩＮＯＲ型ＥＥＰＲＯＭのメ
モリセルアレイＭＡの一部のメモリセルを示す。

【０１６２】１つのサブビット線ＳＢＬと複数のソース
線ＶＳとの間に制御ゲート信号線ＣＧにより制御される
複数のセルトランジスタＱが並列に接続されており、サ
ブビット線ＳＢＬは選択信号線ＳＬにより制御されるビ
ット線側選択トランジスタＳＧを介してビット線ＢＬに
接続されている。

【０１６３】図１８は、ＡＮＤ型ＥＥＰＲＯＭのメモリ
セルアレイＭＡの一部のメモリセルを示す。

【０１６４】ビット線ＢＬとソース線ＶＳとの間に、選
択信号線ＳＬにより制御されるビット線側選択トランジ
スタＳＧおよびそれぞれ制御ゲート信号線ＣＧにより制
御される互いに並列接続された複数のセルトランジスタ
Ｑが直列に接続されている。

【０１６５】

【発明の効果】上述したように本発明によれば、開発時
における信頼性向上のためのテストでデバイスの真の性
能を測定する場合に真性の不良ビットの影響を除外して
正確に評価でき、リダンダンシー前のテストも可能にな
り、また、選択された１個のセルの貫通電流によるソー
ス線電位の浮きに起因する閾値電圧の変動量の測定を他
のカラムのセルの貫通電流によるソース線電位の浮きが
生じない状態で測定でき、さらに、隣接ビット線間の電
流リーク、各セルの閾値電圧およびその分布も容易に測
定し得る半導体記憶装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の第１の実施の形態に
係るＮＡＮＤセル型ＥＥＰＲＯＭの全体構成を示すブロ
ック図。

【図２】図１中のメモリセルアレイのＮＡＮＤセルの一
例を示す回路図およびセルトランジスタの閾値電圧の分
布状態の一例を示す図。

【図３】図１中のメモリセルアレイにおけるビット線の
一部に対応する回路を取り出して示すブロック図。

【図４】図１のＮＡＮＤ型ＥＥＰＲＯＭに適用される本
発明に係るセンスアンプの一例を示す回路図。

【図５】第１実施例に係る読み出しテストモードにおけ
る図４のセンスアンプの読み出しシーケンスの一例を示
すタイミング波形図。

【図６】第２実施例に係る隣接ビット線間電流リークテ
ストモードにおける全ワード線非選択動作モードを示す
回路図。

【図７】第３実施例に係るセル閾値測定モードにおける
特定ワード線に対する測定電圧印加動作モードを示す回
路図。

【図８】本発明の半導体記憶装置の第２の実施の形態に
係るＮＡＮＤ型ＥＥＰＲＯＭに適用されるセンスアンプ
の一例を示す回路図。

【図９】第４実施例に係る読み出しテストモードにおけ
る図８のセンスアンプの読み出しシーケンスの一例を示
すタイミング波形図。

【図１０】図８に示したセンスアンプの変形例を示す回
路図。

【図１１】第５実施例に係る読み出しテストモードにお
ける図１０のセンスアンプの読み出しシーケンスの一例
を示すタイミング波形図。

【図１２】図４に示したセンスアンプの変形例を示す回
路図。

【図１３】図４に示したセンスアンプの他の変形例を示
す回路図。

【図１４】図４に示したセンスアンプの別の変形例を示
す回路図。

【図１５】ＮＯＲ型ＥＥＰＲＯＭのメモリセルアレイの
一部のメモリセルの相異なる例を示す回路図。

【図１６】ＮＯＲ型ＥＥＰＲＯＭの他の例に係るグラン
ドアレイ型ＥＥＰＲＯＭのメモリセルアレイの一部のメ
モリセルを示す回路図。

【図１７】ＤＩＮＯＲ型ＥＥＰＲＯＭのメモリセルアレ
イの一部のメモリセルを示す回路図。

【図１８】ＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの
一部のメモリセルを示す回路図。

【図１９】図３中のセンスアンプの１個分を取り出して
従来例を示す回路図。

【図２０】図３中のセンスアンプの１個分を取り出して
示す回路図。

【図２１】通常読み出し動作時における図２１のセンス
アンプの読み出しシーケンスの一例を示すタイミング波
形図。

【符号の説明】

ＢＬ…ビット線、Ｎ３…ビット線電位センスノード、Ｍ１…ビット線充電電流源用（プリチャージ電源転送
用）トランジスタ、Ｍ２…リセット用トランジスタ、Ｍ３…ビット線電位センス用トランジスタ、Ｍ４、Ｍ４´…センスタイミング決定用トランジスタ、Ｍ５…ビット線クランプ用トランジスタ、Ｍ６…センスアンプデータ転送用トランジスタ、Ｍ７…スイッチ用トランジスタ、ＬＴ…ラッチ回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＧ１１Ｃ 16/02 Ｇ１１Ｃ 17/00 ６０１Ｔ６１３

Claims

【特許請求の範囲】

【請求項１】互いに交差する複数のワード線および複
数のビット線と、前記ワード線とビット線の各交差部に対応してメモリセ
ルが複数個マトリクス状に配置されてなるメモリセルア
レイと、前記各ビット線に対応して設けられ、選択されたメモリ
セルから各ビット線のビット線電位センスノードに読み
出されたセルデータを検知し、かつ、外部から転送され
たデータをラッチするためのセンス・ラッチ回路とを具
備し、読み出しテストに際して、前記センス・ラッチ回
路でラッチしたデータに基づいて読み出したいカラムの
ビット線を選択的に充電してメモリセルのセルデータを
読み出し、ビット線電位を検知する読み出しテストモー
ドを有することを特徴とする半導体記憶装置。
【請求項２】互いに交差する複数のワード線および複
数のビット線と、前記ワード線とビット線の各交差部に対応してメモリセ
ルが複数個マトリクス状に配置されてなるメモリセルア
レイと、前記各ビット線に対応して設けられ、選択されたメモリ
セルから各ビット線のビット線電位センスノードに読み
出されたセルデータを検知するためのセンスアンプとを
具備し、前記センスアンプは、前記対応するビット線のビット線電位センスノードと電
源との間に接続された電流源用トランジスタと、前記ビット線電位センスノードに読み出されたデータあ
るいはデータバスから与えられるデータをラッチするた
めのラッチ回路と、前記ラッチ回路の相補的な一対のノードのうちの第１の
ノードと接地ノードとの間に接続され、ゲートが前記ビ
ット線電位センスノードに接続されたビット線電位セン
ス用トランジスタと、前記ラッチ回路の前記第１のノードと接地ノードとの間
で前記ビット線電位センス用トランジスタに直列に接続
され、ゲートに所定期間印加される信号によりオン状態
に制御されるセンスタイミング決定用トランジスタと、前記ラッチ回路の第２のノードと対応するビット線電位
センスノードとの間に接続されたセンスアンプデータ転
送用トランジスタと、前記ラッチ回路のラッチデータによって対応するビット
線の充電経路をスイッチングするために挿入されたスイ
ッチ回路とを具備し、読み出しテストに際して、前記センスアンプデータ転送
用トランジスタをオフ状態にしたまま、予めラッチ回路
でラッチしたラッチデータに基づいて読み出したいカラ
ムのビット線を選択的に充電するように前記電流源用ト
ランジスタおよびスイッチ回路を制御し、ビット線に充
電電流を流した状態でビット線の充電電流とセル電流に
よる放電電流の大小関係で決まるビット線電位を検知す
る読み出し方式によりセンス動作を行う読み出しテスト
モードを有することを特徴とする半導体記憶装置。
【請求項３】互いに交差する複数のワード線および複
数のビット線と、前記ワード線とビット線の各交差部に対応してメモリセ
ルが複数個マトリクス状に配置されてなるメモリセルア
レイと、前記各ビット線に対応して設けられ、選択されたメモリ
セルからビット線電位センスノードに読み出されたセル
データを検知するためのセンスアンプとを具備し、前記センスアンプは、前記ビット線電位センスノードに読み出されたデータあ
るいはデータバスから与えられるデータをラッチするた
めのラッチ回路と、前記ラッチ回路の相補的な一対のノードのうちの第１の
ノードと接地ノードとの間に接続され、ゲートが前記ビ
ット線電位センスノードに接続されたビット線電位セン
ス用トランジスタと、前記ラッチ回路の前記第１のノードと接地ノードとの間
で前記ビット線電位センス用トランジスタに直列に接続
され、ゲートに所定期間印加される信号によりオン状態
に制御されるセンスタイミング決定用トランジスタと、前記ラッチ回路の第２のノードと対応するビット線電位
センスノードとの間に接続されたセンスアンプデータ転
送用トランジスタとを具備し、読み出しテストに際して、予めラッチ回路でラッチした
ラッチデータに基づいて読み出したいカラムのビット線
を選択的に所定期間プリチャージした後、前記センスア
ンプデータ転送用トランジスタをオフ状態にしたままフ
ローティング状態としたビット線からのセル電流による
放電電流で決まるビット線電位を検知する読み出し方式
によりセンス動作を行う読み出しテストモードを有する
ことを特徴とする半導体記憶装置。
【請求項４】互いに交差する複数のワード線および複
数のビット線と、前記ワード線とビット線の各交差部に対応してメモリセ
ルが複数個マトリクス状に配置されてなるメモリセルア
レイと、前記各ビット線に対応して設けられ、選択されたメモリ
セルからビット線電位センスノードに読み出されたセル
データを検知するためのセンスアンプと、前記各ビット線に対応して設けられ、対応するビット線
をプリチャージするためのプリチャージ電源転送用トラ
ンジスタとを具備し、前記センスアンプは、前記ビット線電位センスノードと接地ノードとの間に接
続されたビット線電位リセット用トランジスタと、前記ビット線電位センスノードに読み出されたデータあ
るいはデータバスから与えられるデータをラッチするた
めのラッチ回路と、前記ラッチ回路の相補的な一対のノードのうちの第１の
ノードと接地ノードとの間に接続され、ゲートが前記ビ
ット線電位センスノードに接続されたビット線電位セン
ス用トランジスタと、前記ラッチ回路の前記第１のノードと接地ノードとの間
で前記ビット線電位センス用トランジスタに直列に接続
され、ゲートに所定期間印加される信号によりオン状態
に制御されるセンスタイミング決定用トランジスタと、前記ラッチ回路の第２のノードと対応するビット線電位
センスノードとの間に接続されたセンスアンプデータ転
送用トランジスタと、前記プリチャージ電源転送用トランジスタに直列に接続
され、前記ラッチ回路のラッチデータによって対応する
ビット線の充電経路をスイッチングするためのスイッチ
回路とを具備し、読み出しテストに際して、前記リセット用トランジスタ
によりビット線電位センスノードを所定期間リセットし
た後に前記センスアンプデータ転送用トランジスタをオ
フ状態にしたまま、予めデータをラッチ回路でラッチし
たラッチデータに基づいて読み出したいカラムのビット
線を選択的に所定期間プリチャージするように前記プリ
チャージ電源転送用トランジスタおよびスイッチ回路を
制御した後、フローティング状態としたビット線からの
セル電流による放電電流で決まるビット線電位を検知す
る読み出し方式によりセンス動作を行う読み出しテスト
モードを有することを特徴とする半導体記憶装置。
【請求項５】互いに交差する複数のワード線および複
数のビット線と、前記ワード線とビット線の各交差部に対応してメモリセ
ルが複数個マトリクス状に配置されてなるメモリセルア
レイと、前記各ビット線に対応して設けられ、選択されたメモリ
セルからビット線電位センスノードに読み出されたセル
データを検知するためのセンスアンプとを具備し、前記センスアンプは、前記ビット線電位センスノードに読み出されたデータあ
るいはデータバスから与えられるデータをラッチするた
めのラッチ回路と、前記ラッチ回路の相補的な一対のノードのうちの第１の
ノードと接地ノードとの間に接続され、ゲートが前記ビ
ット線電位センスノードに接続されたビット線電位セン
ス用トランジスタと、前記ラッチ回路の前記第１のノードと接地ノードとの間
で前記ビット線電位センス用トランジスタに直列に接続
され、ゲートに所定期間印加される信号によりオン状態
に制御される第１のセンスタイミング決定用トランジス
タと、前記ラッチ回路の前記第２のノードと接地ノードとの間
で前記ビット線電位センス用トランジスタに直列に接続
され、ゲートに所定期間印加される信号によりオン状態
に制御される第２のセンスタイミング決定用トランジス
タと、前記ラッチ回路の第２のノードと対応するビット線電位
センスノードとの間に接続されたセンスアンプデータ転
送用トランジスタとを具備し、読み出しテストに際して、予めラッチ回路でラッチした
ラッチデータに基づいて読み出したいカラムのビット線
を選択的に所定期間プリチャージした後、前記センスア
ンプデータ転送用トランジスタをオフ状態にしたままフ
ローティング状態としたビット線からのセル電流による
放電電流で決まるビット線電位を検知する読み出し方式
によりセンス動作を行い、前記第２のセンスタイミング
決定用トランジスタを用いてセンスする読み出しテスト
モードを有することを特徴とする半導体記憶装置。
【請求項６】請求項１乃至５のいずれか１項に記載の
半導体記憶装置において、前記各ビット線に対応して設けられた複数のラッチ回路
にチェッカーパターンデータをラッチさせ、前記複数の
ワード線の全てを非選択状態にし、隣接ビット線間の電
流リークを検出する電流リークテストモードを具備する
ことを特徴とする半導体記憶装置。
【請求項７】請求項１乃至６のいずれか１項に記載の
半導体記憶装置において、前記複数のワード線のうちの所望のワード線を選択して
所望の閾値テスト電圧を印加し、前記ラッチ回路のラッ
チデータに応じて読み出し指定されたビット線に接続さ
れているメモリセルの閾値を測定するセル閾値測定モー
ドを具備することを特徴とする半導体記憶装置。
【請求項８】請求項２記載の半導体記憶装置におい
て、前記スイッチ回路は、前記電源と前記ビット線電位セン
スノードとの間で前記電流源用トランジスタに直列に挿
入されていることを特徴とする半導体記憶装置。
【請求項９】請求項２記載の半導体記憶装置におい
て、前記スイッチ回路は、前記ビット線電位センスノードと
前記メモリセルとの間のビット線に挿入されていること
を特徴とする半導体記憶装置。
【請求項１０】請求項２または４記載の半導体記憶装
置において、前記ラッチ回路は、通常読み出し時には、リセットされ
た後に前記ビット線電位センスノードに読み出されたデ
ータに応じてリセット状態を保持するか、または強制反
転され、読み出しテスト時には、リセットされることな
く前記ビット線電位センスノードに読み出されたデータ
に応じてリセット状態を保持するか、または強制反転さ
れ、前記スイッチ回路は、前記ラッチ回路がリセット状態の
時にはオン状態に制御され、前記ラッチ回路が強制反転
状態の時にはオフ状態に制御されることを特徴とする半
導体記憶装置。
【請求項１１】請求項１０記載の半導体記憶装置にお
いて、前記スイッチ回路は、ＰＭＯＳトランジスタからなり、
そのゲートは、前記ラッチ回路がリセットされた状態で
“Ｌ”／強制反転された状態で“Ｈ”レベルになるノー
ドに接続されていることを特徴とする半導体記憶装置。
【請求項１２】請求項１０記載の半導体記憶装置にお
いて、前記スイッチ回路は、ＮＭＯＳトランジスタからなり、
そのゲートは、前記ラッチ回路がリセットされた状態で
“Ｈ”／強制反転された状態で“Ｌ”レベルになるノー
ドに接続されていることを特徴とする半導体記憶装置。
【請求項１３】請求項１乃至１２のいずれか１項に記
載の半導体記憶装置において、前記メモリセルは、閾値が第１の範囲および第２の範囲
をとることにより情報を記憶するＭＯＳトランジスタか
らなる不揮発性メモリセルであることを特徴とする半導
体記憶装置。