KR900006144B1 - 불휘발성 반도체기억장치 - Google Patents

불휘발성 반도체기억장치 Download PDF

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가부시키가이샤 도시바
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Abstract

내용 없음.

Description

불휘발성 반도체기억장치
제1도는 불휘발성 반도체기억장치의 소자구조를 나타낸 단면도.
제2도는 종래장치의 회로도.
제3도 내지 제5도는 종래장치 및 본 발명에 제공되는 회로의 회로도.
제6도는 종래장치의 특성곡선도.
제7도는 불휘발성 반도체기억장치의 전압특성도.
제8도는 본 발명의 구성을 나타낸 회로도.
제9도는 본 발명에 사용되는 전압변환회로의 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 기록용 트랜지스터 12 : 제1노드
13 : 비트선선택용 트랜지스터 14 : 비트선
15 : 열디코더 16 : 메모리셀
17 : 워드선 18 : 행디코더
20 : 더미셀 21 : 전압변환회로
[발명의 기술분야]
본 발명은 불휘발성 트랜지스터를 메모리셀로 사용하고, 메모리셀의 데이터유지특성을 시험하는 기능을 갖추고 있는 불휘발성 반도체기억장치에 관한 것이다.
[종래의 기술 및 그 문제점]
자외선으로 데이터를 소거하고, 또 데이터를 다시 기록할 수 있는 독출전용 메모리는 EPROM이라 불리워지는데, 제1도는 이런 EPROM에서 메모리셀로 사용되는 불휘발성 트랜지스터의 개략적인 구조를 나타낸 단면도이다. 이 트랜지스터는 예컨대 N챈널인 경우로서, P형 반도체기판(41)의 표면에는 n+형 확산영역으로 이루어진 소오스(42) 및 드레인(43)이 설치되어 있고, 이 소오스(42)와 드레인(43)간의 챈널영역(44)상에 절연막(45)을 매개하여 부유게이트(46: floating gate)가 설치되어 있으며, 이 부유게이트(46)상에는 절연막(47)을 매개하여 제어게이트(48 : control gate)가 설치되어 있다.
이와 같은 구조의 메모리셀에서 데이터를 기록하는 경우, 드레인(43) 및 제어게이트(48)에는 고전위가 인가되는 반면 소오스(42)는 접지전위로 고정되어 있다. 이렇게 고전위가 인가되면 챈널영역(44)의 드레인근방에 고전계가 가해져서 챈널호트전자(channel hot electron)가 발생하게 된다. 이 호트전자는 제어게이트(48)에 인가된 고전위에 따른 전계에 의해 부유게이트(46)에 주입되고, 그에 따라 데이터가 기록되게 된다.
호트전자가 주입된 결과, 부유게이트(46)의 전위가 저하되므로 기록을 실시하기 전에 비해 제어게이트(48)에 높은 전위를 인가하지 않게 되면 챈널영역(44)에 도전챈널이 형성되지 않게 된다.
즉, 제어게이트(48)에서 본 메모리셀의 드레숄드전압(Vth : 이하 Vthcell이라 약칭함)이 상승하게 되는 바, 이 메모리셀의 Vthcell은 기록후에 종종 전원전위(Vcc)까지 도달하는 경우도 있다. 그 결과, 데이터의 독출시에 선택된 메모리셀에서는 데이터의 기록과 비기록에 따라 흐르는 전류가 커지거나 작아지거나, 혹은 전류가 흐르거나 흐르지 않거나 하는 각기 다른 상태가 발생하게 된다. 이러한 셀전류의 차를 검출함으로써 데이터의 "1"레벨과 "0"레벨을 판정하도록 되어 있다.
또한, Vthcell 의 시프트량은 Vccmax로 반영된다.
여기서, Vccmax란 어떤 드레숄드전압이하에서 메모리셀의 데이터가 "0"레벨이라고 판정할 수 있는 최대의 전원전압을 나타낸다.
제2도는 상기 제1도의 구조를 갖추고 있는 메모리셀을 사용한 기억장치의 구성을 나타낸 회로도로서, 여기서는 설명을 간단하게 하기 위해서는 메모리셀을 M1∼M4까지 4개만 도시하였다. 도면에서 참조부호 WL1 및 WL2는 워드선, BL1 및 BL2는 비트선, 51 및 52는 비트선선택용 트랜지스터, 53은 워드선(WL1 및 WL2)을 선택하는 행디코더, 54는 비트선선택용 트랜지스터(51, 52)를 선택, 구동시키는 열디코더이다.
그리고, 비트선선택용 트랜지스터(51, 52)의 일단에는 데이터기록용 트랜지스터(55)가 접속되어 있고, 도시되지는 않았지만 상기 비트선선택용 트랜지스터(51, 52)의 일단에는 통상의 데이터독출시에 사용되는 독출용 부하회로가 접속되어 있다.
이와 같은 기억장치에 있어서, 4개의 메모리셀(M1∼M4)은 개별적으로 선택되지 않더라고 제어게이트 또는 드레인에 고전위가 인가되는 경우가 있다. 즉, 1개의 메모리셀(M1)이 선택되어 있는 상태에서 워드선(WL1)과 비트선(BL1)이 각각 고전위로 되게 된다. 이때, 메모리셀(M2, M3)이 비선택상태일지라도 메모리셀(M3)의 드레인 및 메모리셀(M2)의 제어게이트에는 각각 고전위가 인가되게 된다.
상기한 기억장치에서는 드레인에 고전위가 인가되고 있는 메모리셀(M3)이 문제로 되는 바, 1개의 비트선에 접속되어 있는 메모리셀의 갯수가 N개인 경우에는 메모리셀(M3)의 상태는 M-1개의 메모리셀로 확장될 수 있다. EPROM의 신뢰성을 평가함에 있어 문제가 되는 것은 메모리셀의 드레인에 전위적인 스트레스가 가해지는 때의 데이터유지특성이다.
EPROM에 있어서는 메모리의 제조공정중에 후산화막 형성공정(after-oxidation film formation process)이 있는데, 이런 후산화막 형성공정으로는 상기 제1도와 같은 메모리셀의 제조공정에서 부유게이트(46) 및 제어게이트(48)로 이루어진 게이트구조를 형성시킨 다음에 소오스(42)와 드레인(43)을 확산법으로 형성시키고, 그 후에 특히 게이트 구조의 주위에 열산화법으로 양질의 후산화막을 형성시키는 방법이 있다. 이런 열산화막의 형성에 의해 메모리셀의 신뢰성이 대폭적으로 향상되게 된다.
즉, 데이터의 기록에 따라 부유게이트에 비축된 전자는 상기 후산화막에 기인한 전위장벽에 의해 둘러싸이게 된다. 그리고, 그런 후산화막이 양질일수록 그 장벽이 높아서 다소의 전계가 가해져도 전자가 부유게이트로부터 방출되는 일은 없게 된다.
그런제, 제조공정상 어떤 원인에 의해 상기 후산화막의 질이 충분히 양호하지 않다면 상기한 상황은 성립될 수 없게 된다. 이때 데이터의 기록이 실시될 메모리셀의 제어게이트를 접지전위(Vss)로 하고 드레인에 고전위를 인가하게 되면(이런 상태는 기록시에 선택되어 있는 메모리셀의 드레인이 접속된 비트선에 그 드레인이 접촉되어 있는 비선택 메모리셀에서 일어남), 부유게이트와 드레인간에 고전위가 가해지게 된다.
이때 질이 나쁜 후산화막에 전위적인 스트레스가 가해지게 되는데, 최악의 경우에는 부유게이트로부터 전자가 방출되게 된다. 그 결과, 한번 데이터의 기록이 실시되어 제어게이트에서 보았을 때 드레숄드전압 Vtchell 이 상승해 있던 메모리셀에서는 부유게이트로부터 전자가 방출하게 됨으로써 Vthcell이 다시 저하될 우려가 있다. 다시 말해서 기록되어 있던 데이터가 지워지게 될 수도 있다.
상기 이유 때문에 메모리셀의 드레인측의 데이터유지특성을 알기 위한 신뢰성 시험이 필요하게 된다. 이 시험은 종래에는 다음과 같은 순서로 수행되었다.
(1) 모든 메모리셀의 부유게이트에 데이터를 기록한다.
(2) Vccmax를 측정한다.
(3) 1개의 메모리셀에 데이터를 기록하고, 동일비트선에 접속되어 있는 다른 메모리셀에 대해서는 드레인에만 스트레스가 계속 가해지게 한다.
(4) 다시 Vccmax를 측정한다.
(5) 상기 (2)과정에서 측정된 Vccmax와 (4)과정에서 측정된 Vccmax를 비교한다.
여기서, 상기(5)과정에 있어서, 양 Vccmax가 같은 경우에는 부유게이트로로부터 전자가 방출되지 않게 되므로 상기 후산화막이 양호한 상태로 형성되게 된다.
그런데, 상기한 시험은 선택된 비트선에 접속된 메모리셀에 대해서만 실시될 수 있다. 따라서 모든 메모리셀에 스트레스를 가하기 위해서는 모든 비트선에 대해 상기와 같은 시험을 실시할 필요가 있다. 그 횟수는 열어드레스가 n비트인 경우에는 2n회가 되는데, 단순하게 이런 시험을 각 비트선에 대해 실시하고자 한다면 시험에 필요한 시간이 대단히 길어지게 된다.
종래에는 상기 시험에 필요한 시간을 단축시키기 위해 기억장치내에 내부테스트기능을 구비하도록 되어 있었다.
이 내부테스트기능은 상기와 같은 데이터유지특성을 알기 위한 신뢰성시험시에 모든 비트선선택용 트랜지스터를 도통시키고 모든 메모리셀의 드레인에 기록용의 고전위가 동시에 인가되도록 상기 행디코더 및 열디코더를 제어하는 것이다.
그리고, 이런 기능은 신뢰성시험과 통상동작을 절환시키기 위한 절환신호를 발생시키는 회로와, 모든 워드선을 비선택 상태로 설정하는 회로 및 모든 비트선선택용 트랜지스터를 도통시키는 회로등으로 달성되고 있다.
제3도는 내부테스트기능의 절환신호를 발생시키는 회로의 일례를 나타낸 것으로서, 도면에 참조부호61은 예컨대 하나의 어드레스입력단자이다. 이 어드레스입력단자(61)와 접지전위(Vss)간에는 2개의 p챈널 MOS트랜지스터(62, 63) 및 1개의 n 채널 MOS트랜지스터(64)가 직렬로 접속되어 있다.
그리고 트랜지스터(62)의 게이트는 이 트랜지스터(62)와 상기 트랜지스터(63)의 직렬접속점에 접속되고, 상기 트랜지스터(63)와 트랜지스터(64)의 게이트에는 전원전위(Vcc)가 공급되고 있다.
또한, 트랜지스터(63)와 트랜지스터(64)의 직렬접속점에는 인버터(65)의 입력단자가 접속되어 있고, 이 인터터(65)의 출력단자에는 또 하나의 인터버(66)의 입력단자가 접속되어 있다.
이와 같은 회로에 있어서 어드레스입력단자(61)에 통상의 "1"레벨(Vcc)이나 "0"레벨(Vss)의 전위가 인가되는 경우에는 p챈널 MOS트랜지스터(63)가 비도통되므로 인버터(65)의 입력단자의 전위는 도통되어 있는 n 챈널 MOS트랜지스터(64)에 의해 "0"레벨로 설정된다. 이 때문에 인터버(66)로부터 출력되는 신호(TEST)는 "0"레벨로 된다.
한편, 어드레스 입력단자(61)에 Vcc+2Vthp이상의 전위(단, Vthp는 p채널 MOS트랜지스터의 드레숄드전압)가 인가되는 경우에는 p채널 MOS트랜지스터(63)가 도통되므로 인터버(65)의 입력단자의 전위가 Vss이상으로 되어 인버터(66)로부터 출력되는 신호(TEST)는 "1"레벨로 된다.
제4도는 상기 내부테스트기능을 달성하기 위한 열어드레스 버퍼회로의 1비트분의 구성을 나타낸 것으로서, 통상 이 열어드레스버퍼회로는 입력된 열어드레스신호(Ai)로부터 이 신호와 동위상 및 역위상인 어드레시신호(Ai,
Figure kpo00001
)를 만들어서 열디코더에 출력하는 것이다.
그런데, 상기 신호(TEST)가 "1"레벨로 되는 신뢰성시험인 경우에는 어떤 열어드레스신호가 입력되더라도 열디코더의 디코드 출력이 모두 "1"레벨로 되도록 제어를 할 필요가 있다. 여기서, 이 열어드레스버퍼회로에서는 도시된 바와 같이 입력어드레스신호(Ai)를 반전시키는 인버터(71)의 전단에 노아게이트(72)를 삽입하고, 이 노아게이트(72)에 상기 정환신호(TEST)를 입력시킴과 더불어 입력어드레스신호(Ai)를 2회 반전시키는 종렬접속된 2개의 인터버(73, 74)간에 노아게이트(75)를 삽입하며, 이 노아게이트(75)에도 상기 절환신호(TEST)를 입력시키도록 하고 있다.
이런 열어드레스버퍼회로에 있어서, 상기 신호(TEST)가 "0"레벨로 되어 있는 통상동작시에는 노아게이트(72, 75)가 단순한 인버터로서 동작하기 때문에 입력열어드레스신호(Ai)와 동위상 및 역위상인 어드레스 신호(Ai,
Figure kpo00002
)가 만들어지게 된다.
한편, 상기 신호(TEST)가 "1"레벨로 되는 신뢰성시험인 경우에는 노아게이트(72, 75)의 출력이 입력열어드레스신호(Ai)와는 무관하게 "0"레벨로 되기 때문에 출력어드레스 신호(Ai,
Figure kpo00003
)는 공히 "1"레벨로 된다.
제5도는 상기 내부테스트기능을 달성하기 위한 행디코더의 한 워드선을 구동시키는 부분디코더의 구성을 나타낸 것으로, 통상 이 부분디코더는 입력된 복수비트의 행어드레스 신호에 기초해서 대응되는 워드선을 선택구동시키는 것이다.
그런데, 상기 신호(TEST)가 "1"레벨로 되는 신뢰성시험인 경우에는 어떤 행어드레스 신호가 입력되더라도 대응되는 워드선을 구동시키지 않게 되는 바, 워드선에 "0"레벨의 신호를 출력하도록 제어할 필요가 있다. 여기서, 이 부분디코더에서는 도시되지 않은 행어드레스버퍼로부터 출력되는 복수비트의 행어드레스신호가 입력되는 낸드게이트(81)의 한 입력단자에 인버터(82)를 통해 상기 절환신호(TEST)를 입력시키고, 이 낸드게이트(81)의 출력신호를 반전시키는 인버터(83)의 출력으로 대응되는 워드선을 구동시키도록 되어 있다.
이런 부분디코더에 있어서, 상기 신호(TEST)가 "1"레벨로 되어 있는 신뢰성 시험인 경우에는 인버터(82)의 출력신호가 "0"레벨로 됨에 따라 낸드게이트(81)의 출력신호가 행어드레스신호에 관계없이 "1"레벨로 되며, 더우기 인버터(83)의 출력신호가 "0"레벨로 된다. 이 때문에 워드선은 입력된 행어드레스 신호에 관계없이 비선택상태로 된다.
상기한 내부테스트기능을 사용함으로써 상기 제2도에 도시된 회로내의 모든 열선택용 트랜지스터(51, 52)가 도통된다.
이때 기록용 트랜지스터(55)의 게이트에는 기록용의 고전위(Vpp)가 인가되어 이 트랜지스터(55)가 도통되기 때문에 모든 비트선(BL1, BL2)은 거의 이 고전위(Vpp)에 가까운 전위로 설정되게 된다.
한편, 모든 워드선(WL1, WL2)은 비선택상태, 즉 각각의 전위는 Vss로 되어 있다. 그에 따라, 모든 메모리셀(M)의 드레인에는 전위적 스트레스가 동시에 가해지게 된다.
이와 같은 내부테스트기능을 사용함으로써 메모리셀의 드레인에 스트레스를 가하는 시간이 종래의 1/2n으로 되어 대폭적으로 테스트시간을 단축시킬 수 있게 된다.
그렇지만, EPROM에서는 데이터기록시에 선택된 메모리셀의 제어게이트 및 드레인에 고전위를 인가하여 셀전류를 흘리면서 기록을 실시하도록 되어 있다. 이 데이터기록을 실시하는 경우에 등가회로를 제6도에 도시하였는 바, 이와 같이 데이터기록을 표시하는 경우에는 기록용 트랜지스터(55)의 게이트 및 비트선선택용 트랜지스터(51 또는 52)의 게이트에 기록용의 고전위(Vpp)가 인가되게 된다.
또, 기록용 트랜지스터(55)의 드레인 및 메모리셀(M)의 제어게이트에도 기록용 고전위(Vpp)가 인가된다. 이때의 트랜지스터(55, 51 또는 52)의 부하특성과 선택상태에 있는 메모리셀(M)의 전류특성을 제7도에 나타냈다.
도면에서 곡선 A는 부하특성을 나타내고, 곡선 B는 전류특성을 나타낸다. 데이터기록시 비트선(BL)의 전위는 곡선 A와 곡선 B가 교차하는 점의 전위 VA로 된다. 즉, 통상의 데이터기록시에는 비트선(BL)의 전위가 VA로 된다.
그런데, 상기한 내부테스트기능을 사용할 경우에는 상황이 다르다. 신뢰성 시험인 경우 모든 워드선(WL)은 "0"레벨(Vss)로 된다. 이 때문에 메모리셀(M)의 제어게이트에는 기록용의 고전위(Vpp)가 인가되지 않고 접지전위(Vss)가 인가되게 된다. 이 때문에 제6도의 등가회로내의 메모리셀(M)에는 셀 전류가 흐르지않게 되어 비트선(BL)에는 Vpp로부터 n챈널 MOS트랜지스터의 드레숄드전압(Vth)만큼 낮은 전위(VB: VB=Vpp-Vth)가 인가되게 된다.
제7도에서 알 수 있는 바와 같이 VB>VA이다. 즉, 신뢰성 시험시에 내부테스트 기능을 사용하면 통상의 데이터기록시 보다 높은 전위가 메모리셀의 드레인에 인가되어 보다 큰 스트레스가 드레인에 가해지게 된다.
이 때문에 본래 데이터방출을 일으키지 않는 메모리셀이 데이터방출을 일으킨다거나, 최악의 경우에는 소자가 파괴되게 된다. 이처럼 통상의 동작시와는 다른 스트레스가 가하는 방법에서는 메모리셀의 특성을 정확하게 측정할 수가 없었다.
이와 같이 종래에는, 메모리셀의 드레인측의 데이터유지특성을 알기 위한 신뢰성시험에 필요한 시간을 단축시킬 목적으로 기억장치내에 설치해 놓는 내부테스트기능만으로는 메모리셀의 특성을 정확하게 측정할 수 없게 되는 문제가 있었다.
[발명의 목적]
이에 본 발명은 상기한 사정을 고려해서 발명된 것으로, 메모리셀의 데이터유지특성을 정확하게 그리고 단시간내에 특정할 수 있는 불휘발성 반도체기억장치를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 제1노드(12)와, 접지전위인 제2노드(Vss), 소정의 통상적인 기록전압에 의해 기록된 데이터를 저장하기 위해 드레인 및 드레숄드전위를 갖는 다수의 불휘발성 메모리셀(16) 및 이들 메모리셀(16)에 데이터를 전송하기 위해 접속되는 다수의 비트선(14)을 구비하고 있는 반도체기억장치에 있어서, 드레숄드전위의 변화를 검출하기 위해 통상적인 기록전압에서 모든 비트선(14)의 메모리셀(16)을 동시에 테스트하도록 상기 비트선(14)에 접속되는 회로수단(11, 13, 19, 20, 21)을 구비하여 구성된 것을 특징으로 한다.
[작용]
상기한 바와 같이 구성된 본 발명에 따른 불휘발성 반도체 기억장치에서는, 테스트시에 제1의 선택용 트랜지스터를 선택 상태로 설정하고 메모리셀을 비선택상태로 설정해서 메모리셀의 일단과 부유게이트간의 소정의 전위차를 인가할 때, 제2의 선택용 트랜지스터와 더미셀의 각 게이트에 기록전위를 인가하고, 통상의 데이터기록시에 메모리셀에 흐르는 전류에 대응하는 셀전류를 더미셀에 흐르게 함으로써 제1노드의 전위를 통상의 메모리셀의 데이터 기록시와 같은 전위로 설정하고 있다.
[실시예]
이하, 도면을 참조해서 본 발명의 1실시예를 상세히 설명한다.
제8도는 본 발명에 따른 불휘발성 반도체기억장치의 구성은 나타낸 회로도로, 도면에서 참조부호 11은 데이터기록용 트랜지스터이다. 이 트랜지스터(11)의 드레인은 데이터기록용 고전위(Vpp)에 접속되고, 소오스는 노드(12)에 접속되어 있다. 또 이트랜지스터(11)의 게이트에는 도시되지 않은 데이터기록회로로부터의 출력신호가 공급되는데, 이 신호는 데이터 기록을 실시하는 경우에 고전위(Vpp)로 된다.
상기 노드(12)에는 복수의 비트선선택용 트랜지스터(13)의 각 드레인이 공통으로 접속되어 있다. 이들 비트선선택용 트랜지스터(13)의 각 소오스에는 비트선(14)이 접속되어 있고, 각 게이트에는 열디코더(15)로부터의 디코더출력신호가 공급되도록 되어 있다.
상기 각 비트선(14)에는 각각 불휘발성 트랜지스터로 이루어진 복수의 메모리셀(16)의 드레인이 접속되어 있다.
이들 메모리셀(16)의 제어게이트는 워드선(17)에 접속되어 있다. 또 상기 각 워드선(17)에는 행디코더(18)로부터의 디코드신호가 공급되도록 되어 있다.
더욱이, 상기 노드(12)에는 MOS트랜지스터(19)의 드레인이 접속되어 있다. 이 트랜지스터(19)의 소오스에는 상기 메모리셀(16)과 동일한 구조이면서 같은 소자면적을 갖는 불휘발성 트랜지스터로 된 더미셀(20)의 드레인이 접속되어 있다. 이 더미셀(20)의 소오스는 접지전위(Vss)에 접속되어 있다. 또, 상기 트랜지스터(19)의 게이트 및 더미셀(20)의 제어게이트는 상호 접속되고 그 접속점에는 전압변환회로(21)의 출력신호가 공급되도록 되어 있다.
더욱이, 본 실시예의 장치에는 제3도 내지 제5도의 회로등으로 이루어진 내부테스트회로가 구비되어 있다.
그리고 제3도의 회로에서 발생되는 절환신호(TEST)가 상기 전압변환회로(21)에 공급되고 있다. 이 전압변환회로(21)는 Vcc는 신호(TEST)를 Vpp계의 레벨로 시프트시켜 상기 트랜지스터(19, 20)에 공급한다.
상기한 구성에 있어서, 메모리셀의 데이터유지특성을 알기 위한 신뢰성시험을 행하는 경우에는 내부 테스트기능에 의해 종래와 마찬가지로 열디코더(15)의 출력을 따라 모든 비트선선택용 트랜지스터(13)가 도통되게 된다.
한편, 신뢰성시험시에는 상기 제3도의 회로에 의해 절환신호(TEST)가 "1"레벨로(Vcc)된다. 이 신호(TEST)의 "1"레벨은 전압변환회로(21)에 의해 Vpp레벨로 변환되므로 트랜지스터(19)의 게이트 및 더미셀(20)의 제어게이트에는 공히 기록용 고전위와 같은 전위(Vpp)가 인가되게 된다.
여기서, 더미셀(20)은 메모리셀(16)과 동일한 구조이고 같은 소자면적으로 된 불휘발성 트랜지스터로 구성되어 있으므로 메모리셀(16)에는 통상의 데이터기록을 실시할 때에 흐르는 것과 동일한 셀 전류가 더미셀(2)에 흐르게 된다.
이 전류가 통상의 데이터기록을 행하는 때에 이 노드(12)에서 발생하는 전위와 동일한 전위를 발생시킨다.
이때 모든 비트선선택용 트랜지스터(13)가 도통되어 있으므로 각 메모리셀(16)의 드레인에는 상기 제7도중의 전위(VA)와 동일한 전위가 인가된다. 그 결과, 신뢰성시험시에 내부 테스트기능을 사용하더라도 통상의 데이터기록시와 동일한 전위를 메모리셀(16)의 드레인에 인가할 수 있게 된다.
따라서, 각 드레인에 인가되는 스트레스도 통상의 데이터 기록시와 동일하므로 통상의 동작시와 동일한 조건에서 메모리셀(16)의 특성을 측정할 수 있게 된다. 이 때문에 종래처럼 오버스트레스에 의해 양품을 불량품으로 잘못 판정한다거나 소자가 파괴되게 되는 일없이 측정을 매우 정확하게 할 수가 있다. 또, 모든 메모리셀의 드레인에 동시에 스트레스를 가하도록 되어 있으므로 특성측정에 필요한 시간은 개선되어진 종래의 경우와 마찬가지로 짧게 할 수 있다.
제9도는 상기 전압변환회로(21)의 구체적인 구성의 일례를 나타낸 회로도이다. 이 회로는 인버터(31)와, n챈널 MOS트랜지스터(32, 33) 및 p챈널 MOS트랜지스터(34, 35)로 구성되며 출력단자(36)로부터 레벨변환된 신호(TEST)를 출력하는 전압 변환회로로서, 전원마진이 크고 소비전류가 작은 특징을 갖고 있지만 다른 구성으로 된 것을 사용할 수도 있다. 그 동작을 간단히 설명하면 다음과 같다.
절환신호(TEST)가 "1"레벨로 되고 인버터(31)의 출력신호가 "0"레벨로 되면 트랜지스터(34, 32)를 통해 고전위(Vpp)로부터 전류가 흐르게 되는 바, 이 전류에 의해 트랜지스터(35)의 게이트전위가 상승하고, 이것이 Vpp-Vthp(Vthp는 p챈널 MOS트랜지스터의 드레숄드전압)에 도달할 때가지 트랜지스터(35)가 도통되며, 이 트랜지스터(35)가 도통되어 있을 때에 고전위(Vpp)에 의해 출력단자(36)가 충전되게 된다. 그리고 출력단자(36)의 전위가 Vpp-Vthp에 도달하연 트랜지스터(34)가 비도통상태로 된다.
이때에는 트랜지스터(35)도 비도통상태로 되어 있으므로 Vpp로 부터의 전류유출경로가 없어지게 된다.
한편, 절환회로(TEST)가 "0"레벨인 경우에는 인버터(31)의 출력신호가 "1"레벨로 되므로 트랜지스터(33)가 도통되어 출력단자(36)가 Vss로 방전되게 된다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 메모리셀의 데이터유지특성을 정확하게 그리고 단시간내에 측정할 수 있는 불휘발성 반도체기억장치를 제공할 수 있게 된다.

Claims (4)

  1. 제1노드(12)와, 접지전위인 제2노드(Vss), 소정의 통상적인 기록전압에 의해 기록된 데이터를 저장하기 위해 드레인 및 드레숄드전위를 갖는 다수의 불휘발성 메모리셀(16) 및, 이들 메모리셀(16)에 데이터를 전송하기 위해 접속되는 다수의 비트선(14)을 구비하고 있는 반도체기억장치에 있어서, 드레숄드전위의 변화를 검출하기 위해 통상적인 기록전압에서 모든 비트선(14)의 메모리셀(16)을 동시에 테스트하도록 상기 비트선(14)에 접속되는 회로수단(11, 13, 19, 20, 21)을 갖추고 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 불휘발성 메모리셀(16)은 부유게이트를 포함하고 있고, 이 불휘발성 메모리셀(16)은 비트선(14)중 하나와 제2 노드(Vss)간에 접속되는 것을 특징으로 하는 불휘발성 반도체기억장치.
  3. 제1항에 있어서, 상기 회로수단은 데이터가 불휘발성 메모리셀(16)에 기록될 때 이 메모리셀(16)에 소정의 통상적인 기록전압을 공급하기 위한 전압공급수단(11, 13)을 포함하는 것을 특징으로 하는 불휘발성 반도체기억장치.
  4. 제1항에 있어서, 상기 회로수단은 제2선택용 트랜지스터(19)와 터미셀(20)을 포함하고 있고, 상기 제2선택용 트랜지스터(19)는 제1노드(12)와 상기 데미셀(20)간에 접속되며, 상기 더미셀(20)은 제2노드(Vss)에 접속되는 것을 특징으로 하는 불휘발성 반도체기억장치.
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