KR950001779A - 전기적 및 집합적으로 소거 가능한 특성을 갖는 영속성 반도체 메모리장치 - Google Patents
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Abstract
반도체 메모리장치가 2n워드라인(WL), 다수개의 비트라인(BL), 워드라인 및 비트라인의 각 교차점에 배치되는 다수개의 영속성 메모리셀(MC), 워드라인 및 비트라인의 선택된 하나의 교차점에 배치된 메모리셀에 데이타를 기록하기 위한 기록회로 및 메모리 셀로부터 데이타를 판독하기 위한 감지 증폭기(107)를 갖는다.
더욱이, 반도체 메모리장치는 2n워드라인 중에서 2m(n>m)워드라인의 블록을 동시에 선택하기 위한 첫번째 유니트(101,102,120) 및 2m워드라인 중에서 2k(n>k) 워드라인의 블록을 선택하지 않기 위한 두번째 유니트(101,102,120)로 구성된다. 두번째 유니트(101,102,120; 120,130)는 2k워드라인의 블록을 선택하지 않고, 2m워드라인 중에서 2k워드라인의 어느 하나가 결함이 있을때 2n워드라인 외부에 준비된 2k워드라인의 블록을 선택한다. 연속하여 용장 워드라인이 효과적으로 채용되고, 기록 및 검정동작이 안정화되고, 그것에 의해 반도체 메모리장치의 수율 및 동작이 개선된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제11도는 본 발명의 첫번째 양상에 따른 반도체 메모리장치의 실시예를 나타내고 있는 회로 블록도, 제12도는 제11도의 반도체 메모리장치의 로우어드레스 버퍼를 나타내고 있는 회로도, 제13도는 제11도의 반도체 메모리장치의 로우디코더를 나타내고 있는 회로도, 제14도는 제11도의 반도체 메모리장치의 일치회로를 나타내고 있는 회로도, 제15도는 제11도의 반도체 메모리장치의 로우디코더의 중요부를 나타내고 있는 회로도.
Claims (61)
- 2n워드라인(WL), 다수개의 비트라인(BL), 상기 워드라인 및 비트라인의 각 교차점에 배치되는 MIS트랜지스터로 각각 형성되고, 상기 MIS 트랜지스터의 임계전압이 외부에서 전기적으로 제어 가능한 다수개의 영속성 메모리 셀(MC), 상기 워드라인 및 비트라인의 선택된 하나의 교차점에 배치된 메모리 셀에 데이타를 기록하기 위한 기록회로(106), 상기 메모리 셀로부터 데이타를 판독하기 위한 감지 증폭기(107), 상기 2n워드라인 중에서 2m(n>k)워드라인의 블록을 동시에 선택하기 위한 첫번째 수단(101,102,120) 및 상기 2m워드라인 중에서 2k(m>k)워드라인의 블록을 선택하지 않기 위한 두번째 수단(101,102,120)으로 이루어지고, 상기 두번째 수단(101,102,120; 120,130)은 상기 2k워드라인 중에서 상기 2k워드라인의 어느 하나가 결함이 있을때 상기 Wk워드라인의 블록을 선택하지 않고 상기 2n워드라인 외부에 준비된 2k워드라인의 블록을 선택하는 반도체 메모리장치.
- 제1항에 있어서, 상기 선택된 워드라인이 음전압을 수신하고, 상기 비선택 워드라인이 제로 또는 양 전압을 수신하는 반도체 메모리장치.
- 제1항에 있어서, 상기 2n워드라인의 블록이 리얼 셀 블록을 형성하고, 상기 2m워드라인의 블록이 소거블록을 형성하고, 상기 2n워드라인의 블록외부의 2k워드라인의 블록이 용장 셀 블록을 형성하는 반도체 메모리장치.
- 제1항에 있어서, 상기 반도체 메모리장치가 플래쉬 메모리로 구성되는 반도에 메로리장치.
- 2n워드라인(WL), 다수개의 비트라인(BL), 상기 워드라인 및 비트라인의 각 교차점에 배치되는 MIS트랜지스터로 각각 형성되고, 상기 MIS 트랜지스터의 임계전압이 외부에서 전기적으로 제어 가능한 다수개의 영속성 메모리 셀(MC), 상기 워드라인 및 비트라인의 선택된 하나의 교차점에 배치된 메모리 셀에 데이타를 기록하기 위한 기록회로(106), 상기 메모리 셀로부터 데이타를 판독하기 위한 감지 증폭기(109), 상기 2n워드라인 중에서 2m(n>m)워드라인을 동시에 선택하기 위한 첫번째 수단(101,102,120) 및 상기2m워드라인 중에서 2k(m>k)워드라인의 블록을 선택하지 않기 위한 두번째 수단(101,102,120) 메모리 셀 트랜지스터의 임계전압이 비선택 워드라인의 전위를 초과하도록, 그것의 임계전압이 비선택 워드라인의 전위보다 더 낮고, 상기 2k워드라인에 포함된 메모리 셀 트랜지스터에 기록되는 데이타 및 용장 워드 셀로서 사용되는 상기 2n워드라인의 외부에 준비된 2k워드라인의 블록으로 이루어지는 반도체 메모리장치.
- 제5항에 있어서, 상기 반도체 메로리장치가 플래쉬 메모리로 구성되는 반도체 메로리장치.
- 다수의 워드라인(WL), 다수개의 비트라인(BL), 상기 워드라인 및 비트라인의 각 교차점에 배치되는 MIS트랜지스터로 각각 형성되고, 상기 MIS 트랜지스터의 임계전압이 외부에서 전기적으로 제어 가능한 다수개의 영속성 메모리 셀(MC), 상기 워드라인 및 비트라인의 선택된 하나의 교차점에 배치된 메모리 셀에 데이타를 기록하기 위한 기록회로(106) 및 상기 메모리 셀로부터 데이타를 판독하기 위한 감지 증폭기(107)로 이루어지고, 상기 메모리 셀 트랜지스터의 임계전압이 비선택 워드라인의 전위보다 더 높게 증가되어 상기 셀 트랜지스터에 데이타를 기록할때 워드라인에 접속된 메모리 셀 트랜지스터에 데이타를 기록할때 워드라인에 접속된 메모리 셀 트랜지스터의 드레인 전류가 그것의 채널전류보다 더 낮아지지고 각각의 워드라인이 제어되는 반도체 메모리장치.
- 제7항에 있어서, 각각의 워드라인이 펄스신호(W)에 따라 신호를 인가함으로써 제어되는 반도체 메로리장치.
- 제7항에 있어서, 상기 반도에 메모리장치가 플래쉬 메모리로 구성되는 반도체 메모리장치.
- 다수개의 워드라인(WL), 다수개의 비트라인(BL), 상기 워드라인 및 비트라인의 각 교차점에 배치되는 MIS트랜지스터로 각각 형성되고, 상기 MIS트랜지스터의 임계전압이 외부에서 전기적으로 제어 가능한 다수개의 영속성 메모리 셀(MC), 상기 워드라인 및 비트라인의 선택된 하나의 교차점에 배치된 메모리셀에 데이타를 기록하기 위한 기록회로(106) 및 상기 메모리 셀로부터 데이타를 판독하기 위한 감지 증폭기(107)로 이루어지고, 상기 감지 증폭기의 출력전류가 정상 데이타 판독동작 소거 검정동작 및 기록 검정동작을 실현하기 위해 다른 용량을 갖는 두개의 부하(load) 트랜지스터의 ON상태의 결합에 따라 변화되는 반도체 메모리장치.
- 제10항에 있어서, 표준전압(Vss)이 워드라인에 접속되는 임의의 셀 트랜지스터에 관해 상기 기록 검정 또는 소거 검정 동작을 수행하기 위해 사용되는 전압을 워드라인에 제공하도록 증가되는 반도체 메모리 장치.
- 제10항에 있어서, 동일한 공정에서 제작된 p채널형 및 n채널형 트랜지스터가 워드라인에 접속된 임의의 셀 트랜지스터에 관해 상기 기록 검정 또는 소거 검정동작을 수행하기 위해 사용되는 전압을 워드라인에 제공하도록 다이오드와 같이 직렬로 접속되는 반도체 메모리장치.
- 제10항에 있어서, 상기 반도체 메모리장치가 플래쉬 메모리로 구성되는 반도체 메모리장치.
- 블록으로 분할된 다수개의 리얼 메모리 셀(208), 상기 리얼 메모리 셀의 결함있는 셀로 대치되는 다수개의 용량 메모리 셀(206), 상기 리얼 메모리 셀의 각각 블록의 결함있는 어드레스를 지정하기 위한 다수개의 결함 어드레스 지정수단(201A,TA,201B,TB) 및 상기 결함있는 어드레스와 상기 리얼 메모리 셀의 상기 블록의 어드레스를 비교하기 위해 상기 결함 어드레스 지정수단에 의해 공유되는 어드레스 비교수단(204)으로 이루어지는 반도체 메로리장치.
- 제14항에 있어서, 상기 결함있는 어드레스 지정수단 및 어드레스 비교수단을 갖는 융장회로(200), 상기 리얼 셀 블록의 하나를 지정하기 위한 블록어드레스 및 상기 용장회로의 출력을 수신하고, 상기 지정된 리얼 셀 블록에서 상기 메모리 셀의 선택 및 비선택을 제어하기 위한 리얼 셀 선택수단(205) 및 용정회로 및 블록어드레스의 출력을 수신하고, 상기 용장 셍의 선택 및 비선택을 제어하기 위한 용장 셀 선택수단(205)으로 이루어진 반도체 메로리장치.
- 다수개의 메모리 셀을 갖는 리얼 셀 어레이(208) 및 상기 리얼 셀 어레이의 결함있는 메모리 셀로 대치되는 다수개의 용장 셀(206), 외부로 제공된 어드레스에 따라 결함있는 어드레스에 데이타를 기록하기 위한 용장 정보 저장 셀 어레이(221;221,223), 외부로 제공된 어드레스에 따라 상기 용장 정보 저장 셀 어레이를 선택하기 위한 셀 선택회로(220) 및 상기 셀 선택회로에 의해 선택된 용장 정보 저장 셀 어레이의 출력을 판독하고, 용장신호를 제공하기 위한 판독회로(222;222,224)로 이루어진 반도체 메모리장치.
- 제16항에 있어서, 상기 용장 정보 저장 셀 어레이 및 판독회로가 복수로 제공되고, 상기 판독회로의 출력이 동작되고, 그것에 의해 다수개의 용장신호가 출력되는 반도체 메모리장치.
- 제16항에 있어서, 상기 용장 정보 저장 셀 어레이가 다수개의 영속성 메모리 셀 트랜지스터로 구성되는 반도체 메모리장치.
- 상기 반도체 메모리장치에 결합된 내부 알고리듬에 따라 데이타가 자동적으로 기록 및 소거되는 전기적으로 소거 가능한 영속성 메모리 셀로 구성되는 반도체 메모리장치에 있어서, 기록 또는 소거동작의 허용값이 상기 변화 가능한 내부 알고리듬에 따라 수행되는 반도체 메모리장치.
- 제19항에 있어서, 상기 반도체 메모리장치가 플래쉬 메모리로 구성되고, 기록 또는 소거동작의 허용값이 기록펄스 또는 소거펄스의 수에 의해 결정되는 반도체 메모리장치.
- 제20항에 있어서, 딜리버리 테스트에서 인가되는 상기 펄스의 최대수가 상기 딜리버리 테스트에 관해 더심한 조건을 부과하여 감소되는 반도체 메모리장치.
- 제19항에 있어서, 상기 반도체 메모리장치가 플래쉬 메모리로 구성되고, 기록 또는 소거동작의 허용값이 기록펄스 또는 소거펄스이 폭에 의해 결정되는 반도체 메모리장치.
- 제22항에 있어서, 딜리버리 테스트에서 인가되는 상기 펄스의 최대폭이 상기 딜리버리 테스트에 관해 더 심한 조건을 부과하여 감소되는 반도체 메모리장치.
- 제19항에 있어서, 기록 또는 소거동작의 허용값의 변화가 상기 반도체 메모리장치의 특정의 단자에 고전압을 인가하여 수행되는 반도체메모리장치.
- 다수개의 워드라인(WL), 다수개의 비트라인(BL), 상기 워드라인 및 비트라인의 각 교차점에 배치된 MIS트랜지스터로 각각 형성되고, 상기 MIS트랜지스터의 임계전압이 외부에서 전기적으로 제어 가능한 다수개의 메모리 셀(MCo), 및 상기 메모리 셀의 드레인에 기록전압(Vpp)을 공급하기 위한 기록전압 공급 트랜지스터(406)로 이루어지고, 상기 기록 전압 공급 트랜지스터가 상기 메모리 셀의 드레인에 기록전압을 효과적으로 공급하는 P채널형 MIS트랜지스터로 형성되는 반도체 메모리장치.
- 제25항에 있어서, 상기 반도체 메모리장치가 플래쉬 메모리로 구성되는 반도체 메모리장치.
- 다수개의 워드라인(WL), 다수개의 비트라인(BL), 상기 워드라인 및 비트라인의 각 교차점에 배치된 MIS트랜지스터로 각각 형성되고, 상기 MIS트랜지스터의 임계전압이 외부에서 전기적으로 제어 가능한 다수개의 메모리 셀(MCo), 및 상기 메모리 셀의 드레인에 기록전압(Vpp)을 공급하기 위한 기록전압 공급 트랜지스터(406)로 이루어지고, 상기 기록 전압 공급 트랜지스터가 n채널형 MIS트랜지스터로 형성되고, 반도체 메모리장치가 상기 기록전압 공급 트랜지스터의 게이트 전압을 적어도 기록전압과 상기 기록전압 공급 트랜지스터의 임계전압의 합에 이르기까지 증가시키도록 배치되는 스탭업 수단으로 구성되는 반도체 메모리장치.
- 제27항에 있어서, 상기 반도체 메모리장치가 플래쉬 메모리로 구성되는 반도체 메모리장치.
- 다수개의 워드라인(WL), 다수개의 비트라인(BL), 상기 워드라인 및 비트라인의 각 교차점에 배치된 MIS트랜지스터로 각각 형성되고, 상기 MIS트랜지스터의 임계전압이 그것의 플로팅 게이트에 제어되는 전하에 따라 외부에서 전기적으로 제어가능하고, 상기 MIS트랜지스터의 플로팅 게이트가 상기 메모리 셀을 집합적으로 소거하도록 동시에 방전되는 다수개의 메모리 셀(MC)을 포함하는 메모리 셀 어레이, 데이타를 판독할때 집합적인 소거에 의해 오버이레이징 된 메모리 셀을 포함하는 비선택 워드라인에 대해 비선택 상태를 설정하기 위한 두번째 전원(5025)로 이루어진 반도체 메모리장치.
- 제29항에 있어서, 상기 메모리 셀이 보강 n채널형 MIS트랜지스터로 형성되고, 상기 첫번째 전원이 정상 양전압(Vcc)을 발생시키기 위한 양전압 소오스이고, 상기 두번째 전원이 상기 오버이레이징에 기인하여 공급 트랜지스터의 기능을 갖는 상기 오버이레이징 된 n채널형 MIS트랜지스터를 단락(OFF)시키기 위해 소정의 음전압을 발생시키기 위한 음전압 소오스 반도체 메모리장치.
- 제29항에 있어서, 상기 반도체 메모리장치가 플래쉬 메모리로 구성되는 반도체 메모리장치.
- 다수개의 워드라인(WL), 다수개의 비트라인(BL), 상기 워드라인 및 비트라인의 각 교차점에 배치되는 MIS트랜지스터로 각각 형성되고, 상기 MIS트랜지스터의 임계전압이 그것의 플로팅 게이트에 주입되는 전하에 따라 외부에서 전기적으로 제어 가능하고, 상기 MIS트랜지스터의 플로팅 게이트가 상기 메모리셀을 집합적으로 소거하도록 동시에 방전되는 다수개의 메모리 셀(MC)을 포함하는 메모리 셀 어레이, 데이타를 판독할때 상기 워드라인에 접속된 메모리 셀을 선택하기 위해 선택된 워드라인에 정상전압을 인가하기 위 첫번째 로우디코더(5221) 및 데이타를 판독할때, 상기 선택된 워드라인에 접속된 각각의 메모리 셀의소오스에 소정의 소오스 전압(Vss)를 인가하고, 상기 집합적 소거에 의해 오버이레이징 된 셀들을 포함하여 비선택 워드라인에 접속된 메모리 셀의 소오스에 비선택 상태 설정 전압을 인가하기 위한 두번째 로우디코더(5222)로 이루어진 반도체 메모리장치.
- 제32항에 있어서, 상기 메모리 셀이 보강 N채널형 MIS트랜지스터로 형성되고, 상기 두번째 로우디코더가 상기 선택된 워드라인에 접속된 각각의 셀트랜지스터의 소오스에 낮은 소오스 전압(Vss)를 인가하고, 상기 비선택 워드라인에 접속된 메모리 셀의 소오스에 선택된 비트라인의 레벨보다 더 높은 전압을 인가하는 반도체 메모리장치.
- 제33항에 있어서, 상기 두번째 로우디코더가 데이타를 판독할때, 상기 비선택 워드라인에 접속된 메모리 셀의 소오스에 상기 선택된 비트라인의 레벨과 동일한 전압을 인가하는 반도체 메모리장치.
- 제32항에 있어서, 상기 반도체 메모리장치가 플래쉬 메모리로 구성되는 반도체 메모리장치.
- 다수개의 워드라인(WL), 다수개의 비트라인(BL), 상기 워드라인 및 비트라인의 각 교차점에 배치되는 MIS트랜지스터로 각각 형성되고, 상기 MIS트랜지스터의 임계전압이 그것의 플로팅 게이트에 주입되는 전하에 따라 외부에서 전기적으로 제어 가능하고, 상기 MIS트랜지스터의 플로팅 게이트가 상기 메모리 셀을 집합적으로 소거하도록 동시에 방전되는 다수개의 메모리 셀(MC)을 포함하는 메모리 어레이로 이루어지고, 상기 반도체 메모리장치의 오버이레이징 된 메모리 셀을 활용하는 방법이 상기 집합적인 소거에 의해 오버이레이징 된 메모리 셀을 검출하고, 상기 오버이레이징 된 메모리 셀에 데이타를 기록하고, 그것에의해 상기 오버이레이징된 메모리 셀을 활용하는 반도체 메모리장치.
- 다수개의 워드라인(WL), 다수개의 비트라인(BL), 상기 워드라인 및 비트라인의 각 교차점에 배치되는 MIS트랜지스터로 각각 형성되고, 상기 MIS트랜지스터의 임계전압이 그것의 플로팅 게이트에 주입되는 전하에 따라 외부에서 전기적으로 제어 가능한 다수개의 메모리 셀(MC)를 포함하는 메모리 셀 어레이, 소거하기 전에 상기 메모리 셀 어레이의 모든 메모리 셀을 기록하기 위한 소거전 기록수단, 상기 소거전 기록수단에 의해 모든 기록된 메모리 셀을 소거하고, 상기 소거를 검정하기 위한 소거수단, 상기 소거수단에 의해 소거되고 검정된 메모리 셀 중에서 오버이레이징 된 메모리 셀을 검출하기 위한 오버이레이징 셀 검출 수단 및 상기 오버이레이징 셀 검출수단에 의해 검출된 상기 오버이레이징 된 메모리 셀을 기록하고, 그것에 의해 상기 오버이레이징 된 메모리 셀을 활용하기 위한 오버이레이징 셀 활용수단으로 이루어지는 반도체 메모리장치.
- 다수개의 워드라인(WL), 다수개의 비트라인(BL) 및 상기 워드라인 및 비트라인의 각 교차점에 배치되는 MIS트랜지스터로 각각 형성되고, 상기 MIS트랜지스터의 임계전압이 외부에서 전기적으로 제어 가능한 다수개의 영속성 메모리 셀로 이루어지고, 상기 영속성 메모리 셀이 블록어드레스 버퍼에 의해 제공된 블록선택신호에 따라 선택되는 다수개의 셀 블록(B10,B20)으로 분할되고, 각각의 상기 셀 블록이 데이타 소거수단 및 상기 블록 선택신호를 래칭하기 위한 래칭수단을 갖고, 그것에 의해 상기 블록 선택신호를 래치하는 셀 블록의 데이타가 동시에 제거되는 반도체 메모리장치.
- 제38항에 있어서, 상기 반도체 메모리장치가 상기 각각의 셀 블록에서 셀 데이타를 판정하기 위한 데이타 판정회로(7271,7272), 기록 및 기록검정 동작에 대한 기대값 뿐만 아니라 소거 검정동작에 대한 기대값을 각각 저장하기 위한 기대값 저장회로(7021,7022), 상기 데이타 판정회로의 출력신호와 기대값을 각각 비교하고 일치신호를 제공하는 일치회로(7031,7032) 및 상기 각각의 셀 블록으로부터 일치신호의 논리곱을 제공하기 위한 논리회로(704)로 구성되는 반도체 메모리장치.
- 제38항에 있어서, 상기 반도체 메모리장치가 상기 각각의 셀 블록에서 셀 데이타를 판정하기 위한 데이타 판정회로(7271,7272), 기록 및 기록 검정동작에 대한 기대값 뿐아니라 소거검정에 대한 기대값을 각각 발생시키기 위한 기대값 발생기(7041,7042), 상기 데이타 판정회로의 출력신호를 기대값과 비교하고, 일치신호를 제공하기 위한 일치회로(7031,7032) 및 상기 각각의 셀 블록으로부터 일치신호의 논리곱을 제공하기 위한 논리회로(704)로 구성되는 반도체 메모리장치.
- 제38항에 있어서, 상기 반도체 메모리장치가 상기 각각의 셀 블록에서 셀 데이타를 판정하기 위한 데이타 판정회로(7021,7022), 소거 및 기록동작에 따라 상기 데이타 판정회로의 출력신호를 각각 발전시키기 위한 데이타 반전회로(7061,7062) 및 상기 각각의 셀 블록으로부터 상기 데이타 반전회로의 논리곱을 제공하기 위한 논리회로(704)로 구성되는 반도체 메모리장치.
- 정상전압(Vcc)을 수신하기 위한 첫번째 단자(805), 고전압(Vpp)이 데이타를 판독하기 위해 필요한 상기 정상전압(Vcc)보다 더 높은 데이타를 기록 또는 소거하기 위해 필요하고, 고전압 공급수단(802)으로 부터 상기 고전압(Vpp)을 수신하기 위한 두번째 단자(806) 및 상기 고전압 공급수단(802)에 상기 고전압의 공급을 제어하는 제어신호를 제공하기 위한 세번째 단자(807)로 이루어지는 반도체 메모리장치.
- 제42항에 있어서, 상기 반도체 메모리장치가 반도체 메모리장치에 입력 명령에 의해 지정되는 동작이 고전압을 필요로 하는지의 여부를 판정하고, 만약 동작이 고전압을 필요로 한다면 상기 고전압의 공급을 시작하도록 제어신호를 제공하고, 그렇지 않다면 고전압을 중지하는 제어신호를 제공하는 명령결정수단(849)을 포함하는 반도체 메모리장치.
- 제42항에 있어서, 상기 반도체 메모리장치가 공급된 고전압이 소정의 값보다 더 큰지의 여부를 테스트하는 전압 테스트수단(580)을 포함하고, 상기 고전압을 필요로 하는 동작이 만약 공급된 고전압이 소정의 값보다 더 클 경우 시작되는 반도체 메모리장치.
- 제42항에 있어서, 상기 반도체 메모리장치가 상기 고전압의 공급을 시작하도록 제어신호가 전동된후 소정의 시간으로 고전압을 필요로 하는 동작의 시작을 지연시키는 지연수단(872)를 포함하는 반도체 메모리장치.
- 제42항에 있어서, 상기 반도체 메모리장치가 플래쉬 메모리로 결정되는 반도체 메모리장치.
- 데이타를 판독하기 위해 필요한 정상전압(Vcc)보다 더 높고 데이타를 기록 또는 소거하기 위해 필요한 고전압(Vpp)를 공급하기 위해 필요한 고전압(Vpp)를 공급하기 위한 스탭업회로(813) 및 반도체 메모리장치에 입력 명령에 의해 지정되는 동작이 고전압을 필요로 하는지의 여부를 판정하고, 만약 동작이 고전압을 필요로 한다면 상기 고전압의 공급을 시작하도록 제어신호를 제공하고, 그렇지 않다면 고전압을 중지하는 제어신호를 제공하는 명령 결정수단(849)로 이루어지는 반도체 메모리장치.
- 제47항에 있어서, 상기 스탭업(813)의 수동 요소가 반도체 메모리장치의 외부에 배치되는 반도체 메모리장치.
- 제48항에 있어서, 상기 수동 요소가 인덕턴스 소자(886)인 반도체 메모리장치.
- 제48항에 있어서, 상기 수동 요소가 캐패시턴스 소자(894)인 반도체 메모리장치.
- 제47항에 있어서, 상기 반도체, 메모리장치가 공급된 고전압이 소정의 값보다 더 큰지의 여부를 테스트하는 전압 데스트수단(950)을 포함하고, 상기 고전압을 필요로 하는 동작이 상기 공급된 고전압이 소정의 값보다 더 클 경우에 시작되는 반도체 메모리장치.
- 제37항에 있어서, 상기 반도체 메모리장치가 상기 고전압의 공급을 시작하도록 제어신호가 전송된 후 소정의 시간으로 고전압을 필요로 하는 동작의 시작을 지연시키는 지연수단(872)을 포함하는 반도체 메모리장치.
- 제48항에 있어서, 상기 반도체 메모리장치 및 수동 요소가 동일한 패키지(packae)내에 봉합되는 반도체 메모리장치.
- 제47항에 있어서, 상기 반도체 메모리장치가 플래쉬 메모리로 결정되는 반도체 메모리장치.
- 반도체 메모리장치에 데이타를 기록 및 소거하기 위해 필요한 고전압을 발생시키기 위한 스탭업 회로 및 기억 저장수단의 일부로서 반도체 메모리장치를 갖는 컴퓨터 시스템에 있어서, 상기 반도체 메모리장치에 대한 억세스 동작에 대응하여 상기 스탭업 회로를 제어하기 위한 제어신호를 자동적으로 발생시키는 제어수단을 포함하는 컴퓨터 시스템.
- 다수개의 워드라인(WL), 다수개의 비트라인(BL), 상기 워드라인 및 비트라인의 각 교차점에 배치된 다수개의 메모리 셀(MC), 정상 디코딩 기능에서 어드레스신호에 따라 상기 메모리 셀을 선택하고, 테스트 기능에서 워드라인 또는 비트라인의 완전 선택동작 또는 비선택동작을 수행하기 위한 디코더회로(901; 912,914) 및 첫번째 전원(904) 및 두번째 전원(905)에 접속되는 출력로우 또는 디코딩 로우에 이루어지고, 상기 첫번째 전원은 고전압(Vcc)을 공급하고 상기 두번째 전원은 제어신호(AH,AL)에 대응하여 표준전압(Vss) 또는 상기 고전압을 공급하는 반도체 메모리장치.
- 제56항에 있어서, 첫번째 전도형의 첫번째 트랜지스터, 직렬로 첫번째 트랜지스터에 접속된 두번째 전도형의 두번째 트랜지스터, 상기 첫번째 및 두번째 트랜지스터의 사이에서 첫번째 검출기의 첫번째 출력 말단을 형성하는 노드, 첫번째 및 두번째의 게이트에 접속된 고전압 공급원, 상기 첫번째 트랜지스터의 말단에 접속된 외부 입력단자, 및 상기 두번째 트랜지스터의 말단에 접속된 저전압 공급원을 포함하는 첫번째 검출기, 두번째 전도형의 세번째 트랜지스터, 직렬로 상기 세번째 트랜지스터에 접속된 첫번째 전도형의 네번째 트랜지스터, 상기 세번째 및 네번째 트랜지스터의 사이에서 두번째 검출기의 두번째 출력말단을 형성하는 노드, 상기 세번째 및 네번째의 트랜지스터의 게이트에 접속된 고전압 공급원, 상기 세번째 트랜지스터의 말단에 접속된 외부 입력단자 및 상기 네번째 트랜지스터의 말단에 접속된 저전압 공급원을 포함하는 두번째 검출기 및 상기 디코더 회로에 테스트신호를 제공하기 위해 첫번째 및 두번째 검출기로부터의 출력신호에 따라 논리동작을 수행하는 동작회로로 이루어진 반도체 메모리장치.
- 제56항에 있어서, 상기 반도체 메모리장치가 플래쉬 메모리로 결정되는 반도체 메모리장치.
- 다수개의 워드라인(WL), 다수개의 비트라인(BL), 상기 워드라인 및 비트라인의 각 교차점에 배치된 다수개의 메모리 셀(MC), 정상 디코딩 기능에서 어드레스신호에 따라 상기 메모리 셀을 선택하고, 테스트 기능에서 워드라인 또는 비트라인의 완전 선택동작 또는 비선택동작을 수행하기 위한 디코더회로(901; 912,914) 및 첫번째 전원(904) 및 두번째 전원(905)에 접속되는 출력로우 또는 디코딩 로우로 이루어지고, 상기 첫번째 전원이 표준전압(Vss)을 공급하고, 상기 두번째 전원이 제어신호(AH,AL)에 대응하여 표준전압(Vss) 또는 상기 고전압을 공급하는 반도체 메모리장치.
- 제59항에 있어서, 첫번째 전도형의 첫번째 트랜지스터, 직렬로 첫번째 트랜지스터에 접속된 두번째 전도형의 두번째 트랜지스터, 상기 첫번째 및 두번째 트랜지스터의 사이에서 첫번째 검출기의 첫번째 출력 말단을 형성하는 노드, 첫번째 및 두번째의 게이트에 접속된 고전압 공급원, 상기 첫번째 트랜지스터의 말단에 접속된 외부 입력단자, 및 상기 두번째 트랜지스터의 말단에 접속된 저전압 공급원을 포함하는 첫번째 검출기, 두번째 전도형의 세번째 트랜지스터, 직렬로 상기 세번째 트랜지스터에 접속된 첫번째 전도형의 네번째 트랜지스터, 상기 세번째 및 네번째 트랜지스터의 사이에서 두번째 검출기의 두번째 출력말단을 형성하는 노드, 상기 세번째 및 네번째의 트랜지스터의 게이트에 접속된 고전압 공급원, 상기 세번째 트랜지스터의 말단에 접속된 외부 입력단자 및 상기 네번째 트랜지스터의 말단에 접속된 저전압 공급원을 포함하는 두번째 검출기 및 상기 디코더 회로에 테스트신호를 제공하기 위해 첫번째 및 두번째 검출기로부터의 출력신호에 따라 논리동작을 수행하는 동작회로로 이루어진 반도체 메모리장치.
- 제59항에 있어서, 상기 반도체 메모리장치가 플래쉬 메모리로 결정되는 반도체 메모리장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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