JP2923985B2 - Ｅｅｐｒｏｍ装置 - Google Patents
Ｅｅｐｒｏｍ装置Info
- Publication number
- JP2923985B2 JP2923985B2 JP19494089A JP19494089A JP2923985B2 JP 2923985 B2 JP2923985 B2 JP 2923985B2 JP 19494089 A JP19494089 A JP 19494089A JP 19494089 A JP19494089 A JP 19494089A JP 2923985 B2 JP2923985 B2 JP 2923985B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- electrode
- supply voltage
- circuit
- write
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はEEPROM装置に関し、特に書込み／消去用の電
圧を発生する回路を備えたEEPROM装置に関する。
圧を発生する回路を備えたEEPROM装置に関する。
一般に、この種のEEPROM装置においては、データの書
込み／消去用の電圧として外部供給電源（VCC）をチャ
ージポンプ系回路にて昇圧した電圧（通常VCC＝5Vに対
し18V前後、以下、昇圧電圧という）がメモリセル及び
その周辺回路に供給されるようになっている。
込み／消去用の電圧として外部供給電源（VCC）をチャ
ージポンプ系回路にて昇圧した電圧（通常VCC＝5Vに対
し18V前後、以下、昇圧電圧という）がメモリセル及び
その周辺回路に供給されるようになっている。
従来、この種のEEPROM装置は、第５図に示すように、
書込み／消去に係る機能ブロックである、制御回路ブロ
ック1,書込み／消去制御回路2,及びチャージポンプ系回
路３に直接外部供給電源（VCC）を供給する構成となっ
ていた。
書込み／消去に係る機能ブロックである、制御回路ブロ
ック1,書込み／消去制御回路2,及びチャージポンプ系回
路３に直接外部供給電源（VCC）を供給する構成となっ
ていた。
この回路の動作として、データの読出し時には、チャ
ージポンプ系回路３は動作せず、昇圧電圧VHは発生しな
い。
ージポンプ系回路３は動作せず、昇圧電圧VHは発生しな
い。
一方、書込み／消去動作時にはチャージポンプ系回路
３が動作して昇圧電圧VHがメモリセル及びその周辺回路
に供給される。
３が動作して昇圧電圧VHがメモリセル及びその周辺回路
に供給される。
この動作は、チップ選択信号CE,出力イネーブル信号O
E,及び書込みイネーブルWEにより制御される。
E,及び書込みイネーブルWEにより制御される。
ただし、この構成の場合、電源の投入／しゃ断時に、
チャージポンプ系回路３が誤って動作すると、昇圧電圧
VHが発生し、メモリセルに対しデータの誤書込み、誤消
去という問題が発生してしまう。この為、次のような誤
書込み防止対策が適用されている。
チャージポンプ系回路３が誤って動作すると、昇圧電圧
VHが発生し、メモリセルに対しデータの誤書込み、誤消
去という問題が発生してしまう。この為、次のような誤
書込み防止対策が適用されている。
（１）書込みイネーブル信号▲▼入力端子に誘導さ
れる20ns程度のパルス性ノイズに対して制御回路ブロッ
ク１で書込み禁止とする。
れる20ns程度のパルス性ノイズに対して制御回路ブロッ
ク１で書込み禁止とする。
（２）電源電圧VCCが２〜3V以下では、電圧検出して書
込みを禁止する。
込みを禁止する。
（３）チップ選択信号▲▼，出力イネーブル信号▲
▼，書込みイネーブル信号▲▼のレベルを電源
投入／しゃ断時にあらかじめ固定しておくことで、論理
的に書込みを禁止する。
▼，書込みイネーブル信号▲▼のレベルを電源
投入／しゃ断時にあらかじめ固定しておくことで、論理
的に書込みを禁止する。
これら誤書込み防止対策は、基本的にはチャージポン
プ系回路３の動作を禁止するというものである。この場
合、一般的なEEPROM装置では、書込み／消去動作はその
モードに入ると自動的に内部制御で処理され、書込み動
作をしゃ断できるのは、電源供給をしゃ断する以外にな
い。
プ系回路３の動作を禁止するというものである。この場
合、一般的なEEPROM装置では、書込み／消去動作はその
モードに入ると自動的に内部制御で処理され、書込み動
作をしゃ断できるのは、電源供給をしゃ断する以外にな
い。
上述した従来のEEPROM装置は、書込み／消去に係る制
御回路ブロック1,書込み／消去制御回路2,及びチャージ
ポンプ系回路３に直接外部供給電源VCCを供給する構成
となっているので、誤動作防止対策が施こされているも
のの、電源の投入／しゃ断時の回路の応答速度や電源の
変化速度によっては、誤動作を防止することができない
という欠点がある。特に前述の誤書込み防止対策の
（２），（３）項が動作の応答速度と関係し、誤って書
込み動作に入ってしまい、完全な対策とはならない。
御回路ブロック1,書込み／消去制御回路2,及びチャージ
ポンプ系回路３に直接外部供給電源VCCを供給する構成
となっているので、誤動作防止対策が施こされているも
のの、電源の投入／しゃ断時の回路の応答速度や電源の
変化速度によっては、誤動作を防止することができない
という欠点がある。特に前述の誤書込み防止対策の
（２），（３）項が動作の応答速度と関係し、誤って書
込み動作に入ってしまい、完全な対策とはならない。
本発明の目的は、確実に誤書込み／誤消去を防止する
ことができるEEPROM装置を提供することにある。
ことができるEEPROM装置を提供することにある。
本発明のEEPROMは、書き込み消去動作時に供給される
電源電圧から書き込み消去用の昇圧電圧を発生させるチ
ャージポンプ系回路と、このチャージポンプ系回路の出
力を電源電圧が所定の電位に達するまでは非活性化状態
に固定する電源電圧検出制御手段とを有するEEPROM装置
において、前記電源電圧検出制御手段は、第１電極を電
源電圧の入力端子に接続し第２電極を前記チャージポン
プ系回路の電源電圧供給端子に接続する第１のMOSトラ
ンジスタと、前記電源電圧の入力端子と前記トランジス
タのオンオフ制御用電極との間に従属接続した第１およ
び第２のインバータ並びに前記第１のインバータの出力
端および接地電位間に接続された容量素子からなる遅延
回路とで構成することを特徴とする。
電源電圧から書き込み消去用の昇圧電圧を発生させるチ
ャージポンプ系回路と、このチャージポンプ系回路の出
力を電源電圧が所定の電位に達するまでは非活性化状態
に固定する電源電圧検出制御手段とを有するEEPROM装置
において、前記電源電圧検出制御手段は、第１電極を電
源電圧の入力端子に接続し第２電極を前記チャージポン
プ系回路の電源電圧供給端子に接続する第１のMOSトラ
ンジスタと、前記電源電圧の入力端子と前記トランジス
タのオンオフ制御用電極との間に従属接続した第１およ
び第２のインバータ並びに前記第１のインバータの出力
端および接地電位間に接続された容量素子からなる遅延
回路とで構成することを特徴とする。
また、前記電源電圧検出制御手段は、第２のMOSトラ
ンジスタをさらに有し、このトランジスタの第１電極、
第２電極およびオンオフ制御用電極のうち、第１電極を
前記第１のMOSトランジスタの第２電極に接続し、第２
電極を接地電位に接続し、オンオフ制御用電極を前記第
１のインバータの出力端に接続することもできる。
ンジスタをさらに有し、このトランジスタの第１電極、
第２電極およびオンオフ制御用電極のうち、第１電極を
前記第１のMOSトランジスタの第２電極に接続し、第２
電極を接地電位に接続し、オンオフ制御用電極を前記第
１のインバータの出力端に接続することもできる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は第１の発明の一実施例を示すブロック図であ
る。
る。
この実施例は、制御回路ブロック１の出力信号と書込
みイネーブル信号▲▼とにより書込み／消去動作を
制御する書込み／消去制御回路２と、この書込み／消去
制御回路２の出力信号により書込み／消去動作時に、供
給される電源の電圧を昇圧して書込み／消去用の昇圧電
圧VHを発生するチャージポンプ系回路３と、外部供給電
源（VCC）が直接供給され、チップ選択信号▲▼，
出力イネーブル信号▲▼により書込み／消去動作及
び読出し動作を含む各種動作の制御処理を行う制御回路
ブロック１と、外部供給電源の電圧VCCが制御回路ブロ
ック１の動作が確定する所定のレベルに達するまでは第
１のレベルにあり前記所定のレベルを越えると第２のレ
ベルとなる電源電圧検出信号VDを出力する電源電圧検出
回路４と、電源電圧検出信号VDが第２のレベルになると
書込み／消去制御回路２及びチャージポンプ系回路３に
外部供給電源（VCC）を伝達する電源伝達回路５とを有
する構成となっている。
みイネーブル信号▲▼とにより書込み／消去動作を
制御する書込み／消去制御回路２と、この書込み／消去
制御回路２の出力信号により書込み／消去動作時に、供
給される電源の電圧を昇圧して書込み／消去用の昇圧電
圧VHを発生するチャージポンプ系回路３と、外部供給電
源（VCC）が直接供給され、チップ選択信号▲▼，
出力イネーブル信号▲▼により書込み／消去動作及
び読出し動作を含む各種動作の制御処理を行う制御回路
ブロック１と、外部供給電源の電圧VCCが制御回路ブロ
ック１の動作が確定する所定のレベルに達するまでは第
１のレベルにあり前記所定のレベルを越えると第２のレ
ベルとなる電源電圧検出信号VDを出力する電源電圧検出
回路４と、電源電圧検出信号VDが第２のレベルになると
書込み／消去制御回路２及びチャージポンプ系回路３に
外部供給電源（VCC）を伝達する電源伝達回路５とを有
する構成となっている。
次に、この実施例の動作について説明する。
制御回路ブロック1,書込み／消去制御回路2,及びチャ
ージポンプ回路３は第５図に示された従来のEEPROM装置
と同様の機能をもち同様の動作をするが、書込み／消去
制御回路２及びチャージポンプ回路３は電源伝達回路５
から電源が供給されたときのみ動作する。
ージポンプ回路３は第５図に示された従来のEEPROM装置
と同様の機能をもち同様の動作をするが、書込み／消去
制御回路２及びチャージポンプ回路３は電源伝達回路５
から電源が供給されたときのみ動作する。
電源電圧検出回路４は、外部供給電源の電圧VCCが予
め定められたレベル以上になると第２のレベルとなる電
源電圧検出信号VDを出力する。
め定められたレベル以上になると第２のレベルとなる電
源電圧検出信号VDを出力する。
電源伝達回路５は、例えばMOSトランジスタで形成さ
れ、電源電圧検出信号VDが第２のレベルになるとこのMO
Sトランジスタがオンとなり、外部供給電源（VCC）を書
込み／消去制御回路２及びチャージポンプ系回路３へ供
給する。
れ、電源電圧検出信号VDが第２のレベルになるとこのMO
Sトランジスタがオンとなり、外部供給電源（VCC）を書
込み／消去制御回路２及びチャージポンプ系回路３へ供
給する。
電源電圧検出信号VDが第２のレベルになるのは、制御
回路ブロック１の動作が確定し書込み／消去に係る制御
信号が確定するレベルに外部供給電源の電圧VCCが達し
たときである。
回路ブロック１の動作が確定し書込み／消去に係る制御
信号が確定するレベルに外部供給電源の電圧VCCが達し
たときである。
すなわち、制御回路ブロック１の動作及び制御信号が
確定してから書込み／消去制御回路２及びチャージポン
プ系回路３へ電源が供給されるので、電源投入時／しゃ
断時等における制御回路ブロック１の動作の不安定な期
間に書込み／消去制御回路２及びチャージポンプ系回路
３が動作することはなく、誤書込み／誤消去を防止する
ことができる。
確定してから書込み／消去制御回路２及びチャージポン
プ系回路３へ電源が供給されるので、電源投入時／しゃ
断時等における制御回路ブロック１の動作の不安定な期
間に書込み／消去制御回路２及びチャージポンプ系回路
３が動作することはなく、誤書込み／誤消去を防止する
ことができる。
なお、電源伝達回路５からの電源供給は後段のチャー
ジポンプ系回路３だけで、書込み／消去制御回路２へは
直接外部供給電源（VCC）を供給しても同様の効果が得
られる。
ジポンプ系回路３だけで、書込み／消去制御回路２へは
直接外部供給電源（VCC）を供給しても同様の効果が得
られる。
この誤書込み／誤消去は、通常、電源投入時に制御回
路ブロック１の動作が確定しないことにより発生するこ
とが多く、電源しゃ断時にはほぼ同時に全ての回路ブロ
ックの電源供給が停止するので比較的問題は少ない。
路ブロック１の動作が確定しないことにより発生するこ
とが多く、電源しゃ断時にはほぼ同時に全ての回路ブロ
ックの電源供給が停止するので比較的問題は少ない。
そこで、このポイントに重点をおいたのが第２の発明
である。
である。
第２図は第２の発明の一実施例を示すブロック図であ
る。
る。
この実施例は、制御回路ブロック1A内に第１図に示さ
れた書込み／消去制御回路２を統合し、電源伝達回路５
からの電源供給はチャージポンプ系回路３のみとし、か
つ電源伝達回路５の動作を、電源伝達制御回路６により
電源投入後、外部供給電源の電圧が所定のレベルに達し
た後にチャージポンプ系回路３へ電源が供給されるよう
に制御する構成となっている。
れた書込み／消去制御回路２を統合し、電源伝達回路５
からの電源供給はチャージポンプ系回路３のみとし、か
つ電源伝達回路５の動作を、電源伝達制御回路６により
電源投入後、外部供給電源の電圧が所定のレベルに達し
た後にチャージポンプ系回路３へ電源が供給されるよう
に制御する構成となっている。
すなわちこの第２の発明は、電源投入後、チャージポ
ンプ系回路３への電源供給を遅らせることにより、制御
回路ブロック1Aの動作及びその制御信号が確定してから
チャージポンプ系回路３を動作させ、電源投入後の誤書
込み／誤消去を防止している。
ンプ系回路３への電源供給を遅らせることにより、制御
回路ブロック1Aの動作及びその制御信号が確定してから
チャージポンプ系回路３を動作させ、電源投入後の誤書
込み／誤消去を防止している。
第３図及び第４図はそれぞれこの実施例に適用される
電源伝達回路5,電源伝達制御回路６の第１及び第２の具
体例を示す回路図である。
電源伝達回路5,電源伝達制御回路６の第１及び第２の具
体例を示す回路図である。
第３図に示された回路は、電源伝達制御回路６をイン
バータI1,I2及びコンデンサC1で構成し、電源投入時、
外部供給電源の電圧VCCの立上りを遅らせて電源伝達回
路５のトランジスタT1をオンするようにしたものであ
る。
バータI1,I2及びコンデンサC1で構成し、電源投入時、
外部供給電源の電圧VCCの立上りを遅らせて電源伝達回
路５のトランジスタT1をオンするようにしたものであ
る。
第４図に示された回路は、第３図に示された回路に更
にトランジスタT2を付加し、電源伝達回路５のトランジ
スタT1がオフ状態のとき電源伝達回路５の出力端、すな
わちチャージポンプ系回路３の電源供給端をトランジス
タT2のオン抵抗で終端し、チャージポンプ系回路３の電
源供給端にノイズが誘導されないようにしたものであ
る。
にトランジスタT2を付加し、電源伝達回路５のトランジ
スタT1がオフ状態のとき電源伝達回路５の出力端、すな
わちチャージポンプ系回路３の電源供給端をトランジス
タT2のオン抵抗で終端し、チャージポンプ系回路３の電
源供給端にノイズが誘導されないようにしたものであ
る。
以上説明したように本発明は、電源投入時等に外部供
給電源の電圧が、書込み／消去に係る制御回路ブロック
の動作が確定するレベルに達した後、書込み／消去用の
電圧を発生する回路ブロックへ電源を供給する構成とす
ることにより、制御回路ブロックの動作が確定していな
い外部供給電源の電圧のレベルでは書込み／消去用の電
圧を発生する回路ブロックは動作しないので、確実に誤
書込み／誤消去を防止することができる効果がある。
給電源の電圧が、書込み／消去に係る制御回路ブロック
の動作が確定するレベルに達した後、書込み／消去用の
電圧を発生する回路ブロックへ電源を供給する構成とす
ることにより、制御回路ブロックの動作が確定していな
い外部供給電源の電圧のレベルでは書込み／消去用の電
圧を発生する回路ブロックは動作しないので、確実に誤
書込み／誤消去を防止することができる効果がある。
第１図は第１の発明の一実施例を示すブロック図、第２
図は第２の発明の一実施例を示すブロック図、第３図及
び第４図はそれぞれ第２図に示された実施例の電源伝達
回路，電源伝達制御回路の第１及び第２の具体例を示す
回路図、第５図は従来のEEPROM装置の一例を示すブロッ
ク図である。 1,1A……制御回路ブロック、２……書込み／消去制御回
路、３……チャージポンプ系回路、４……電源電圧検出
回路、５……電源伝達回路、6,6A……電源伝達制御回
路、C1……コンデンサ、I1,I2……インバータ、T1,T2…
…トランジスタ。
図は第２の発明の一実施例を示すブロック図、第３図及
び第４図はそれぞれ第２図に示された実施例の電源伝達
回路，電源伝達制御回路の第１及び第２の具体例を示す
回路図、第５図は従来のEEPROM装置の一例を示すブロッ
ク図である。 1,1A……制御回路ブロック、２……書込み／消去制御回
路、３……チャージポンプ系回路、４……電源電圧検出
回路、５……電源伝達回路、6,6A……電源伝達制御回
路、C1……コンデンサ、I1,I2……インバータ、T1,T2…
…トランジスタ。
Claims (2)
- 【請求項１】書込み／消去動作時に供給される電源電圧
から書込み／消去用の昇圧電圧を発生させるチャージポ
ンプ系回路と、このチャージポンプ系回路の出力を電源
電圧が所定の電位に達するまでは非活性化状態に固定す
る電源電圧検出制御手段とを有するEEPROM装置におい
て、前記電源電圧検出制御手段は、第１電極を電源電圧
の入力端子に接続し第２電極を前記チャージポンプ系回
路の電源電圧供給端子に接続する第１のMOSトランジス
タと、前記電源電圧の入力端子と前記トランジスタのオ
ンオフ制御用電極との間に従属接続した第１および第２
のインバータ並びに前記第１のインバータの出力端およ
び接地電位間に接続された容量素子からなる遅延回路と
で構成することを特徴とするEEPROM装置。 - 【請求項２】前記電源電圧検出制御手段は、第２のMOS
トランジスタをさらに有し、このトランジスタの第１電
極、第２電極およびオンオフ制御用電極のうち、第１電
極を前記第１のMOSトランジスタの第２電極に接続し、
第２電極を接地電位に接続し、オンオフ制御用電極を前
記第１のインバータの出力端に接続する請求項１記載の
EEPROM装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19494089A JP2923985B2 (ja) | 1989-07-26 | 1989-07-26 | Ｅｅｐｒｏｍ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19494089A JP2923985B2 (ja) | 1989-07-26 | 1989-07-26 | Ｅｅｐｒｏｍ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0358393A JPH0358393A (ja) | 1991-03-13 |
| JP2923985B2 true JP2923985B2 (ja) | 1999-07-26 |
Family
ID=16332867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19494089A Expired - Lifetime JP2923985B2 (ja) | 1989-07-26 | 1989-07-26 | Ｅｅｐｒｏｍ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2923985B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2832091B2 (ja) * | 1991-03-01 | 1998-12-02 | キヤノン株式会社 | 導電性弾性体の成形方法 |
| JP2571356Y2 (ja) * | 1991-04-19 | 1998-05-18 | 株式会社ミツトヨ | 絶対変位測定装置 |
| US5452251A (en) * | 1992-12-03 | 1995-09-19 | Fujitsu Limited | Semiconductor memory device for selecting and deselecting blocks of word lines |
| KR100469376B1 (ko) * | 2002-06-29 | 2005-02-02 | 매그나칩 반도체 유한회사 | 플래쉬 메모리 장치 |
| US7196958B2 (en) | 2004-08-31 | 2007-03-27 | Micron Technology, Inc. | Power efficient memory and cards |
| JP2010129135A (ja) * | 2008-11-28 | 2010-06-10 | Renesas Technology Corp | 半導体装置 |
-
1989
- 1989-07-26 JP JP19494089A patent/JP2923985B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0358393A (ja) | 1991-03-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3520103B2 (ja) | 集積回路用の電源遮断に対する保護を与えるパワーオンリセット回路 | |
| US5790873A (en) | Method and apparatus for power supply switching with logic integrity protection | |
| US7256644B2 (en) | Semiconductor circuit device having hierarchical power supply structure | |
| EP0618588B1 (en) | Method and circuit for improved timing and noise margin in a DRAM | |
| KR100444537B1 (ko) | 데이타처리장치 | |
| JP2000509875A (ja) | 不揮発性メモリ・システム内でのプログラミング電圧保護 | |
| JP2568442B2 (ja) | 半導体集積回路装置 | |
| JP2923985B2 (ja) | Ｅｅｐｒｏｍ装置 | |
| JP3604991B2 (ja) | 低電源電圧検知回路 | |
| JPS63755A (ja) | 半導体記憶装置 | |
| JPH01100793A (ja) | Ｃｍｏｓ型半導体メモリ回路 | |
| US6735142B1 (en) | Power-up control circuit with a power-saving mode of operation | |
| US5586077A (en) | Circuit device and corresponding method for resetting non-volatile and electrically programmable memory devices | |
| US6118709A (en) | Externally controlled power on reset device for non-volatile memory in integrated circuit form | |
| US6631467B1 (en) | Microcomputer timing control circuit provided with internal reset signal generator triggered by external reset signal | |
| US20040246759A1 (en) | Semiconductor storage device | |
| JP3537989B2 (ja) | 不揮発性半導体記憶装置 | |
| JPS63142597A (ja) | 半導体装置 | |
| JPH02186666A (ja) | 半導体集積回路 | |
| JP3112277B2 (ja) | メモリカード | |
| JP3043696B2 (ja) | センスアンプ回路 | |
| US6184668B1 (en) | Voltage sensing circuit and method for preventing a low-voltage from being inadvertently sensed as a high-voltage during power-up or power-down | |
| JP2809752B2 (ja) | メモリアクセス回路 | |
| JPH02297790A (ja) | 半導体集積回路 | |
| KR100596864B1 (ko) | 전원공급 제어장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090507 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090507 Year of fee payment: 10 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100507 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100507 Year of fee payment: 11 |