JP2000509875A

JP2000509875A - 不揮発性メモリ・システム内でのプログラミング電圧保護

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Publication number: JP2000509875A
Application number: JP10531097A
Authority: JP
Inventors: ルーパーバー、フランキー・エフ
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1997-01-08
Filing date: 1998-01-08
Publication date: 2000-08-02
Anticipated expiration: 2018-01-08
Also published as: US20020118571A1; DE69824145T2; US5943263A; EP1469479A3; US6266277B1; WO1998031016A1; US6469936B2; AU6018898A; US6438033B2; US6434046B2; US20020114190A1; US6256229B1; US6392928B1; EP0951720A1; US20020114189A1; US6339547B1; US20020027805A1; JP2004152484A; US6542408B2; US20010043491A1

Abstract

(57)【要約】開示されるメモリ・システムは、複数のメモリセルから成るアレイと、第１プログラミング電圧を受け取るプログラミング電圧ノードと、前記メモリセルから成るアレイ上のメモリ・プログラミング動作を制御するメモリ・コントローラと、前記メモリ・コントローラ及び前記プログラミング電圧ノードに作動的に結合された電圧検出回路であり、前記第１プログラミング電圧が第１電圧レベルを超えれば、前記メモリ・コントローラをイネーブルに為して、前記プログラミング動作の内の１つを始動させ、もし前記第１プログラミング電圧が第２電圧レベルまで降下したなならば、ひとたび始動させられたプログラミング動作を続行させ、そしてもし前記第１プログラミング電圧が前記第２電圧レベルを下回って降下すれば、ひとたび始動させられた前記プログラミング動作を終了させるように構成され、前記第１電圧レベルが前記第２電圧レベルよりも大きいことから成る電圧検出回路と、を備える。複数のメモリセルから成るアレイを備えるメモリ・システムの動作を制御する方法は、第１プログラミング電圧を提供する段階と、前記第１プログラミング電圧の大きさが第１電圧レベルを超えていればメモリ・プログラミング動作を始動する段階と、前記第１プログラミング電圧が大きさに関して第２電圧レベルよりも大きいことを維持すれば、前記始動させられていたプログラミング動作を続行する段階であり、前記第１電圧レベルの大きさが大きさに関して前記第２電圧レベルよりも大きいことから成る段階と、前記第１プログラミング電圧の大きさが前記第２電圧レベルを下回って降下すれば、前記始動させられていたプログラミング動作を終了する段階と、の諸段階を含む。

Description

【発明の詳細な説明】不揮発性メモリ・システム内でのプログラミング電圧保護発明の背景本発明は、全般的には、外部から供給されたプログラミング電圧を利用するメモリ・システムに関する。発明の背景集積回路メモリ・システムは、メモリ読取りプログラム及び消去動作を含む様々なメモリ動作を実行すべく、ある種の形態の外部供給電圧を必要とする。典型的には、様々な大きさの電圧がこれら動作を実行すべく必要とされている。メモリ・システムは一般的に著しい電流能力を有する一次電源を利用する。この一次電源は、典型的には、電力供給源或はバッテリ等の外部ソースによってメモリへ提供される。一次電源はしばしばＶ_CCと云われて、集積回路自体上に形成された金属回路パッドによってメモリ・システムに接続されている。趨勢としての電圧は＋３．３ボルト、そしてそれよりも低く低減されるが、一次供給電圧Ｖ_CCは、典型的には、＋５ボルトにセットされる。またメモリ・システムは、典型的には、メモリ動作を実行するために一次供給電圧Ｖ_CC以外の電圧を利用する。例えば、フラッシュ・メモリ・システムに対するメモリ・プログラム動作は、典型的には、相対的に大きな正電圧をフラッシュ・セル・アレイのワード線の内の選択された１つへ印加することを必要として、プログラミング動作を実行している。そうした電圧、典型的には＋１２ボルト程度でしばしば電圧Ｖ_PPと云われる。同時に、典型的には＋７ボルト程度の中間値である電圧Ｖ_PPBLが、プログラミング動作の一部としてフラッシュ・セル・アレイのビット線の内の選択された１つへ印加される。殆どの適用例において、ビット線プログラム電圧はチップに実装された電圧調整器を用いて電圧Ｖ_PPから誘導される。典型的な従来のメモリ・システムは、電圧Ｖ_CCを受信するパッドと共に、外部ソースからプログラミング電圧Ｖ_PPを受信する別個の金属回路パッドを有し得る。単一の電力供給動作が望まれた場合、充電ポンプ回路がチップ上に実装され得て外部供給電圧Ｖ_CCが電圧Ｖ_PPまで電圧上げされる。外部ソースからのプログラミング電圧Ｖ_PPを利用するメモリ・システムの一例として、従来の不揮発性フラッシュ・メモリ・システムの機能が図１のブロック線図に示されている。メモリ・システム１の中心部は複数のメモリセルから成るアレイ１２である。アレイ１２内の個々別々のセル（不図示）は行及び列の形態で配列され、この例においては、アレイ１２内に合計２５６Ｋの８ビット・ワードがある。メモリ・システム１に対するデータ入出力は、８ビット・データ・バスＤＱ０乃至ＤＱ７を用いて達成される。個々別々のメモリセルは、アドレス・ピン１３によって入力される１８ビットのアドレスＡ０乃至Ａ１７を用いてアクセスされる。１８アドレス・ビットの内の９ビットはＸデコーダ１４で用いられて、所望のメモリセルが据えられているアレイ１２の行に関連されたワード線を選択し、残りの９ビットはＹデコーダ１６で用いられて、その所望セルが据えられているアレイ１２の適切な列に関連されたビット線を選択する。センス増幅器５０が用いられて、読取り動作中、或は、セル状態が書込み或は消去動作の後に決定されるデータ確認（ベリファイ）ステップ中、メモリセル内に含まれるデータを読取る。センス増幅器回路及び確認（ベリファイ）回路はそのセルの状態を、その動作に依存して、プログラムされるセル或は消去されるセルと対応する基準状態と比較する。アレイ１２内のメモリセルの書込み或は消去は適切な各種電圧を、適切な期間、セルのソース(ソース線)、ドレイン(ビット線)、並びに、制御ゲート（ワード線）にそれぞれ印加することによって実行される。これで電子をチャネル領域から浮動ゲートへ通り抜け或は注入させる。浮動ゲート上に存する電荷量は制御ゲートに対して必要される電圧を決定して、装置をしてソース及びドレインの両領域間に電流を導通させている。これはセルの閾値電圧と云われ、プログラムされる閾値電圧Ｖ_THPとは異なる消去される閾値電圧Ｖ_THEが伴われる。導通は装置の「オン(ＯＮ)」を表すか或は該装置の消去状態を表し、１の論理値に対応する。「オフ(ＯＦＦ)」或はプログラム状態は、ソース及びドレインの両領域間に電流が導通されない状態であり、ゼロの論理値に対応する。セルの閾値電圧を適切な値に設定することによって、セルは数々の印加電圧から成る所与の一組に対する電流を導通するか或は導通しないかの何れかに為され得る。こうして、セルが数々の印加電圧から成る所与の一組で電流を導通するか否かを決定することによって、セルの状態（プログラムされたか或は消去されたか）が見出され得る。メモリ・システム１は、メモリ・アレイ１２内に含まれたメモリセルに対して実行されるデータ処理動作及びサブ動作を制御する内部状態マシン（ＩＳＭ）２０を備える。これらは、アレイ１２のメモリセルに対して書込み、読取り、並びに、消去の各動作を実行するために必要な種々の段階を含む。加えて、内部状態マシン２０は、ステータス・レジスタ２６の読取り或はクリアリング、識別コマンドに応じてのメモリ・システム１の識別、並びに、消去動作の一時停止等々の各種動作を制御する。状態マシン２０は、典型的にはメモリ・システム１と関連されて使用される外部プロセッサ（不図示）に要求された一般諸経費を低減すべく機能する。メモリ装置の故意でないプログラミングを回避するために、プログラミング・コマンド（書込み或は消去）は２つのサイクルから成る。第１サイクルは、プログラミング動作に対応するコードがメモリ・チップに書込まれるセットアップ・コマンドである。このセットアップ・コマンドを実行するために、外部プロセッ（低）と為す。次いでプロセッサは８ビットのセットアップ・コマンド・コードをデータＩ／Ｏ（入出力）ピン１５（ＤＱ０乃至ＤＱ７）に配し、チップ・イネ書込み動作の第１サイクル（書込みセットアップ）に対するコマンド・コードは、例えば、４０Ｈ(1000 0000)或は１０Ｈ(0001 0000)の何れかである。書込みタＩ／Ｏピン１５上に配され、プログラムされるべきメモリ箇所のアドレスはア電圧Ｖ_PPはＸデコーダ１４によってメモリ装置１のワード線の内の選択された１つに印加される。加えて、Ｖ_PPBLがＹデコーダ１６によって選択されたビット線エッジは、どちらにしろ時間的に後の方は、メモリ・セルに対する物理的書込み動作がそのセルに対してのプログラミング電圧の印加によって始動させられる。同様に、消去動作の場合、第１サイクルは２０Ｈ(0010 0000)等の消去セットアップ・コマンド・コードのメモリ装置１への送信を含む。しかしながら消去の第２サイクルは、メモリ装置に書込まれるＤＯＨ(1101 0000)等の消去確認コマ上がりエッジは、装置内に設計された機能性に依存して、全メモリ・アレイ１２か或はアレイ内の複数のメモリ箇所から成るブロックかの何れかを消去する消去サイクルを始動する。データＩ／Ｏピン１５上に配されたコマンドはデータ入力バッファ２２へ転送されてから、コマンド実行論理ユニット２４へ向かう。コマンド実行論理ユニット２４は、アレイ１２に書込むか或は別の所望動作を実行するために必要とされる各種段階を始動し制御するように、状態マシン２０に指示すべく使用されるコマンドを受信し解釈する。書込み動作が実行されていると、メモリセル内へプログラムされるべきデータがデータＩ／Ｏピン１５を用いて入力され、入力バッファ２２へ転送され、そして入力データ・ラッチ３０内に配される。次いで、ラッチ３０内の入力データはセル・プログラミング及びデータ確認動作に対して利用可能と為される。セル・プログラミング動作において、内部プログラム・パルス・カウンタ（不図示）は始動される。このカウンタは、プログラムされているワード（バイト）のセルに付与されたプログラミング・パルス数を追跡する。次に、プログラミング・パルスは、アドレス・ピン１３上に据えられたアドレスに配置されたワードのセルに付与される。次にパルス・カウンタが増分されて、所定の最大パルス数がそれらセルに付与されたか否かついての決定が為される。次いで、確認サイクル中、セルは検査されて、それらセルが、事実上、プログラムされたか否かを決定する。もしセルがプログラムされれば、この動作が首尾良く実行された。もしセルがプログラムされずに、最大パルス数に未だ到達していなければ、別のプログラム・パルスがそれらセルに付与される。セルのプログラミング状態を検査することはセンス増幅器及び関連構成要素５０を用いて達成される。もし、最大のパルス計数（カウント）に到達した際、セルが依然としてプログラムされていなければ、最大プログラミング・パルス数がセルに付与されたのであるから失敗又は故障が生じたことになる。特定のメモリの設計に依存してシーケンスが終了されるか、或は故障（又は失敗）ワードの記録が為されてシーケンスが続行される。次いでこの情報はステータス・レジスタ２６へ転送されて、プロセッサによって読取り可能となる。ひとたび所望された書込み或は消去の動作シーケンスが完了すると、状態マシン２０が８ビット・ステータス・レジスタ２６を更新する。典型的なメモリ装置において、ステータス・レジスタ２６の内容は、書込み或は消去シーケンスが首尾良く完了されたか否かを示す。ステータス・レジスタ２６の内容はデータ出力バッファ２８へ転送され、該バッファはその内容をメモリ・システム１のデータＩ／Ｏピン１５上で利用可能と為す。典型的には、上述されたプログラミング電圧レベルは指定レベルから１０％だけ変動することが許容され、メモリ装置はそれでも依然として正しく動作する。しかしながら、もし電圧レベルがその指定範囲以外になると、プログラミング機能は停止又は故障してメモリセル内に記憶されたデータを損なう可能性があるか、或は、良好なプログラミング動作が受け入れることができない長期間を必要とすることになる。また、仕様外の電圧レベルはメモリ装置が接続されているシステムにおける故障の表示である。従来のメモリ・システムは、典型的には、Ｖ_PPがプログラミング動作中、＋１０Ｖ等のプリセット電圧レベル以下に降下することを検出できるのみである。もしＶ_PPが所定限界以下に降下すれば、電圧センス回路が無効電圧状態が存することを検知することになる。プログラミング動作の始めで、或はＩＳＭ２０によってＶ_PPが所定限界以下であることの表示を受け取る任意の時点で、ＩＳＭ２０は動作を中途終了し、ステータス・レジスタ２６内に１つ以上のステータス・ビットをセットする。ステータス・レジスタ２６内の１つの共通ステータス・ビットは、Ｖ_PPが動作中に指定限界外となったか否かを表示するプログラミング電圧エラー・フラグである。もしＶ_PPが指定範囲外であったならば、メモリ装置は動作を中途停止することなり、それはＶ_PPが一瞬でも範囲外に浸ったとしてもである。もし、プログラミング・パルスが付与された後の確認サイクル中、ＩＳＭ２０がプログラミング電圧が指定範囲外であることを検出すると、それはプログラミング動作を一時停止し、プラグラミング電圧エラー・フラグをセットすることになる。しかしながらセルのプログラミング状態はプログラミング・パルスによってある程度まで既に変えられている。ひとたび、プログラミング或は消去動作が完了すると、ユーザはステータス・レジスタ２６にアクセス出来、動作中、Ｖ_PPのステータスを含む各種パラメータのステータスを決定する。もし消去動作が不成功であったならば、低電圧レベル等の問題の要因が削除されなければならず、手続きが繰り返される。しかしながら、もし書込み動作が不成功となったならば、メモリ・システム内のデータは損なわれて回復が不可能であることが確実である。幾つかの不揮発性メモリ・システムにおいて、不首尾の書込み試行は、メモリ・アレイの内の少なくとも一部が別の書込み動作が該アレイ内の同一箇所に実行され得る前に消去されなければならい可能性がある。加えて、典型的には、プログラミング動作を実行すべくメモリ・システムによって吸い込まれる電流の結果、Ｖ_PP電圧レベルは落ち込む。その結果、Ｖ_PPの電圧レベルはプログラミング動作の始動に先行して所定限界以上であり得るが、プログラミング動作自体の結果としてその限界以下に降下する。プログラミング電圧をモニタし、不成功に終わる可能性があるようなプログラミング動作を始動させることを妨げる能力か、或は、恐らくは上首尾に完了するような始動済みメモリ動作を中途停止することを回避する能力を有するメモリ・システムが、是非とも望まれる。発明の概要本発明は、メモリ装置に対するプログラミング電圧Ｖ_PPのレベルが幾つかの許容可能な電圧範囲の内の一範囲内にあるか否かを検出し、プログラミング動作のためのプログラミング電圧が許容可能な電圧範囲内になければそのプログラミング動作の実行を妨げる装置及び方法に向けられている。本発明の方法において、書込み或は消去等のプログラミング動作が始動される際、そのプログラミング電圧がサンプリングされる。もしその電圧が所定の許容可能な電圧範囲外であると判明されれば、そのプログラミング動作はその進行を阻止される。本発明の回路において、プログラミング動作が始動される際、内部制御装置がメモリ装置の接続パッドに付与されたプログラミング電圧を電圧検出回路によってサンプリングさせる。検出回路はそのサンプリングされた電圧が、プログラミングが成功することを保証する幾つかの所定範囲の内の一範囲内であるか否かを決定して、そのプログラミング電圧がメモリ装置のメモリセルに付与される前に対応する論理信号を生成する。もしその電圧レベルが範囲外であれば、内部制御装置はプログラミング動作の進行を阻止して、メモリ内のデータが損なわれることを防止して、動作が不充分なプログラミング電圧の故に終了された旨を通信すべくエラー表示を起動する。プログラミング動作の開始後、プログラミング電圧が許容可能な電圧レベルの初期範囲外になったとしても、プログラミング動作をメモリ装置に続行させるプログラミング電圧に対して、電圧検出回路は許容可能な電圧範囲の異なる一組（１セット）を適用する。本発明の更なる目的及び長所は以下の詳細な説明や添付図面から明らかとなるであろう。図面の簡単な説明図１は、従来のフラッシュ・メモリ・システムの機能ブロック線図である。図２は、本発明を実施しているフラッシュ・メモリ・システムの機能ブロック線図である。図３は、本発明に係るプログラム電圧制御回路の実施例を図示する機能ブロック線図である。図４は、プログラミング電圧Ｖ_PPをモニタして、その電圧がメモリ・アレイをプログラムするに充分であるかを表示する信号を作り出す、本発明の実施例に係る電圧検出回路の概略構成図である。図５は、図４に示される電圧検出回路に対する信号入力と、該電圧検出回路からの信号出力の一例を図示するタイミング線図である。図６はノイズ・フィルタの実施例を図示する概略構成図である。特定実施例の詳細な説明図２は本発明に係るフラッシュ・メモリ・システムの各種構成要素のブロック線図であり、プログラミング電圧レベルＶ_PPをモニタし、その電圧信号がプログラミングが成就することを保証する範囲内にあるか否かを表示する信号を作り出す。留意することは、図１及び図２での同様の参照番号は、両図面において同一信号及び同一構成要素を表すことである。本発明はフラッシュ・メモリ・システムを参照して説明されるが、本発明は他のタイプのメモリ・システムの一部として具現化され得ることを理解して頂くことが重要である。図１のメモリ・システムでのように、メモリ・システム１００の中心部は複数のフラッシュ・メモリセルから成るセル１２である。個々別々のメモリセル（不図示）は１８ビット・アドレスＡ０乃至Ａ１７を用いてアクセスされ、それらアドレスはアドレス・ピン１３によって入力される。メモリ・システム１００は内部状態マシン（ＩＳＭ）１２０を有し、これがアレイ１２におけるメモリセルに対する書込み、読取り、並びに、消去の各動作を実行するために必要な諸段階等の、メモリ・システム１００上で行われるデータ処理動作及びサブ動作を制御する。内部状態マシン１２０は、典型的には、一組の論理ゲートの形態で具現化され、それら論理ゲートの入力が、メモリ・システムのどの動作及びどのサブ動作が実行されているか、そしてそれら動作がどのような順序で生じているかを決定する。メモリ・システム・コマンドがデータＩ／Ｏピン１５上に配され、データ入力バッファ２２へ転送されてから、コマンド実行論理ユニット２４へ向けられる。コマンド実行論理ユニット２４は、アレイ１２の書込み或は消去に必要であるか、或は別の所望動作を実行するに必要である諸段階を実行すべく、状態マシン１２０に指示するために使用されるコマンドを受け取って解釈する。ひとたび１つの動作が完了すると、状態マシン１２０が８ビット・ステータス・レジスタ２６を更新する。ステータス・レジスタ２６の内容はデータ出力バッファ２８へ転送されて、該内容がメモリ・システム１００のデータＩ／Ｏピン１５上で利用可能と為される。より詳細に説明されるように、プログラム電圧制御回路１３０が提供されて、プログラミング動作の始動時にプログラミング電圧Ｖ_PPの大きさをモニタする。その電圧が所定の許容可能な初期電圧範囲外或は一組の許容可能な初期電圧範囲外である場合、この回路は任意のメモリ・データが損なわれ得る前にプログラミング動作を妨害するように機能する。プログラミング動作の実行中、プログラミング電圧制御回路１３０はＶ_PPをモニタし続けるが、異なる所定の許容可能な実行電圧範囲或は一組の許容可能な実行電圧範囲を付与して、ＩＳＭ１２０がＶ_PPがたとえ許容可能な初期電圧範囲外にあったとしても、そのＶ_PPが許容可能実行範囲内にある限り実行を許容するようにしている。典型的な従来のメモリ・システムにおいて、電圧Ｖ_PPが許容可能な初期範囲でなければならない時点と、メモリセルが該メモリ・システムに対する動作仕様に合致している一方で物理的にプログラムされるようにし始める時点との間には指定された最小セットアップ期間がある。プログラミング・サイクルは、典型的には１００ナノ秒("Flash Memory Data Book",Micron Quantum Device,Inc.,1994 のＭＴ28Ｆ002 256Ｋ×8 Flash Memoryの装置仕様を参照のこと)。本発明のプログラム電圧制御回路１３０はそのセットアップ時間内にプログラミング電圧Ｖ_PP を検知しなければならず、もしそのＶ_PPが、以下に説明されように所定の電圧範囲内でなければそのプログラミング・シーケンスを中途停止しなければならない。プログラム電圧制御回路１３０はプログラミング電源パッドに接続され、状態マシン１２０からタイミング信号１１０を受信し、電圧レベル信号１１５を状態マシン１２０へ戻す。プログラミング動作のセットアップ及び実行の際、ＩＳＭ１２０は、プログラム電圧制御回路１３０にプログラミング電源パッドに存するプログラミング電圧レベルＶ_PPをサンプリングさせることになるタイミング信号１１０を生成する。電圧基準１７０は、プログラム電圧制御回路１３０が比較目的で使用する基準電圧レベル１７２を提供する。プログラム電圧制御回路１３０は、ＩＳＭ１２０がプログラミング動作の実行を進める前に検査する電圧レベルＯＫ(LevelＯＫ)を引き続き生成する。もし電圧レベル信号１１５が、プログラミング電圧が許容可能な初期電圧範囲内にないことを表示すれば、ＩＳＭ１２０はその書込み動作を阻止し、エラー表示が８ビット・ステータス・レジスタ２６へ送信されることになる。もし電圧レベル信号１１５が、プログラミング電圧が許容可能な初期電圧範囲内にあることを表示すれば、ＩＳＭ１２０はそのプログラミング動作の実行を進める。プログラム電圧制御回路もワード線プログラミング電圧Ｖ_PPWL及びビット線プログラミング電圧Ｖ_PPBLをＶ_PPスイッチ１８へ供給し、該スイッチが更にこれら電圧を、メモリ・アレイ１２のセルに対する付与のために、Ｘデコーダ１４及びＹデコーダ１６へそれぞれリレーする。図３はプログラム電圧制御回路１３０のブロック線図である。このプログラム電圧制御回路１３０は、電圧検出回路３００によって受け取られる外部から供給されたプログラミング電圧又は外部供給プログラミング電圧Ｖ_PPに接続されている。この電圧検出回路３００も状態マシン１２０から制御信号１１０を受信して、書込み動作に備えてＶ_PPの電圧レベルをサンプリングさせられる。電圧検出回路３００はLevelＯＫ信号１１５を生成してこれを状態マシン１２０に対して供給し、Ｖ_PPが許容可能な電圧範囲内にあるか否かを表示する。更に、Ｖ_PPの電圧レベルがメモリセルを直にプログラムするには不充分であるが、充電ポンプ回路３１０に適切なプログラミング電圧レベルを作り出させるには充分な電圧範囲内にある際、電圧検出回路３００は充電ポンプ選択信号を生成する。以下に説明されるように、充電ポンプ選択信号は、電圧Ｖ_PPが＋６ボルト未満で＋３ボルトを上回るの大きさを有するときのみアクティブである。アクティブである際、この充電ポンプ選択信号はスイッチ３３０に充電ポンプ回路３１０の入力をＶ_PPに接続させる一方で、同時にスイッチ３４０に電圧調整器３２０のＶ_PPWL入力を充電ポンプ回路３１０の出力に接続させる。次いで電圧調整器３２０の出力は充電ポンプ回路３１０からの電圧レベル出力（例えば＋１２ボルト）を用いて、Ｖ_PPBL として適切な電圧を生成する(例えば＋７ボルト)。逆に、Ｖ_PPの電圧レベルがプログラミング電圧レベルを直に供給するに充分高ければ(例えば＋１０ボルト以上）、電圧検出回路３００は、スイッチ３３０によって、Ｖ_PPの充電ポンプ回路３１０に対する接続を解除させ、Ｖ_PP乃至Ｖ_PPBL をスイッチ３３０及び３４０を介して電圧調整器３２０の入力に直に結合させる。次いでＶ_PPが用いられて、Ｖ_PPWLを電圧調整器３２０に対して直に提供しこれを駆動して、Ｖ_PPBLを作り出させる。幾つかの適用例において、電圧Ｖ_PPWLを生成するために更なる電圧調整器（不図示）を提供することが望ましい場合もある。その場合、そうした電圧調整器は調整器３２０のようにスイッチ３４０の出力に接続された入力を有することとなって、電圧Ｖ_PPWLが電圧Ｖ_PPBLと同一な方式で調整される。これは、入力Ｖ_PPがあまりも大きくなる際、Ｖ_PPWLが最大仕様値を超えないことを確保することになる。留意することは、Ｖ_PWLを作り出すべく使用される任意のそうした調整器が電圧における降下を引き起こして、別の充電ポンプ回路をその調整器及びスイッチ３４０の間に提供する必要性があるかもしれないことである。電圧Ｖ_PPWLは殆ど電流を吸い込まないワード線に接続されているので、そうした追加の充電ポンプ回路の電流要件は小さくなる。電圧Ｖ_PPが＋１０ボルト未満である場合、その電圧はメモリを直にプログラムするためには使用できず、回路３１０等の充電ポンプ回路が使用可能となる。しかしながら、もし電圧が＋６ボルトを上回るものであれば、この大きさの電圧は典型的には充電ポンプ回路３１０を具現化すべく使用されるＣＭＯＳ回路を恐らくは損なうことになるので、依然として使用され得ない。損傷は、ポンプ３１０のＣＭＯＳインバータが、一方の状態から他方の状態へスイッチングする際、動作のスナップバック(反動)・モードに入ったときに典型的には生じる。こうして、Ｖ_PPが＋６ボルトを上回る際に充電ポンプ選択信号をイナクティブに為すことによって、充電ポンプ回路３１０に印加される＋６ボルトを上回る電圧が全くないことを確保することが必要である。本発明に係る電圧検出回路３００の実施例が図４に示されている。ＩＳＭ１２０によって供給されるタイミング信号１１０の各種成分が、イネーブル１１１０ａ，イネーブル２１１０ｂ，コネクト１１０ｃとして示されている。電圧検出回路３００は、プログラム電圧をサンプリングするための二重抵抗ラダー(dual resistance ladder)を利用する。低抵抗脚は、イネーブル１信号１１０ａがアクティブである際、プログラミング電圧Ｖ_PPパッドから接地への電流を許容するトランジスタ１３２に直列した、低抵抗値を有する抵抗ＲＡ，ＲＢ，ＲＣ，ＲＤを含む。これら低抵抗値は、電圧コンパレータ（比較器）１４８，１５０，１５２の入力にトランジスタ１４２，１４４，１４６を介してそれぞれ接続されている一連の電圧サンプリング・ノードＮ１，Ｎ２，Ｎ３の急速始動を許容する。トランジスタ１３４，１３６，１３８は、低抵抗脚をサンプリング・ノードＮ１，Ｎ２，Ｎ３にそれぞれ接続し、コネクト信号１１０ｃによって制御されており、該コネクト信号は、それがイナクティブ（不活性）である際、低抵抗脚をノードから絶縁させる。この低抵抗脚のより高電流がサンプリング・ノードＮ１乃至Ｎ３を急激に充電して、プログラミング電圧の迅速なサンプリングを許容している。コネクト信号１１０ｃ及びイネーブル１信号１１０ａを不活性に為すことによって、ひとたび電圧サンプリング・ノードＮ１乃至Ｎ３が充電されたならば、低抵抗脚内の相対的に高い電流が遮断され得る。また、抵抗ＲＡ、ＲＢ、ＲＣ、並びに、ＲＤは、イネーブルｌ１１０ａ及びコネクト１１０ｃがアクティブである間、アクティブなLevelＯＫ信号１１５を作り出し、イネーブル２１１０ｂがアクティブであるときのみに適用される一組の許容可能な実行電圧とは異なる一組の許容可能な初期電圧範囲となる相対比を有するように選択され得る。抵抗ラダーの高抵抗脚は、イネーブル２１１０ｂによって制御されるトランジスタ１４０と直列に接続された高マグニチュードの抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４から構成される。高抵抗脚の抵抗が遭遇する点は電圧サンプリング・ノードＮ１乃至Ｎ３である。これら高抵抗脚のより大きな抵抗は相対的に低い電流の吸い込みとなる。逆にサンプリング・ノードＮ１乃至Ｎ３での電圧は、イネーブル１１１０ａ及びコネクト１１０ｃが起動解除された後に、イネーブル２１１０ｂをアクティブに為したままとすることによって、より低電流レベルで維持され得る。本発明の実施例における抵抗ＲＡ、ＲＢ、ＲＣ、並びに、ＲＤに対する幾つかのサンプリング抵抗値は、それぞれ、６ｋΩ、４ｋΩ、１０ｋΩ、並びに、１０ｋΩである。抵抗Ｒ１、Ｒ２、Ｒ３、並びに、Ｒ４の対応する値は、それぞれ、６０ｋΩ、４０ｋΩ、１００ｋΩ、並びに、１００ｋΩである。これらの値はｎ・ウェル抵抗に基づく近似化であり、使用される半導体技法や特定のメモリ・システムの設計詳細に依存して変わる。ここで注目すべきことは、Ｒ１、Ｒ２、Ｒ３、並びに、Ｒ４の抵抗値はＲＡ、ＲＢ、ＲＣ、並びに、ＲＤの抵抗値よりも大きなマグニチュードの等級であり、その高抵抗脚を通じてより低い電流吸引を確保していることである。また所与の抵抗値の比も、これら２つの脚間で調整され得て、イネーブル１１１０ａ及びイネーブル２１１０ｂの双方がアクティブである際、そしてイネーブル２１１０ｂのみがアクティブである際に、Ｖ_PPの異なる電圧範囲に対してアクティブなLevelＯＫ信号１１５を確保する。イネーブル２１１０ｂのみがアクティブである際、アクティブなLevelＯＫ信号１１５を作り出す電圧範囲はＲ１、Ｒ２、Ｒ３、並びに、Ｒ４の相対比によって決定され、その理由は、低電圧用の脚抵抗ＲＡ、ＲＢ、ＲＣ、並びに、ＲＤがサンプリング・ノードＮ１，Ｎ２，Ｎ３から絶縁されているからである。それ故に、許容可能な実行電圧範囲の異なる一組は、Ｒ１、Ｒ２、Ｒ３、並びに、Ｒ４に対する抵抗値の適切な選択で定義され得る。トランジスタ１４２，１４４，１４６は、コンパレータ（比較器）１４８，１５０，１５２を、ノードＮ１，Ｎ２，Ｎ３で生じ得る過剰電圧状態から保護している。これらトランジスタのゲートは動作供給電圧Ｖ_CCに接続されている。基準電圧１７２は典型的には約２ボルト程度である。トランジスタ１４２，１４４，１４６のゲートでの電圧Ｖ_CCが各トランジスタのドレインからソースへ２ボルトを転送する程に充分高い限り、コンパレータ１４８，１５０，１５２の論理は適切に機能することになる。しかしながら、もしノードＮ１，Ｎ２，Ｎ３での任意の電圧が供給電圧レベル以上に立ち上がれば、これらコンパレータへの入力での電圧がトランジスタの閾値電圧を下回る供給電圧レベルまで制限されることになる。イネーブル１１１０ａ及びイネーブル２１１０ｂが非プログラミング動作中にイナクティブであるので、ノードＮ１乃至Ｎ３はＶ_PPでの電圧まで引き上げられることになる。Ｖ_PPは、プログラミング動作中と同様に、非プログラミング・モード中に１２Ｖ或はそれ以上となり得る。これが意味することは、ノードＮ１乃至Ｎ３は長期間にわたって高電圧レベルであり得ることである。こうして、トランジスタ１４２，１４４，１４６は、コンパレータ１４８，１５０，１５２を長期の高ゲート或は酸化電圧露出損失から保護する電圧リミッタとして作用する。充電ポンプ選択信号は、インバータ１５７をＡＮＤゲート１５９と共に用いて、信号Gt3vLevを信号Gt6vLevの逆数と組み合わせることによって生成される。こうして先に留意したように充電ポンプ選択信号は、電圧Ｖ_PPが＋６ボルト未満であり且つ＋３ボルトを上回るときのみにアクティブとなる。図５におけるタイミング線図は本発明用のタイミング方式の一例を図示し、図４での回路の機能を更に説明するべく使用される。先ず書込み或は消去のセットアップ・コマンドは、図５の時点ｔ０及び時点ｔ２０はイネーブル１１１０ａ、イネーブル２１１０ｂ、並びに、コネクト１１０ｃを起動する。これによって電流をＶ_PPパッドから抵抗ラダーの両脚を通じて流れさせ、ｔ１からｔ２までの期間中にサンプリング・ノードＮ１，Ｎ２，Ｎ３の容量を迅速に充電させる。ノードＮ１乃至Ｎ３に存する電圧は、電圧検出回路３００のLevelＯＫ出力１１５における論理レベル変化を生じさせ得る。しかしながらこのLevelＯＫ１１５は、書込み／消去のシーケンスの後になるまでＩＳＭ１２０によってサンプリングされることがない。先に議論されたように、Ｖ_PPが＋３Ｖと＋６Ｖの間或は＋１０Ｖ以上等のメモリ装置１００に対して指定された所定の電圧範囲内でなければならない間にセットアップ時間がある。セットアップ時間に対しでの共通装置仕様は１００ナノ秒である。これはｔ３以前の１００ナノ秒に対応する。ｔ３でイネーブル１１１０ａ及びコネクト１１０ｃ信号はイナクティブになり、それによって低抵抗脚（ＲＡ，ＲＢ，ＲＣ，ＲＤ）を高抵抗脚（Ｒ１，Ｒ２，Ｒ３，Ｒ４）から絶縁する。しかしながらイネーブル２１１０ｂはアクティブを維持し、Ｖ_PPパッドからの電流がこの高抵抗脚中に流れ続けて、ノードＮ１乃至Ｎ３での電圧サンプルを維持する。イネーブル１１１０ａ及びコネクト１１０ｃはｔ３までアクティブを維持することになる。Ｒ１乃至Ｒ４がＲＡ乃至ＲＤよりも相当により高いインピーダンスを有するので、ＲＡ乃至ＲＤの抵抗の比はｔ３でのプログラミングの始動に及んでLevelＯＫ１１５信号の論理値を主に決定する。ｔ３まで、LevelＯＫ１１５信号はＶ_PPパッドでの状態を反映している有効論理値でなければならず、ＩＳＭ１２０はプログラミング動作を進めるか、或はプログラミングを阻止するかの何れかを為して、LevelＯＫ１１５の値に基づいてエラー表示を発することとなる。表１はＶ_ppとLevelＯＫ１１５の論理値との間の関係の一例を示す。（表１において、LevelＯｋ列内のエントリー「---」は、可能ではない電圧状態を表示し、例えば、第２行目でのエントリーはＶ_PPが＋１０Ｖよりも大きく、よって＋３Ｖ未満でも、＋１０Ｖ未満でもあり得ない。）ｔ１から始めると、ノードＮ１での電圧はトランジスタ１４４を介してコンパレータ１４８の正の入力に接続されている。Ｎ１での電圧は、コンパレータ１４８の負の端子に電圧基準１７０から供給された基準電圧１７２と比較される。基準電圧１７２とＲＡ乃至ＲＤ及びＲ１乃至Ｒ４に対する抵抗値とは、Ｖ_ppが所定電圧レベル（この例では＋１０Ｖ）を上回る際、コンパレータ１４８の出力は高となるように選択され、論理信号Gt10vLevがインバータ１５６及びＮＡＮＤゲート１６０を通じてＮＡＮＤゲート１５４の入力へ伝播することになる。もしＶ_PP が＋１０Ｖを上回れば、コンパレータ１５２の出力も高となって、ＮＡＮＤゲート１５４の出力が低に付勢される。Ｖ_PPに関しての電圧スパイクに起因するコンパレータ１４８，１５０，１５２の出力に現れる遷移信号変化は、ノイズ・フィルタ１５８によってインバータ１６２を通じてLevelＯＫ信号１１５内へ伝播されることが防止される。加えて、抵抗Ｒ１乃至Ｒ４はこれら抵抗がｎ-ウェル半導体装置として作製された場合、容量を有するように製作され得る。高抵抗を達成するために必要とされる大きなエリアは高容量となる。装置類の大きな抵抗及び容量の故に、大きなＲＣ定数を備えるフィルタは、Ｖ_PPでの電圧における遷移ノイズを濾過するような介抱をも為すように作製されている。Ｎ１での状況と同様に、Ｎ２での電圧はトランジスタ１４４を介してコンパレータ１５０の入力まで通過して、Gt6vLevを作り出す。この例の場合、基準電圧１７２とＲＡ乃至ＲＤ及びＲ１乃至Ｒ４に対ずる抵抗値とは、Ｖ_PPが＋６Ｖを上回る際、Gt6vLevが高となるように選択される。もし電圧が＋１０Ｖ未満であれば、Gt10vLevが低となって、ＮＡＮＤゲート１６０の出力が低に付勢されることなる。この低い値はLeverＯＫ１１５出力まで伝播してそれが低に付勢されることになる。LevelＯＫ上の低論理レベルは、Ｖ_PPでの電圧が、メモリ・アレイ１２内のセルをプログラムするために直に使用するには低過ぎること、そしてセルに対するプログラミング電圧を生成するために充電ポンプを使用するには高過ぎることを表示している。ＩＳＭ１２０は、LevelＯＫ１１５からのその低論理出力を観測すると、プログラミング動作が進行することを禁止して、Ｖ_PP故障ビットがステータス・レジスタ内にセットされる。同様に、Ｎ３での電圧はトランジスタ１４６を介してサンプリング用のコンパレータ１５２の正の入力まで通過する。上述のノードＮ１及びＮ２の場合のように、基準電圧１７２とＲＡ乃至ＲＤ及びＲ１乃至Ｒ４に対する抵抗値とは、Ｖ_PP が＋３Ｖを上回る際、Gt3vLevが高となるように選択される。Gt3vLevが低である際、Ｖ_PPでの電圧はプログラミング電圧レベルを提供するか或は充電ポンプにプログラミング電圧レベルを生成させるには低過ぎ、LevelＯＫ１１５は低に付勢されて、ＩＳＭ１２０に対して、プログラミング動作の更なる実行を阻止するような信号で合図する。もし、Gt3vLevが高であるが、Gt6vLevが低であれば、電圧は＋３Ｖを上回るが＋６Ｖ未満であるので、充電ポンプが動作することを表示し、ＮＡＮＤゲート１５４の両入力が高となり、それがLevelＯＫ１１５を高とし、よってＩＳＭ１２０に対して、Ｖ_PPが充電ポンプを動作するには少なくとも充分であることを信号で合図し、ＩＳＭ１２０がプログラミング動作を進めることになる。ノイズ・フィルタ１５８の一実施例が図６に示されている。ＮＡＮＤゲート１５４の出力は２つの信号に分割され、その一方がＡＮＤケート５０４の入力に直に供給され、他方が遅延回路５０２に入力される。有効電圧状態が存在する際、ＮＡＮＤゲート１５４の出力は低となって、ＡＮＤゲート５０４の出力も低と為させる。もしＶ_PPにおける遷移状態がＮＡＮＤゲート１５４の出力を高にさせれば、遅延回路５０２の出力が所定遅延時間だけ低を維持し、よってＡＮＤ５０４の出力も低に付勢する。もしＮＡＮＤゲート５０２の出力が、高信号が遅延回路５０２の出力へ伝播する前に低値に戻れば、ＡＮＤ５０４の出力はＮＡＮＤゲート１５４からの信号における変化を反映しなくなる。加えて、先に議論されたように、低抵抗脚をコネクト信号１１０ｃによって制御されるトランジスタ１３４，１３６，１３８で高抵抗脚から絶縁させるので、ＲＡ、ＲＢ、ＲＣ、並びに、ＲＤの値は、Ｒ１、Ｒ２、Ｒ３、並びに、Ｒ４とは相互に異なるように比例されるように選択可能である。これら２つの脚に対する異なる相対比例を選択することによって、許容可能な初期電圧範囲が許容可能な実行電圧範囲とは異なるように為され得る。言い換えれば、異なる電圧範囲が、高抵抗脚に対してよりも低抵抗脚を通じての初期サンプリングに対してLevelＯＫ１１５がアクティブとなるように、これらの抵抗が選択され得る。このように、プログラミング電圧はプログラミング動作の始めでより高い要件を被り得て、プログラミング動作が故障することなるような始動から防止するが、プログラミング・パルスが付与される際の電流吸引によるＶ_PPにおいて生ずるような電圧下落をも補償する。実行が開始された後、メモリセルは既に変更されていて、それが上首尾に完了できる場合にはその動作を続行する試みが為されることが望ましい。ひとたびプログラミング動作がｔ３で開始されると、動作を中途停止したり、揺動が小さく、それ故にメモリ・アレイ１２に対する書込み或は消去動作が失敗することにはならないであろう場合、Ｖ_PPにおける瞬間的な下落に応じてエラー表示を作り出したりすることは望ましくはない可能性がある。また、プログラミング動作はプログラミング・パルスのより多数をセルに対して単に付与することによって上首尾に完了できる可能性がある。ｔ３後、イネーブル２１１ｂだけがアクティブであるので、抵抗Ｒ１乃至Ｒ４の比はアクティブなLevelＯＫ１１５信号を作り出す電圧の範囲を決定する。それ故に、Ｒ１乃至Ｒ４は、ｔ３後の期間中の許容可能な電圧の異なる範囲を獲得すべく選択され得て、その間、プログラミング動作は執り行われる。プログラミング動作の始動、例えばこの例の場合のｔ３での許容可能な電圧の範囲に対してより厳しい制約を負荷することによって、動作実行中、プログラミング動作はプログラミング電圧における束の間の動揺の存在にもかかわらず実行され得る。ここで利用された用語及び表現は、制限のための用語ではなく、記述のための用語として使用されており、そうした用語及び表現の使用で、図示され説明された特徴或はその部分等の均等物を排除する意図はなく、様々な変更等が本発明の請求の範囲以内で可能であることをご理解して頂きたい。

【手続補正書】【提出日】平成１１年７月２１日（１９９９．７．２１）【補正内容】 (1)明細書について、別紙の通りに、第２〜３頁の差し替え頁として第２〜３頁を提出する。 (2)請求の範囲について、別紙の通りに、第１９〜３１頁の差し替え頁として、第１９〜３４頁を提出する。 (3)図面について、別紙の通りに、第２及び４図の差し替え図としての第２及び４図を提出する。る。単一の電力供給動作が望まれた場合、充電ポンプ回路がチップ上に実装され得て外部供給電圧Ｖ_ccが電圧Ｖ_ppまで電圧上げされる。 Sparks の米国特許第５，１９９，０３２号には低電圧プログラム禁止回路が開示されている。Haggertyの米国特許第５，２７４，８２７号には闘値電圧を用いた書込み保護方法が開示されている。外部ソースからのプログラミング電圧Ｖ_PPを利用するメモリ・システムの一例として、従来の不揮発性フラッシュ・メモリ・システムの機能が図１のブロック線図に示されている。メモリ・システム１の中心部は複数のメモリセルから成るアレイ１２である。アレイ１２内の個々別々のセル（不図示）は行及び列の形態で配列され、この例においては、アレイ１２内に合計２５６Ｋの８ビット・ワードがある。メモリ・システム１に対するデータ入出力は、８ビット・データ・バスＤＱ０乃至ＤＱ７を用いて達成される。個々別々のメモリセルは、アドレス・ピン１３によって入力される１８ビットのアドレスＡ０乃至Ａ１７を用いてアクセスされる。１８アドレス・ビットの内の９ビットはＸデコーダ１４で用いられて、所望のメモリセルが据えられているアレイ１２の行に関連されたワード線を選択し、残りの９ビットはＹデコーダ１６で用いられて、その所望セルが据えられているアレイ１２の適切な列に関連されたビット線を選択する。センス増幅器５０が用いられて、読取り動作中、或は、セル状態が書込み或は消去動作の後に決定されるデータ確認（ベリファイ）ステップ中、メモリセル内に含まれるデータを読取る。センス増幅器回路及び確認（ベリファイ）回路はそのセルの状態を、その動作に依存して、プログラムされるセル或は消去されるセルと対応する基準状態と比較する。アレイ１２内のメモリセルの書込み或は消去は適切な各種電圧を、適切な期間、セルのソース(ソース線)、ドレイン(ビット線)、並びに、制御ゲート（ワード線）にそれぞれ印加することによって実行される。これで電子をチャネル領域から浮動ゲートへ通り抜け或は注入させる。浮動ゲート上に存する電荷量は制御ゲートに対して必要される電圧を決定して、装置をしてソース及びドレインの両領域間に電流を導通させている。これはセルの閾値電圧と云われ、プログラムされる閾値電圧Ｖ_THPとは異なる消去される閾値電圧Ｖ_THEが伴われる。導通は装置の「オン(ＯＮ)」を表すか或は該装置の消去状態を表し、１の論理値に対応する。「オフ(ＯＦＦ)」或はプログラム状態は、ソース及びドレインの両領域間に電流が導通されない状態であり、ゼロの論理値に対応する。セルの閾値電圧を適切な値に設定することによって、セルは数々の印加電圧から成る所与の一組に対する電流を導通するか或は導通しないかの何れかに為され得る。こうして、セルが数々の印加電圧から成る所与の一組で電流を導通するか否かを決定することによって、セルの状態（プログラムされたか或は消去されたか）が見出され得る。メモリ・システム１は、メモリ・アレイ１２内に含まれたメモリセルに対して実行されるデータ処理動作及びサブ動作を制御する内部状態マシン（ＩＳＭ）２０を備える。これらは、アレイ１２のメモリセルに対して書込み、読取り、並びに、消去の各動作を実行するために必要な種々の段階を含む。加えて、内部状態マシン２０は、ステータス・レジスタ２６の読取り或はクリアリング、識別コマンドに応じてのメモリ・システム１の識別、並びに、消去動作の一時停止等々の各種動作を制御する。状態マシン２０は、典型的にはメモリ・システム１と関連されて使用される外部プロセッサ（不図示）に要求された一般諸経費を低減すべく機能する。メモリ装置の故意でないプログラミングを回避するために、プログラミング・コマンド（書込み或は消去）は２つのサイクルから成る。第１サイクルは、プログラミング動作に対応するコードがメモリ・チップに書込まれるセットアップ・コマンドである。このセットアップ・コマンドを実行するために、外部プロセッ（低）と為す。次いでプロセッサは８ビットのセットアップ・コマンド・コードをデータＩ／Ｏ（入出力）ピン１５（ＤＱ０乃至ＤＱ７）に配し、チップ・イネ書込み動作の第１サイクル（書込みセットアップ）に対するコマンド・コードは、例えば、４０Ｈ(1000 0000)或は１０Ｈ(0001 0000)の何れかである。書込みタＩ／Ｏピン１５上に配され、プログラムされるべきメモリ箇所のアドレスはア請求の範囲１．メモリ・システムであって、複数のメモリセルから成るアレイ（１２）と、プログラミング電圧を受け取るプログラミング電圧ノード（Ｖ_PP）と、前記メモリセルから成るアレイ（１２）に対ずるプログラミング動作を制御する状態マシン（１２０）と、前記状態マシン（１２０）及び前記プログラミング電圧ノード（Ｖ_pp）に結合された電圧検出回路（３００）であり、前記プログラミング電圧が第１電圧を超えていれば、前記状態マシン（１２０）をイネーブルに為して、前記プログラミング動作の内の１つを始動させ、もし前記プログラミング電圧が前記第１電圧未満の第２電圧を超えていれば、前記プログラミング動作を続行させ、そしてもし前記プログラミング電圧が前記第２電圧を下回って降下すれば、前記プログラミング動作を終了させるように構成された電圧出回路（３００）と、を備えることを特徴とするメモリ・システム２．前記プログラミング電圧ノード(Ｖ_PP)、前記電圧検出回路(３００)、並びに、前記アレイ（１２）の間に結合されて、前記プログラミング電圧から押し上げられた電圧を生成する充電ポンプ（３１０）と、前記電圧検出回路（３００）が、もし前記プログラミング電圧が第３電圧未満であり且つ第４電圧よりも大きく、前記第３電圧が前記第２電圧未満であれば、前記プログラミング動作の内の１つを実行させるように、そして、前記プログラミング電圧が前記第３電圧及び前記第４電圧の間である際に、前記アレイ（１２）に対して前記押し上げられた電圧を提、供する前記充電ポンプを結合させるように前記状態マシン（１２０）をイネーブルに為す要素又は指示を有することと、を更に含むことを特徴とする、請求項１に記載のメモリ・システム３．前記電圧検出回路（３００）が、前記プログラミング電圧が前記第３電圧よりも大きく且つ前記第１電圧未満である際に、前記状態マシン（１２０）が前記プログラミング動作の内の１つを始動することを防止する要素又は指示を有することを特徴とする、請求項２に記載のメモリ・システム。４．外部のソースから前記プログラミング電圧を受け取るべく前記プログラミング電圧ノード（Ｖ_pp）を形成する金属パッドを含んで、集積回路として具現化されていることを特徴とする、請求項１に記載のメモリ・システム。５．前記メモリセルが不揮発性メモリセルであることを特徴とする、請求項１に記載のメモリ・システム。６．複数のメモリセルから成るアレイ（１２）を含むメモリ・システムの動作を制御する方法であって、プログラミング電圧を受け取り、もし前記プログラミング電圧が第１電圧を超えていれば、前記アレイ（１２）に対するプログラミング動作を始動し、もし前記プログラミング電圧が前記第１電圧未満である第２電圧よりも大きく維持されていれば、前記プログラミング動作を継続し、もし前記プログラミング電圧が前記第２電圧を下回って降下すれば、前記プログラミング動作を終了することを特徴とする方法。７．プログラミング動作を始動する前記段階が、前記プログラミング電圧をプログラムされるべき前記アレイ（１２）内のメモリセルに印加することを特徴としている、請求項６に記載の方法。８．もし前記プログラミング電圧が、前記２電圧を下回る第３電圧未満であり且つ第４電圧よりも大きければ、前記アレイ（１２）に対するプログラミング動作を始動し、前記プログラミング電圧から充電ポンプ回路（３１０）で押し上げられた電圧を生成し、前記押し上げられた電圧をプログラムされるべき前記アレイ（１２）内のメモリセルに提供することを特徴とする、請求項６に記載の方法。９．もし前記プログラミング電圧が前記第１電圧未満であり且つ前記第３電圧よりも大きければ、前記アレイ（１２）に対するプログラミング動作の始動を防止することを特徴とする、請求項８に記載の方法。１０．基準電圧を生成し、前記プログラミング電圧の第１分割部である笥１中間電圧を生成し、前記第１中間電圧を前記基準電圧と比較して、前記プログラミング電圧が前記第１電圧を超えているかを決定することを特徴とする、請求項６に記載の方法。１１．前記プログラミング電圧の第２分割部である第２中間電圧を生成し、前記第２中間電圧を前記基準電圧と比較して、前記プログラミング電圧が前記第２電圧を超えているかを決定することを特徴とする、請求項０に記載の方法。１２．前記プログラミング電圧の第３分割部である第３中間電圧を生成し、前記第３中間電圧を前記基準電圧と比較して、前記プログラミング電圧が前記第３電圧を超えているかを決定し、前記プログラミング電圧の第４分割部である笥４中間電圧を生成し、前記第４中間電圧を前記基準電圧と比較して、前記プログラミング電圧が前記第４電圧を超えているかを決定することを特徴とする、請求項１０に記載の方法。１３．メモリ・システムであって、複数のメモリセルから成るアレイ（１２）と、前記メモリ・システムに対するプログラミング動作を制御する状態マシン（１２０）と、プログラミング電圧を受け取るプログラミング電圧ノード（Ｖ_PP）と、前記プログラミング電圧ノード（Ｖ_PP）に結合されると共に前記状態マシン（１２０）に結合されて、前記プログラミング電圧が下限を有する第１電圧範囲内であることを検出すると共に、前記プログラミング電圧が上限を有する第２電圧範囲内であることを検出し、前記第１電圧範囲の前記下限が前記第２電圧範囲の前記上限よりも大きいことから成る電圧検出回路（３００）であり、前記プログラミング電圧が前記第１及び第２電圧範囲外である際に前記状態マシン（１２０）がプログラミング動作を始動することを防止させると共に、前記プログラミング電圧が前記第１及び第２電圧範囲の内の１つの範囲内である際に前記状態マシン（１２０）をイネーブルに為してプログラミング動作を始動させるような要素或は指示を有する電圧検出回路（３００）と、を備えることを特徴とするメモリ・システム。１４．前記電圧検出回路（３００）が、前記プログラミング電圧ノード（Ｖ_pp）に結合されると共に、第１中間電圧を第１ノードに作り出させる要素を有する電圧分割回路（ＲＡ，ＲＢ，ＲＣ，ＲＤ，Ｒ１，Ｒ２，Ｒ３，Ｒ４）と、前記第１ノードに結合された第１入力を有する第１コンパレータ（１４８）と、を含むことを特徴とする、請求項１３に記載のメモリ・システム。１５．前記第２電圧範囲が前記第２電圧範囲の前記上限未満である下限を有することと、前記電圧分割回路（ＲＡ，ＲＢ，ＲＣ，ＲＤ，Ｒ１，Ｒ２，Ｒ３，Ｒ４）が２中間電圧を第２ノードに作り出させ且つ第３中間電圧を第３ノードに作り出させる要素を含むことと、前記電圧検出回路（３００）が前記第２ノードに結合された第１入力を有する第２コンパレータ（１５０）を含むことと、前記電圧検出回路（３００）が前記第３ノードに結合された第１入力を有する第３コンパレータ（１５２）を含むことと、を更に含むことを特徴とする、請求項１４に記載のメモリ・システム。１６．前記電圧検出回路（３００）が、前記第１、第２、並びに第３コンパレータ（１４８，１５０，１５２）の出力に結合されると共に、前記状態マシン（１２０）に結合されて、前記プログラミング電圧が前記第１及び第２電圧範囲外であれば前記状態マシン（１２０）がプログラミング動作を始動することを防止させる論理回路（１５４−１６２）を更に含むことを特徴とする、請求項１５に記載のメモリ・システム。１７．基準電圧を生成する電圧基準回路（１７０）を更に含み、前記第１、第２、並びに第３コンパレータ（１４８，１５０，１５２）が、各々、前記基準電圧を受け取るべく前記電圧基準回路（１７０）に結合された第２入力を有することを特徴とする、請求項１６に記載のメモリ・システム。１８．前記電圧分割回路（ＲＡ，ＲＢ，ＲＣ，ＲＤ，Ｒ１，Ｒ２，Ｒ３，Ｒ４）が二重抵抗ラダーであり、該ラダーが、前記プログラミング電圧ノード（Ｖ _pp）及びシステム接地の間に直列結合された４つの抵抗（ＲＡ，ＲＢ，ＲＣ，ＲＤ）から成る低抵抗及びトランジスタ（１３２）と、前記プログラミング電圧ノード（Ｖ_pp）及び前記システム接地の間に直列結合された４つの抵抗（Ｒ１，Ｒ２，Ｒ３，Ｒ４）から成る高抵抗及びトランジスタ（１４０）とを含み、前記第１、第２、並びに第３ノードが前記高抵抗脚における前記４つの抵抗（Ｒ１，Ｒ２，Ｒ３，Ｒ４）の間の各接続部であり、それら第１、第２、並びに第３ノードがそれぞれのトランジスタ（１３４，１３６，１３８）を介して前記低抵抗脚における対応するノードに結合されていることを特徴とする、請求項１５に記載のメモリ・システム。１９．前記アレイ（１２）、前記プログラミング電圧ノード（Ｖ_pp）並びに、前記電圧検出回路（３００）の間に結合されて、前記プログラミング電圧が前記第２電圧範囲内である際に前記プログラミング電圧から押し上げられた電圧を生成して、その押し上げられた電圧を前記プログラミング動作中に前記アレイ（１２）に対して提供する充電ポンプ回路（３１０）を更に含むことを特徴とする、請求項１３に記載のメモリ・システム。２０．メモリ・システムであって、複数のメモリセルから成るアレイ（１２）と、前記メモリ・システムに対するプログラミング動作を制御する状態マシン（１２０）と、プログラミング電圧を受け取るべく結合されたプログラミング電圧ノード（Ｖ _PP）と、前記プログラミング電圧ノード（Ｖ_PP）及び前記状態マシン（１２０）に結合されると共に、セットアップ状態及びプログラミング状態の間を切り替わり可能な電圧分割器（ＲＡ，ＲＢ，ＲＣ，ＲＤ，Ｒ１，Ｒ２，Ｒ３，Ｒ４）を有する電圧検出回路（３００）であり、前記電圧分割器（ＲＡ，ＲＢ，ＲＣ，ＲＤ，Ｒ１，Ｒ２，Ｒ３，Ｒ４）が、前記プログラミング電圧が前記セットアップ状態において第１電圧よりも大きい際、第１ノート（Ｎ１）で第１中間電圧を、第２ノード（Ｎ２）で第２中間電圧を、そして第３ノード（Ｎ３）で第３中間電圧をそれぞれ生成する要素を有し、そしてまた、前記電圧分割器（ＲＡ，ＲＢ，ＲＣ，ＲＤ，Ｒ１，Ｒ２，Ｒ３，Ｒ４）が、前記プログラミング電圧が前記プログラミング状態において第２電圧よりも大きい際であり、前記第２電圧が前記第１電圧未満である際、前記第１ノート（Ｎ１）で前記第１中間電圧を、前記第２ノード（Ｎ２）で前記第２中間電圧を、そして前記第３ノード（Ｎ３）で前記第３中間電圧をそれぞれ生成する要素を有することから成る電圧検出回路（３００）と、を備えることを特徴とするメモリ・システム。２１．前記電圧分割器（ＲＡ，ＲＢ，ＲＣ，ＲＤ，Ｒ１，Ｒ２，Ｒ３，Ｒ４）の前記第１、第２、並びに第３ノード（Ｎ１，Ｎ２，Ｎ３）に結合された制御回路であり、前記プログラミング電圧が前記笥１電圧よりも大きい際、前記セットアップ状態において前記状態マシン（１２０）をイネーブルに為して、プログラミング動作を始動させ、前記プログラミング電圧が前記第２電圧未満である際、前記プログラミング状態において前記状態マシン（１２０）に前記プログラミング動作を終了させることから成る制御回路を含むことを特徴とする、請求項２０に記載のメモリ・システム。２２．前記セットアップ゛態において前記プログラミング電圧が第３電圧未満であると共に第４電圧よりも大きい際であり、前記第３電圧が前記第２電圧未満であると共に該第４電圧よりも大きい際、前記電圧分割器（ＲＡ，ＲＢ，ＲＣ，ＲＤ，Ｒ１，Ｒ２，Ｒ３，Ｒ４）が前記第２ノード（Ｎ２）に前記第２中間電圧を生成すると共に、前記第３ノード（Ｎ３）に前記第３中間電圧を生成する要素を含み、前記プログラミング電圧が前記第３及び第４電圧の間にある際、前記制御回路が前記状態マシン（１２０）をイネーブルに為して、プログラミング動作を実行させる要素を含むことを特徴とする、請求項２１に記載のメモリ・システム。２３．前記制御回路が、前記第１ノード（Ｎ１）に結合された第１入力を有する第１コンパレータ（１４８）と、前記第２ノード（Ｎ２）に結合された第１入力を有する第２コンパレータ（１５０）と、前記第３ノード（Ｎ３）に結合された第１入力を有する第３コンパレータ（１５２）とを含むことを特徴とする、請求項２１に記載のメモリ・システム。２４．前記制御回路が、前記第１、第２、並びに第３コンパレータ（１４８，１５０，１５２）の出力に結合して、前記状態マシン（１２０）をイネーブルに為し、プログラミング動作を始動し、終了する論理回路を含むことを特徴とする、請求項２３に記載のメモリ・システム。２５．前記第１、第２、並びに第３コンパレータ（１４８，１５０，１５２）の第２入力に結合された基準電圧を生成しる電圧基準回路（１７０）を含むことを特徴とする、請求項２４に記載のメモリ・システム。２６．前記電圧分割器（ＲＡ，ＲＢ，ＲＣ，ＲＤ，Ｒ１，Ｒ２，Ｒ３，Ｒ４）が二重抵抗ラダーであり、該二重抵抗ラダーが、前記プログラミング電圧ノード（Ｖ_PP）及び前記第３ノード（Ｎ３）の間に結合された第１インピーダンス（ＲＤ）と、前記第３ノード（Ｎ３）及び前記第２ノード（Ｎ２）の間に結合された第２インピーダンス（ＲＣ）と、前記第２ノード（Ｎ２）及び前記第１ノード（Ｎ１）の間に結合された第３インピーダンス（ＲＢ）と、前記第１ノード（Ｎ１）及びシステム接地の間に結合された第４ピンピーダンス（ＲＡ）とを有する低抵抗脚（ＲＡ，ＲＢ，ＲＣ，ＲＤ）と、前記プログラミング電圧ノード（Ｖ_PP）及び前記第３ノード（Ｎ３）の間に結合された第１インピーダンス（ＲＤ）と、前記第３ノード（Ｎ３）及び前記第２ノード（Ｎ２）の間に結合された第２インピーダンス（ＲＣ）と、前記第２ノード（Ｎ２）及び前記第１ノード（Ｎ１）の間に結合された第３インピーダンス（Ｒ２）と、前記第１ノード（Ｎ１）及び前記システム接地の間に結合された第４ピンピーダンス（Ｒ１）とを有する高抵抗脚（Ｒ１，Ｒ２，Ｒ３，Ｒ４）と、を含むことを特徴とする、請求項２０に記載のメモリ・システム。２７．前記電圧分割器（ＲＡ，ＲＢ，ＲＣ，ＲＤ，Ｒ１，Ｒ２，Ｒ３，Ｒ４）が、前記高抵抗脚及び前記低抵抗脚の前記第４インピーダンス（ＲＡ，Ｒ１）間の前記第１ノード（Ｎ１）に接続された第１トランジスタ（１３４）と、前記高抵抗脚及び前記低抵抗脚の前記第３インピーダンス（ＲＢ，Ｒ２）間の前記第２ノード（Ｎ２）に接続された第２トランジスタ（１３６）と、前記高抵抗脚及び前記低抵抗脚の前記第１及び第２インピーダンス（ＲＣ，ＲＤ，Ｒ３，Ｒ４）間の前記第３ノード（Ｎ３）に接続された第３トランジスタ（１３８）と、前記セットアップ状態において、前記低抵抗（ＲＡ，ＲＢ，ＲＣ，ＲＣ）を前記高抵抗（Ｒ１，Ｒ２，Ｒ３，Ｒ４）に結合すべく前記第１、第２、並びに第３トランジスタ（１３４，１３６，１３８）をスイッチ・オンし、前記プログラミング状態において、前記低抵抗脚（ＲＡ，ＲＢ，ＲＣ，ＲＣ）を前記高抵抗脚（Ｒ１，Ｒ２，Ｒ３，Ｒ４）から結合角除すべく前記第１、第２、並びに第３トランジスタ（１３４，１３６，１３８）をスイッチ・オフするスイッチング回路と、前記第４インピーダンス（ＲＡ，Ｒ１）及び前記システム接地の間にそれぞれ接続された第１及び第２のイネーブリング・トランジスタ（１３２，１４０）と、を含むことを特徴とする、請求項２６に記載のメモリ・システム。２８．前記アレイ（１２）、前記プログラミング電圧ノード（Ｖ_PP）並びに、前記電圧検出回路（３００）の間に結合された充電ポンプ回路（３１０）であり、前記プログラミング電圧が第３電圧未満であり且つ第４電圧より大きい際前記プログラミング電圧から押し上げられた電圧を生成して、その押し上げられた電圧を前記プログラミング動作中に前記アレイへ提供する充電ポンプ回路（３１０）を含むことを特徴とする、請求項２２に記載のメモリ・システム。２９．メモリ・システムであって、複数のメモリセルから成るアレイ（１２）と、前記メモリ・システムの動作を制御する状態マシン（１２０）と、プログラミング電圧を受け取るプログラミング電圧ノード（Ｖ_PP）と、電圧検出回路（３００）であり、各々が前記プログラミング電圧ノード（Ｖ_PP）及びシステム接地の間に直列結合された４つのインピーダンス（ＲＡ，ＲＢ，ＲＣ，ＲＤ），（Ｒ１，Ｒ２，Ｒ３，Ｒ４）を有する第１及び第２の電圧分割器であり、これら第１及び第２電圧分割器の各々が、前記４つのインピーダンスの間にそれぞれ接続された第１、第２、並びに第３のノード（Ｎ１，Ｎ２，Ｎ３）を有し、前記プログラミング電圧が当該第１及び第２電圧分割器によって分割されて、前記第１、第２、並びに第３ノード（Ｎ１，Ｎ２，Ｎ３）に前記プログラミング電圧の分割部をそれぞれ生成することから成る第１及び第２電圧分割器と、前記第１及び第２電圧分割器の間に接続されると共に、前記状態マシン（１２０）から制御信号（１１０）を受信すべく結合されたスイッチング回路（１３２，１３４，１３６，１３８）であり、前記制御信号（１１０）が当該スイッチング回路（１３２，１３４，１３６，１３８）に指図して、前記第１及び第２電圧分割器各々の前記第１、第２、並びに第３ノード（Ｎ１，Ｎ２，Ｎ３）を相互に結合させるかそれらの結合を角除させることから成るスイッチング回路（１３２，１３４，１３６，１３８）と、前記第２電圧分割器の前記第１、第２、並びに第３ノード（Ｎ１，Ｎ２，Ｎ３）に接続されると共に前記状態マシン（１２０）に接続された制御回路であり、前記状態マシン（１２０）をイネーブルに為して、もし前記プログラミング電圧が第１電圧を超えればプログラミング動作を始動させ、もし前記プログラミング電圧が前記第１電圧未満の第２電圧を超えれば前記プログラミング動作を続行させ、そして、もしプログラミング電圧が前記第２電圧を下回って降下すれば前記プログラミング動作を終了させることから成る制御回路と、を含む電圧検出回路（３００）と、を備えることを特徴とするメモリ・システム。３０．前記制御回路が、前記プログラミング電圧を決定すべく３つのコンパレータ（１４８，１５０，１５２）を有し、各コンパレータが、前記第１、第２並びに第３ノード（Ｎ１，Ｎ２，Ｎ３）に接続された第１入力と、基準電圧を伴う基準電圧回路に結合された第２入力とを有し、これらコンパレータ（１４８，１５０，１５２）が前記第１、第２、並びに第３ノード（Ｎ１，Ｎ２，Ｎ３）での前記電圧を前記基準電圧と比較することと、前記コンパレータ（１４８，１５０，１５２）の出力と前記状態マシン（１２０）との間に接続されて、前記プログラミング電圧に基づき信号を前記状態マシン（１２０）に提供することと、を含むことを特徴とする、請求項２９に記載のメモリ・システム。３１．前記プログラミング電圧ノード(Ｖ_PP)、前記電圧検出回路(３００)、並びに、前記アレイ（１２）の間に結合された充電ポンプ回路（３１０）であり、前記電圧検出回路（３００）が、前記プログラミング電圧が第３電圧未満であり且つ第４電圧よりも大きいことを検出する際であり、前記第３電圧が前記第２電圧未満である際に該電圧検出回路（３００）が当該充電ポンプ回路（３１０）に、プログラミングのために前記アレイ（１２）に対して提供されるべき押し上げられた電圧を生成させる回路を有することから成る充電ポンプ回路（３１０）を含むことを特徴とする、請求項２９に記載のメモリ・システム。３２．前記第１電圧分割器（ＲＡ，ＲＢ，ＲＣ，ＲＤ）が、前記第２電圧分割器（Ｒ１，Ｒ２，Ｒ３，Ｒ４）の直列インピーダンスの少なくとも半分である直列インピーダンスを有することを特徴とする、請求項２９に記載のメモリ・システム。３３．前記スイッチング回路が、前記第１及び第２電圧分割器の前記第１、第２、並びに第３ノード（Ｎ１，Ｎ２，Ｎ３）各々間にそれぞれ接続された３つの結合トランジスタ（１３４，１３６，１３９）と、前記第１及び第２電圧分割器の一方と前記システム接地との間にそれぞれ接続された２つのイネーブルリング・トランジスタ（１３２，１４０）と、を含み、前記結合トランジスタ（１３４，１３６０１３８）及び前記イネーブリング・トランジスタ（１３２，１４０）の各々が、前記状態マシンからの制御信号を受信すべく結合された制御端子を有して、前記第１及び第２電圧分割器をイネーブルに為して、それらを一体的に結合することを特徴とする、請求項２９に記載のメモリ・システム。３４．メモリ・システムを動作する方法であって、外部ソースから送信されたメモリ・プログラム・コマンドを検出し、前記メモリ・システムに提供されたプログラミング電圧をモニタし、前記メモリ・プログラム・コマンドが検出され且つ前記プログラミング電圧が第１電圧範囲内或は第２電圧範囲内に入るときにのみメモリ・プログラミング動作を始動し、前記第１電圧範囲が下限を有し、前記第２電圧範囲が前記第１電圧範囲の前記下限未満の上限を有することを特徴とする方法。３５．前記メモリ・プログラミング動作が、もし前記プログラミング電圧が前記第１電圧範囲内であれば、前記プログラミング電圧を前記メモリ・システムにおける複数のメモリセルから成るアレイ（１２）内のプログラムされるべきセルに印加することと、もし前記プログラミング電圧が前記第２電圧範囲内であれば、前記プログラミング電圧から押し上げられた電圧を生成することと、前記プログラミング電圧が前記第２電圧範囲内であれば、前記押し上げられた電圧をプログラムされるべき前記セルに印加することと、を含むことを特徴とする、請求項３４に記載の方法。３６．メモリ・システムを制御する方法であって、プログラミング電圧ノード（Ｖ_PP）でプログラミング電圧を受け取り、前記プログラミング電圧ノード（Ｖ_PP）及びシステム接地の間に結合された電圧分割器（ＲＡ，ＲＢ，ＲＣ，ＲＤ，Ｒ１，Ｒ２，Ｒ３，Ｒ４）に前記プログラミング電圧を印加し、前記プログラミング電圧から、前記電圧分割器（ＲＡ，ＲＢ，ＲＣ，ＲＤ，Ｒ１，Ｒ２，Ｒ３，Ｒ４）内の前記第１、第２、並びに第３ノード（Ｎ１，Ｎ２Ｎ３）にそれぞれ第１、第２、並びに第３中間電圧を生成し、前記第１、第２、並びに第３中間電圧の各々を基準電圧と比較して、前記プログラミング電圧を評価し、もし前記プログラミング電圧が第１電圧によって定義された下限を有する第１電圧範囲内に入れば、前記メモリ・システムにおける複数のメモリセルから成るアレイ（１２）内のプログラムされべきセルに対するプログラミング動作を始動し、もし前記プログラミング電圧が前記第１電圧未満である第２電圧を下回って降下すれば、前記プログラミング動作を終了することを特徴とする方法。３７．もし前記プログラミング電圧が第３電圧で定義された上限と第４電圧で定義された下限とを有する第２電圧範囲内に入れば、プログラミング動作を始動し、前記プログラミング電圧が前記第２電圧範囲内である際、充電ポンプ回路（３１０）内で押し上げられた電圧を生成し、前記押し上げられた電圧をプログラムされるべき前記セルに加し、もし前記プログラミング電圧が前記第１電圧範囲及び前記第２電圧範囲の両範囲外に入れば、プログラミング動作が生ずることを防止することを特徴とする、請求項３６に記載の方法。３８．前記プログラミング電圧を電圧分割器に印加することが、一体的に結合されると共に、前記プログラミング電圧ノード（Ｖ_PP）及び前記システム接地の間に並列に結合された第１電圧分割器（ＲＡ，ＲＢ，ＲＣ，ＲＤ）及び第２電圧分割器（Ｒ１，Ｒ２，Ｒ３，Ｒ４）に前記プログラミング電圧を印加することを含み第１、第２、並びに第３中間電圧を生成することが、前記プログラミング電圧から、前記第１電圧分割器（ＲＡ，ＲＢ，ＲＣ，ＲＤ）及び前記第２電圧分割器（Ｒ１，Ｒ２，Ｒ３，Ｒ４）における第１、第２、並びに第３ノード（Ｎ１，Ｎ２，Ｎ３）にそれぞれ第１、第２、並びに第３中間電圧を生成することを含み、前記第１、第２、並びに−第中間電圧の各々を基準電圧を比較して、前記プログラミング電圧を評価し、前記第２電圧分割器（Ｒ１，Ｒ２，Ｒ３，Ｒ４）を前記第１電圧分割器（ＲＡ，ＲＢ，ＲＣ，ＲＤ）から結合解除して、プログラムされるべき前記セルがプログラムされている際、前記第１、第２、並びに第３中間電圧をそれぞれ前記第２電圧分割器（Ｒ１，Ｒ２，Ｒ３，Ｒ４）における前記第１、第２、並びに第３ノード（Ｎ１，Ｎ２，Ｎ３）に生成することを特徴とする、請求項３６に記載の方法。３９．プログラムされるべき前記セルがプログラムされている際、前記第１、第２、並びに第３ノード（Ｎ１，Ｎ２，Ｎ３）での前記第１、第２、並びに第３中間電圧を変更することを特徴とする、請求項３８に記載の方法。４０．メモリ・システムであって、複数のメモリセルから成るアレイ（１２）と、前記アレイ（１２）におけるセルに対するプログラミング動作を制御する状態マシン（１２０）と、プログラミング電圧を受け取るプログラミング電圧ノード（Ｖ_PP）と、前記プログラミング電圧を検出すべく、前記プログラミング電圧ノード（Ｖ_PP ）及びシステム接地の間に結合された抵抗（ＲＡ，ＲＢ，ＲＣ，ＲＤ，Ｒ１，Ｒ２，Ｒ３，Ｒ４）から成るネットワークを含む電圧検出回路（３００）であり、前記抵抗（ＲＡ，ＲＢ，ＲＣ，ＲＤ，Ｒ１，Ｒ２，Ｒ３，Ｒ４）から成る前記ネットワークが、前記プログラミング電圧ノード（Ｖ_PP）及び前記システム接地の間に直列に結合された第１ノード（Ｎ１）、第２ノード（Ｎ２）、並びに第３ノード（Ｎ３）を有する電圧分割器を含み、該電圧分割器が、前記第１、第２、並び第３ノード（Ｎ１，Ｎ２，Ｎ３）の各々に前記プログラミング電圧の異なる分割部を生成することから成る電圧検出回路（３００）と、前記抵抗（ＲＡ，ＲＢ，ＲＣ，ＲＤ，Ｒ１，Ｒ２，Ｒ３，Ｒ４）から成る前記ネットワークと前記状態マシン（１２０）の間に結合された論理回路であり、前記プログラミング電圧を決定し、前記状態マシン（１２０）に対して、前記プログラミング電圧は第１電圧範囲及び第２電圧範囲の内の一方の範囲内であることを示唆するか、或は、前記状態マシン（１２０）に対して、前記プログラミング電圧が前記第１電圧範囲及び前記第２電圧範囲の範囲外であることを示唆することから成る論理回路と、を備えることを特徴とするメモリ・システム。４１．前記第１電圧範囲が第１電圧よりも大きいと定義されており、前記第２電圧範囲が第２電圧未満であり且つ第３電圧よりも大きいと定義され、前記第２電圧が前記第１電圧未満であることを特徴とする、請求項４０に記載のメモリ・システム。４２．前記プログラミング電圧ノード（Ｖ_PP）及び前記アレイ（１２）の間に結合された充電ポンプ回路（３１０）であり、当該充電ポンプ回路（３１０）が、前記プログラミング電圧が前記第２電圧範囲内である際、前記論理回路によってイネーブルに為されて前記プログラミング電圧から押し上げられた電圧を生成しており、前記充電ポンプ回路（３１０）が前記押し上げられた電圧を前記アレイ（１２）に提供するように結合されていることを特徴とする、請求項４１に記載のメモリ・システム。４３．前記抵抗（ＲＡ，ＲＢ，ＲＣ，ＲＤ，Ｒ１，Ｒ２，Ｒ３，Ｒ４）から成る前記ネットワークが、前記プログラミング電圧ノード（Ｖ_PP）及び前記システム接地の間に直列に結合された４つの抵抗（ＲＡ，ＲＢ，ＲＣ，ＲＤ）から成る第１電圧分割器と、前記プログラミング電圧ノード（Ｖ_PP）及び前記システム接地の間に直列に結合された４つの抵抗（Ｒ１，Ｒ２，Ｒ３，Ｒ４）から成る第２電圧分割器とを含む、前記第１及び第２電圧分割器の各々が前記第１、第２、並びに第３ノード（Ｎ１，Ｎ２，Ｎ３）にそれぞれ接続された３つのトランジスタ（１３４，１３６，１３８）の並列接続によって一体的に結合されていることと、前記第２電圧分割器が前記第１電圧分割器の直列インピーダンスの少なくとも２音の大きさの直列インピーダンスを有し、前記第２電圧分割器における前記抵抗（Ｒ１，Ｒ２，Ｒ３，Ｒ４）が前記第１電圧分割器における前記抵抗（ＲＡ，ＲＢ，ＲＣ，ＲＤ）とは異なるパターンのインピーダンスを有することと、を含むことを特徴とする、請求項４０に記載のメモリ・システム。４４．前記アレイ（１２）におけるセルがプログラムされている際、前記２電圧分割器が、前記第１電圧分割器及び当該第２電圧分割器の間の前記３つのトランジスタ（１３４，１３６，１３８）をスイッチ・オフすることによって前記第１電圧分割器から結合角除されて、それら３つのトランジスタ（１３４，１３６，１３８）がスイッチ・オンされている際に生成するものとは異なるプログラミング電圧の分割部組を前記第１、第２、並びに第３ノード（Ｎ１，Ｎ２，Ｎ３）に生成することを特徴とする、請求項４３に記載のメモリ・システム４５．前記論理回路が、前記第１ノード（Ｎ１）に結合された第１入力を有する第１コンパレータ（１４８）、前記第２ノード（Ｎ２）に結合された第１入力を有する第２コンパレータ（１５０）、並びに、前記第３ノード（Ｎ３）に結合された第１入力を有する第３コンパレータ（１５２）であり、前記第１、第２、並びに第３のコンパレータ（１４８，１５０，１５２）の各々が基準電圧（１７２）を受け取るべく結合された第２入力を有し、前記第１、第２、並びに第３のコンパレータ（１４８，１５０，１５２）の各々が前記第１、第２、並びに第３ノード（Ｎ１，Ｎ２，Ｎ３）の電圧をそれぞれ前記基準電圧と比較して、その比較に基づき出力に信号を生成することから成る第１、第２、並びに第３コンパレータ（１４８，１５０，１５２）と、前記第１、第２、並びに第３コンパレータ（１４８，１５０，１５２）の出力にそれぞれ接続された３つの入力と、論理要素とを有する論理ネットワークであり、前記状態マシン（１２０）に結合された信号（１１５）を生成して、前記プログラミング電圧が前記第１電圧範囲内であるか、前記第２電圧範囲内であるか、或はそれら第１及び第２電圧範囲の両範囲外であるかを示唆させる論理ネットワークと、を含むことを特徴とする、請求項４０に記載のメモリ・システム。【図２】【図４】

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＧＷ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ，ＺＷ (72)発明者ルーパーバー、フランキー・エフアメリカ合衆国 95035 カリフォルニア、ミルピタス、アブダーディーン・コート 661 【要約の続き】ング電圧の大きさが第１電圧レベルを超えていればメモリ・プログラミング動作を始動する段階と、前記第１プログラミング電圧が大きさに関して第２電圧レベルよりも大きいことを維持すれば、前記始動させられていたプログラミング動作を続行する段階であり、前記第１電圧レベルの大きさが大きさに関して前記第２電圧レベルよりも大きいことから成る段階と、前記第１プログラミング電圧の大きさが前記第２電圧レベルを下回って降下すれば、前記始動させられていたプログラミング動作を終了する段階と、の諸段階を含む。

Claims

【特許請求の範囲】１．メモリ・システムであって、複数のメモリセルから成るアレイと、第１プログラミング電圧を受け取るプログラミング電圧ノードと、前記メモリセルから成るアレイ上のメモリ・プログラミング動作を制御するメモリ・コントローラと、前記メモリ・コントローラ及び前記プログラミング電圧ノードに作動的に結合された電圧検出回路であり、前記第１プログラミング電圧の大きさが第１電圧レベルを超えれば、前記メモリ・コントローラをイネーブルに為して、前記プログラミング動作の内の１つを始動させ、もし前記第１プログラミング電圧の大きさが第２電圧レベルまで降下したなならば、ひとたび始動させられたプログラミング動作を続行させ、そしてもし前記第１プログラミング電圧の大きさが前記第２電圧レベルを下回って降下すれば、ひとたび始動させられた前記プログラミング動作を終了させるように構成され、前記第１電圧レベルが前記第２電圧レベルよりも大きいことから成る電圧検出回路と、を備えるメモリ・システム。２．前記電圧検出回路が、前記第１プログラミング電圧の大きさが第３電圧レベルを超えれば、前記メモリ・コントローラをイネーブルに為して、前記プログラミング動作の内の１つを始動させ、もし前記第１プログラミング電圧の大きさが第４電圧レベルまで降下したなならば、ひとたび始動させられたプログラミング動作を続行させ、そしてもし前記第１プログラミング電圧の大きさが前記第４電圧レベルを下回って降下すれば、ひとたび始動させられた前記プログラミング動作を終了させるように更に構成され、前記第３電圧レベルが前記第４電圧レベルよりも大きく、前記第１及び第２電圧レベル未満であることから成る、請求項１に記載のメモリ・システム。３．前記電圧検出器回路が、前記第１プログラミング電圧の大きさが第５電圧レベルを超え且つ前記第１電圧レベル未満である際、前記メモリ・コントローラがメモリ動作を始動することを防止するように更に構成され、前記第１電圧レベルが前記第５電圧レベルよりも大きく、前記第５電圧レベルが前記第３電圧レベルよりも大きいことから成る、請求項２に記載のメモリ・システム。４．前記メモリ・システムが集積回路形態で具現化され、前記プログラミング電圧ノードが、前記集積回路の外部のソースから前記第１プログラミング電圧を受け取る該集積回路の金属パッドを具備する、請求項３に記載のメモリ・システム。５．前記メモリセルが不揮発性メモリセルである、請求項４に記載のメモリ・システム。６．複数のメモリセルから成るアレイを備えるメモリ・システムの動作を制御する方法であって、第１プログラミング電圧を提供する段階と、前記第１プログラミング電圧の大きさが第１電圧レベルを超えていればメモリ・プログラミング動作を始動する段階と、前記第１プログラミング電圧が第２電圧レベルよりも大きいことを維持すれば、前記始動されたプログラミング動作を続行する段階であり、前記第１電圧レベルが前記第２電圧レベルよりも大きいことから成る段階と、前記第１プログラミング電圧の大きさが前記第２電圧レベルを下回れば、前記始動されたプログラミング動作を終了する段階と、の諸段階を含む方法。７．前記第１プログラミング電圧の大きさが第３電圧レベルを超えていれば、メモリ・プログラミング動作を始動する段階と、もし前記第１プログラミング電圧の大きさが第４電圧レベルを上回るように維持すれば、前記始動されたプログラミング動作を続行する段階と、もし前記第１プログラミング電圧の大きさが前記第４電圧レベルを下回って降下すれば、前記始動されたプログラミング動作を終了する段階であり、前記第３電圧レベルが大きさに関して前記第４電圧レベルよりも大きく、且つ、大きさに関して前記第１及び第２電圧レベルよりも小さいことから成る段階と、を更に含む、請求項６に記載の方法。８．前記第１プログラミング電圧の大きさが第１電圧レベルを超えていればメモリ・プログラミング動作を始動する前記段階が、前記第１プログラミング電圧をプログラムさせられる前記メモリセルに印加する段階を含む、請求項７に記載の方法。９．前記第１プログラミング電圧の大きさが第３電圧レベルを超えていればメモリ・プログラミング動作を始動する前記段階が、前記第２電圧レベルよりも大きな大きさを有する第２プログラミング電圧を生成して、該第２プログラミング電圧をプログラムされるべき前記メモリセルに印加する諸段階を含む、請求項８に記載の方法。１０．前記第１プログラミング電圧が前記第１電圧レベル未満であり且つ第５電圧レベルよりも大きな大きさを有する場合、前記プログラミング動作の始動を防止する更なる段階であり、前記第５電圧レベルが前記第３電圧レベルよりも大きく且つ前記第１電圧レベル未満であることを含む、請求項９に記載の方法。１１．基準電圧を生成する段階と、前記プログラミング動作の始動する前記段階に先行して、前記第１プログラミング電圧の大きさが前記第１電圧レベルである際、前記基準電圧と同等の大きさを有する第１中間電圧を生成する段階と、前記プログラミング動作を始動する前記段階に続けて、前記第１プログラミング電圧の大きさが前記第２電圧レベルである際、前記基準電圧と同等の大きさを有する第２中間電圧を生成する段階と、の更なる諸段階を含む、請求項１０に記載の方法。１２．前記プログラミング動作を始動する前記段階に先行して、前記第１プログラミング電圧の大きさが前記第３電圧レベルである際、前記基準電圧と同等の大きさを有する第３中間電圧を生成する段階と、前記プログラミング動作を始動する前記段階に続けて、前記第１プログラミング電圧の大きさが前記第４電圧レベルである際、前記基準電圧と同等の大きさを有する第４中間電圧を生成する段階との、更なる諸段階を含む、請求項１１に記載の方法。１３．メモリ・システムであって、複数のメモリセルから成るアレイと、前記メモリセルのメモリ・プログラミング動作を制御するメモリ・コントローラと、第１プログラミング電圧を受け取るべく構成されたプログラミング電圧ノードと、前記プログラミング電圧ノード及び前記メモリ・コントローラに作動的に結合された電圧検出回路であり、前記第１プログラミング電圧が、下限を有する第１電圧範囲内であり且つ上限を有する第２電圧範囲内であることを検出するように構成され、前記第１電圧範囲の前記下限の大きさが前記第２電圧範囲の前記上限の大きさよりも大きいことから成る電圧検出回路であり、前記第１プログラミング電圧が前記第１及び第２電圧範囲外である際に前記メモリ・コントローラがメモリ・プログラミング動作を始動することを禁止し、前記第１プログラミング電圧が前記第１及び第２電圧範囲の内の一範囲内である際に前記メモリ・コントローラをイネーブルに為してメモリ・プログラミング動作を実行させるように更に構成されている電圧検出回路と、を備えるメモリ・システム。１４．前記電圧検出回路が、前記プログラミング電圧ノードに作動的に結合された電圧分割回路であり、前記第１プログラミング電圧が前記第１電圧範囲の前記下限である際に第１中間電圧を第１ノードに作り出すように構成されると共に、前記第１プログラミング電圧が前記第２電圧範囲の前記上限である際に第２ノードに第２中間電圧を作り出すように構成されている電圧分割回路と、前記第１ノードに結合された第１入力を有する第１コンパレータと、前記第２ノードに結合された第１入力を有する第２コンパレータと、を含む、請求項１３に記載のメモリ・システム。１５．前記第２電圧範囲が前記第２電圧範囲の上限の大きさ未満である下限を有し、前記電圧分割器が第３ノードに第３電圧を作り出すように更に構成され、前記電圧検出回路が、前記第３ノードに結合された第１入力を有する第３コンパレータ回路を更に含む、請求項１４に記載のメモリ・システム。１６．前記電圧検出回路が、前記第１コンパレータ、前記第２コンパレータ、前記第３コンパレータ、並びに、前記メモリ・コントローラの出力に作動的に結合された組み合わせ論理回路を更に含んで、もし前記プログラミング電圧ノードでの前記第１プログラミング電圧が前記第１及び第２電圧範囲外になれば、前記メモリ・コントローラによるプログラミング動作の始動が禁止される、請求項１５に記載のメモリ・システム。１７．前記第１、第２、並びに第３電圧が同一の大きさである、請求項１６に記載のメモリ・システム。１８．前記電圧検出回路が、基準電圧を生成するように構成されている電圧基準回路を更に含み、前記第１、第２、並びに第３コンパレータ回路が、各々、前記基準電圧を受け取るように構成された第２入力を有する、請求項１７に記載のメモリ・システム。１９．前記第１，第２、第３、並びに基準の電圧が同一の大きさである、請求項１８に記載のメモリ・システム。２０．メモリ・システムであって、複数のメモリセルから成るアレイと、前記メモリ・システムのメモリ・プログラミング動作を制御するメモリ・コントローラと、第１プログラミング電圧を受け取るべく構成されたプログラミング電圧ノードと、前記プログラミング電圧ノード及び前記メモリ・コントローラに作動的に結合された電圧検出回路であり、第１状態及び第２状態の間を切り替わる電圧分割回路を含む電圧検出回路であり、前記電圧分割回路が、前記第１プログラミング電圧が第１レベルである際、前記第１状態の時に第１中間電圧を第１ノードに作り出し、前記第１プログラミング電圧が第２レベルである際に第２中間電圧を第２ノードに作り出し、前記第１プログラミング電圧が第３レベルである際に第３中間電圧を第３ノードに作り出すように構成されると共に、前記第プログラミング電圧が第４レベルである際、前記第２状態の時に第１中間電圧を前記第１ノードに作り出し、前記第１プログラミング電圧が第５レベルである際に前記第２中間電圧を前記第２ノードに作り出し、前記第１プログラミング電圧が第６レベルである際に前記第３中間電圧を前記第３ノードに作り出し、前記第１電圧レベルが前記第４電圧レベルよりも大きくなるように構成されており、前記電圧分割回路の前記第１ノードに作動的に結合された制御回路であり、前記第１プログラミング電圧が前記第１レベルを超えていると前記メモリ・コントローラをイネーブルに為してメモリ・プログラム動作を始動させ、そして前記第１プログラミング電圧が前記第４レベルを下回って降下すると始動させられていたプログラム動作を前記メモリ・コントローラによって終了させるように構成された制御回路を更に具備する電圧検出回路と、を備えるメモリ・システム。２１．前記電圧分割回路が、前記第１プログラミング電圧が第５レベルである際、前記第２状態の時に前記第２中間電圧を前記第２ノードに作り出し、前記第１プログラミング電圧が第６レベルである際に前記第３中間電圧を前記第３ノードに作り出し、前記第６電圧レベルが前記第３電圧レベルより大きくなるように構成されており、前記制御回路が、前記第３ノードに作動的に結合されると共に、前記第１プログラミング電圧が前記第３電圧レベルを超えていると前記メモリ・コントローラをイネーブルに為してメモリ・プログラム動作を始動させ、前記第１プログラミング電圧が前記第６電圧レベルを下回って降下すると始動させられていたメモリ・プログラミング動作を前記メモリ・コントローラによって終了させるように構成されていることから成る、請求項２０に記載のメモリ・システム。２２．前記制御回路が、前記第１ノードに結合された第１入力を有する第１コンパレータ回路と、前記第２ノードに結合された第１入力を有する第２コンパレータ回路と、前記第３ノードに結合された第１入力を有する第３コンパレータ回路とを含む、請求項２７に記載のメモリ・システム。２３．前記制御回路が、前記第１、第２、並びに第３のコンパレータ回路の出力に作動的に結合された組み合わせ論理回路を更に含み、該組み合わせ論理回路が、前記メモリ・コントローラをイネーブルに為して前記メモリ・プログラミング動作を終了させるように構成されている、請求項２２に記載のメモリ・システム。２４．前記電圧分割回路が前記第２状態でよりも前記第１状態でより大量に電力を消費している、請求項２３に記載のメモリ・システム。２５．前記電圧分割回路が、前記第２状態でよりも前記第１状態で大きさの程度でより大量に電力を消費している、請求項２４に記載のメモリ・システム。２６．前記制御回路が、基準電圧を作り出ずべく構成された電圧基準回路を更に具備し、前記第１、第２、並びに第３のコンパレータ回路が、各々、前記基準電圧を受け取るべく結合された第２入力を有する、請求項２５に記載のメモリ・システム。２７．前記第１、第２、並びに第３の中間電圧が、前記基準電圧の大きさと同等の大きさを有する、請求項２６に記載のメモリ・システム。２８．前記電圧分割回路が、前記プログラミング電圧ノード及び前記第３ノードの中間に結合された第１インピーダンス、前記第３ノード及び前記第２ノードの中間に結合された第２インピーダンス、並びに、前記第１ノードに結合された第３インピーダンスを含む第１電圧分割回路と、前記プログラミング電圧ノード及び第３ノードの中間に結合された第４インピーダンスを含むと共に、直列に結合された第５、第６、第７、並びに第８のインピーダンスを含む第２電圧分割回路とを具備し、当該電圧分割回路が、前記第１状態にある際、前記第５及び第６インピーダンスによって形成された接合を前記第３ノードに選択的に結合し、前記第６及び第７インピーダンスによって形成された接合を前記第２ノードに選択的に結合し、前記第７及び第８インピーダンスによって形成された接合を前記第１ノードに選択的に結合し、そして前記第２状態にある際、前記接合を前記第１、第２、並びに第３ノードから結合解除するように構成されたスイッチング回路を更に具備する、請求項２０に記載のメモリ・システム。２９．メモリ・システムであって、複数のメモリセルから成るアレイと、前記メモリ・システムのメモリ動作を制御するメモリ・コントローラと、プログラミング電圧を受け取るプログラミング電圧ノードと、第１及び第２の電圧分割回路を具備する電圧検出回路であり、前記第１電圧分割回路が共通第１ノードを形成するように直列に結合された第１及び第２インピーダンスを含み、前記第２電圧分割回路が直列に結合された第３及び第４インピーダンスを含み、当該電圧検出回路が、前記第１ノードに結合された入力を有する第１コンパレータ回路と、前記第３及び第４インピーダンスによって形成された接合の前記第１ノードに対する選択的な結合及び結合解除を為すように構成されたスイッチング回路と、前記第１コンパレータ回路の出力に作動的に結合された制御回路とを更に具備し、前記制御回路が、前記プログラミング電圧が第１電圧レベルを超えると前記メモリ・コントローラをイネーブルに為してプログラミング動作を始動させるように構成されており、前記スイッチング回路が、前記第３及び第４インピーダンスの前記接合を前記第１ノードに結合し、前記プログラミング電圧が第２レベルを下回って降下すると始動させられていたプログラミング動作を終了させように構成され、前記第３及び第４インピーダンスの前記接合を前記第１ノードから結合解除することから成る、電圧検出回路と、を備えるメモリ・システム。３０．前記第１及び第２電圧分割器が前記プログラミング電圧ノードに結合されており、前記電圧検出回路が基準電圧を生成するように構成された基準電圧回路を更に含み、前記第１コンパレータ回路が前記基準電圧回路に結合された第２入力を有することから成る、請求項２９に記載のメモリ・システム。３１．前記第１電圧レベルが大きさに関して前記第２電圧レベルよりも大きい、請求項３０に記載のメモリ回路。３２．前記第１電圧分割回路が、前記第２電圧分割回路の直列インピーダンスの少なくとも半分である直列インピーダンスを有する、請求項３１に記載のメモリ回路。３３．前記第１電圧分割回路が前記第２インピーダンスに結合された第５のインピーダンスを更に含んで第２ノードを形成し、前記第２電圧分割回路が前記第４インピーダンスに結合された第６インピーダンスを更に含み、前記スイッチング回路が前記第６及び第４インピーダンスによって形成された接合の前記第２ノードに対する選択的な結合及び結合解除を為すように更に構成されており、前記電圧検出回路が前記第２ノードに結合された第１入力と前記基準電圧回路に結合された第２入力とを更に含み、前記制御回路が前記第２コンパレータ回路の出力と作動的に結合されると共に、前記プログラミング電圧が第３電圧レベルを超えると前記メモリ・コントローラをイネーブルに為してプログラミング動作を始動させ、前記プログラミング電圧が第４電圧レベルを下回って降下すると、始動させられていたプログラミング動作を前記メモリ・コントローラによって終了させるように構成されており、前記第３電圧レベルが大きさに関して前記第４電圧レベルよりも大きいことから成る、請求項３２に記載のメモリ回路。３４．メモリ・システムの動作を制御する方法であって、第１プログラミング電圧の大きさをモニタする段階と、メモリ・プログラム・コマンドが検出されると共に前記第１プログラミング電圧が第１或は第２の電圧範囲内に入った場合にだけ、メモリ・プログラミング動作を始動する段階であり、前記第１電圧範囲が下限を有し、前記第２電圧範囲が上限を有すると共に、前記下限が前記上限よりも大きさに関して大きいことから成る段階と、の諸段階を含む方法。３５．前記メモリ動作が、前記第１プログラミング電圧が前記第１電圧範囲内であれば、前記メモリ・システムのメモリセル・アレイに対する前記第１プログラミング電圧の印加によって始動させられ、前記第１プログラミング電圧が前記第２電圧範囲内であれば、前記第１プログラミング電圧とは異なる第２プログラミング電圧の印加によって始動させられる、請求項３４に記載の方法。３６．メモリ・システムの動作を制御する方法であって、第１及び第２電圧分割回路を提供する段階と、第１プログラミング電圧を第１プログラミング電圧ノードに印加する段階と、前記第１及び第２電圧分割回路を前記第１プログラミング電圧ノード及び回路共通の間に並列して結合して、印加された第１プログラミング電圧がそれぞれの第１及び第２電圧レベルである際、第１及び第２中間電圧をそれぞれの第１及び第２分割器ノードに生成する段階と、前記第１及び第２中間電圧を基準電圧と比較する段階と、印加された前記第１プログラミング電圧が前記第１電圧レベルで定義された下限を有する第１電圧範囲内に入るか、或は、前記第２電圧レベルで定義された上限を有する第２電圧範囲に入ると、プログラミング動作を始動する段階と、前記第１プログラミング電圧が第３或は第４電圧範囲外である場合に前記始動させられていたプログラミング動作を終了する段階であり、前記第３電圧範囲が第３電圧レベルで定義された下限を有し、前記第４電圧範囲が第４電圧レベルで定義された下限を有し、前記第１電圧レベルが前記第３電圧レベルよりも大きく、前記第３電圧レベルが前記第２電圧レベルよりも大きく、前記第２電圧レベルが前記第４電圧レベルよりも大きいことから成る段階と、の諸段階を含む方法。３７．前記プログラミング動作を始動する前記段階に続いて、前記第２電圧分割器を前記分割器ノードから結合解除して、前記第１プログラミング電圧が前記第３及び第４電圧レベルである際、第３中間電圧を前記第１分割器ノードに生成させると共に、第４中間電圧を第３分割器ノードに生成させる段階を含む、請求項３６に記載の方法。３８．前記第３及び第４中間電圧を基準電圧と比較する段階を更に含む、請求項３７に記載の方法。３９．前記第１電圧分割回路が前記第２電圧分割器の直列インピーダンスの少なくとも２倍の直列インピーダンスを有する、請求項３８に記載の方法。４０．メモリ・システムであって、複数のメモリセルから成るアレイと、様々なメモリ・プログラム動作を含んで、前記メモリセルから成るアレイ上でのメモリ動作を制御するメモリ・コントローラと、プログラミング電圧を受け取るように構成されたプログラミング電圧ノードと、前記プログラミング電圧ノードに作動的に結合されると共に、前記プログラミング電圧の大きさを検知する電圧検知回路と、前記プログラミング電圧の大きさが第１或は第２の別個のプログラミング電圧範囲外であれば、前記メモリ・プログラミング動作の内の１つを前記メモリ・コントローラによって終了させるプログラム割り込み回路と、を備え、前記電圧検知回路が第１抵抗ネットワークを含み、該第１抵抗ネットワークが電圧分割器を形成するように接続された複数の抵抗を含み、該第１抵抗ネットワークが、前記プログラミング電圧ノードに結合するための第１ノードと、回路共通に結合するための第２ノードと、前記プログラミング電圧が前記第１プログラミング電圧範囲の下限である際に第１分割電圧が作り出される第３ノードと、前記プログラミング電圧が前記第２プログラミング電圧範囲の下限である際に第２分割電圧が作り出される第４ノードとを含むことから成るメモリ・システム。４１．前記電圧検知回路が、前記第１抵抗ネットワークの前記第３ノードに結合された第１入力と、基準電圧に結合された第２入力とを有する第１コンパレータ回路を具備する、請求項４０に記載のメモリ・システム。４２．前記電圧検知回路が、前記第１抵抗ネットワークの前記第４ノードに結合された第１入力と、前記基準電圧に結合された第２入力とを有する第２コンパレータ回路を具備する、請求項４１に記載のメモリ・システム。４３．前記電圧検知回路が、前記第１抵抗ネットワークの前記第５ノードに結合された第１入力と、前記基準電圧に結合された第２入力とを有する第３コンパレータ回路を具備する、請求項４２に記載のメモリ・システム。４４．前記プログラム割り込み回路が、前記第１、第２、並びに第３のコンパレータ回路の出力を論理的に組み合わせる論理回路を具備する、請求項４３に記載のメモリ・システム。４５．前記電圧検知回路が、電圧分割器を形成するように接続された複数の抵抗を含む第２抵抗ネットワークと、前記第２抵抗ネットワークを前記第１抵抗ネットワークに並列して結合すると共に、前記第２抵抗ネットワークを前記第１抵抗ネットワークから結合解除するスイッチング回路とを更に具備し、前記第１抵抗ネットワークが前記第２抵抗ネットワークの直列抵抗の少なくとも２倍の大きさの直列抵抗を有することから成る、請求項４０に記載のメモリ・システム。