JP2809752B2 - メモリアクセス回路 - Google Patents
メモリアクセス回路Info
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は不揮発性メモリにアクセスするメモリアクセ
ス回路に関するものである。
ス回路に関するものである。
（従来の技術） 従来のメモリアクセス回路を第３図に示す。このメモ
リアクセス回路はマイクロコントローラ（例えば、Z80
TM（米国ザイログ社の商標名））１と不揮発性メモリ50
との間にアドレスデコーダ12を設けたものである。不揮
発性メモリ50への書き込みを行う場合は、マイクロコン
トローラ１からアドレスバス10a及びデータバス10bを介
してアドレス及びデータが不揮発性メモリ50に送られる
とともに、上記アドレス及び信号▲▼がアドレ
スデコーダ12に送られる。すると、上記アドレス及び信
号▲▼に基づいてアドレスデコーダ12によって
不揮発性メモリ50が選択され、不揮発性メモリ50が選択
されたことを示す信号▲▼がアクティブとなり、デ
ータバス10bを介して送出されたデータが不揮発性メモ
リの、アドレスバス10aを介して送出されたアドレスに
書き込まれる。この時、読み出し信号▲▼は非アク
ティブすなわち信号▲▼はディセーブル、書き込み
信号▲▼はアクティブすなわち信号▲▼はイネ
ーブルであることは言うまでもない。
リアクセス回路はマイクロコントローラ（例えば、Z80
TM（米国ザイログ社の商標名））１と不揮発性メモリ50
との間にアドレスデコーダ12を設けたものである。不揮
発性メモリ50への書き込みを行う場合は、マイクロコン
トローラ１からアドレスバス10a及びデータバス10bを介
してアドレス及びデータが不揮発性メモリ50に送られる
とともに、上記アドレス及び信号▲▼がアドレ
スデコーダ12に送られる。すると、上記アドレス及び信
号▲▼に基づいてアドレスデコーダ12によって
不揮発性メモリ50が選択され、不揮発性メモリ50が選択
されたことを示す信号▲▼がアクティブとなり、デ
ータバス10bを介して送出されたデータが不揮発性メモ
リの、アドレスバス10aを介して送出されたアドレスに
書き込まれる。この時、読み出し信号▲▼は非アク
ティブすなわち信号▲▼はディセーブル、書き込み
信号▲▼はアクティブすなわち信号▲▼はイネ
ーブルであることは言うまでもない。
一方、不揮発性メモリ50からデータを読み出す場合
は、書き込み信号▲▼が非アクティブ、読み出し信
号▲▼がアクティブとなることによって不揮発性メ
モリ50からデータが読み出せる。
は、書き込み信号▲▼が非アクティブ、読み出し信
号▲▼がアクティブとなることによって不揮発性メ
モリ50からデータが読み出せる。
（発明が解決しようとする課題） このような従来のメモリアクセス回路においては、電
源投入時、又はマイクロコントローラ１に入力されるク
ロックが不安定な時、あるいは電源電圧が不安定な場合
等の、マイクロコントローラが不安定な場合にマイクロ
コントローラ１が無秩序に書き込み信号▲▼を発生
し、不揮発性メモリ50に無効データを書き込んでしまう
おそれがあった。
源投入時、又はマイクロコントローラ１に入力されるク
ロックが不安定な時、あるいは電源電圧が不安定な場合
等の、マイクロコントローラが不安定な場合にマイクロ
コントローラ１が無秩序に書き込み信号▲▼を発生
し、不揮発性メモリ50に無効データを書き込んでしまう
おそれがあった。
本発明は上記事情を考慮してなされたものであって、
誤書き込みを可及的に防止することのできるメモリアク
セス回路を提供することを目的とする。
誤書き込みを可及的に防止することのできるメモリアク
セス回路を提供することを目的とする。
（課題を解決するための手段） 本発明のメモリアクセス回路は、マイクロコントロー
ラからの信号によって特定され、入出力コントロール信
号、および書き込み信号に基づいて書き込みイネーブル
信号を発生し、不揮発性メモリから送出され書き込み終
了時に発生するアクセス終了信号に基づいて前記不揮発
性メモリへのアクセス終了後のデータの書き込みを禁止
する書き込み禁止信号を出力する書き込み制御信号出力
手段と、前記マイクロコントローラから送出される制御
信号に基づいてデータの書き込み禁止を解除する解除指
令信号を前記書き込み制御信号出力手段に送り、書き込
み禁止信号の出力を止めさせる解除指令信号出力手段
と、前記書き込み信号および前記書き込み制御信号出力
手段の出力を受け、前記書き込み制御信号出力手段が書
き込み禁止信号を出力している場合には前記書き込み禁
止信号を出力し、前記書き込み制御信号出力手段が書き
込みイネーブル信号を出力している場合には、前記書き
込み信号を出力するゲート回路と、を備えたものとして
構成される。
ラからの信号によって特定され、入出力コントロール信
号、および書き込み信号に基づいて書き込みイネーブル
信号を発生し、不揮発性メモリから送出され書き込み終
了時に発生するアクセス終了信号に基づいて前記不揮発
性メモリへのアクセス終了後のデータの書き込みを禁止
する書き込み禁止信号を出力する書き込み制御信号出力
手段と、前記マイクロコントローラから送出される制御
信号に基づいてデータの書き込み禁止を解除する解除指
令信号を前記書き込み制御信号出力手段に送り、書き込
み禁止信号の出力を止めさせる解除指令信号出力手段
と、前記書き込み信号および前記書き込み制御信号出力
手段の出力を受け、前記書き込み制御信号出力手段が書
き込み禁止信号を出力している場合には前記書き込み禁
止信号を出力し、前記書き込み制御信号出力手段が書き
込みイネーブル信号を出力している場合には、前記書き
込み信号を出力するゲート回路と、を備えたものとして
構成される。
（作用） このように構成された本発明のメモリアクセス回路に
よれば、アクセス終了後の不揮発性メモリへのデータの
書き込みがマイクロコントローラから送出される特定の
データ信号及び制御信号並びに不揮発性メモリから送出
されるアクセス終了信号に基づいて書き込み禁止手段に
よって禁止される。そして、この書き込み禁止は適切な
時期にマイクロコントローラから送出される制御信号に
基づいて解除手段によって解除される。
よれば、アクセス終了後の不揮発性メモリへのデータの
書き込みがマイクロコントローラから送出される特定の
データ信号及び制御信号並びに不揮発性メモリから送出
されるアクセス終了信号に基づいて書き込み禁止手段に
よって禁止される。そして、この書き込み禁止は適切な
時期にマイクロコントローラから送出される制御信号に
基づいて解除手段によって解除される。
これにより誤書き込みを可及的に防止することができ
る。
る。
（実施例） 本発明によるメモリアクセス回路の一実施例を第１図
及び第２図を参照して説明する。第１図に本発明による
メモリアクセス回路の一実施例の構成を示す。この実施
例のメモリアクセス回路はデータデコーダ11と、アドレ
スデコーダ12a,12bと、NOR回路13,17と、OR回路14,15
と、遅延回路18と、AND回路19と、Ｄ型フリップフロッ
プ（以下、F/Fともいう）20と、NAND回路21と、電源電
圧低下検出回路と、電源投入検出回路とを備えている。
及び第２図を参照して説明する。第１図に本発明による
メモリアクセス回路の一実施例の構成を示す。この実施
例のメモリアクセス回路はデータデコーダ11と、アドレ
スデコーダ12a,12bと、NOR回路13,17と、OR回路14,15
と、遅延回路18と、AND回路19と、Ｄ型フリップフロッ
プ（以下、F/Fともいう）20と、NAND回路21と、電源電
圧低下検出回路と、電源投入検出回路とを備えている。
電源電圧低下検出回路は抵抗R1，R2，R3と、ツェナー
ダイオードD1と、比較器CMPから構成され、電源電圧VCC
が所定の値以下にあったときに比較器CMPから検出信号
“1"を出力する。
ダイオードD1と、比較器CMPから構成され、電源電圧VCC
が所定の値以下にあったときに比較器CMPから検出信号
“1"を出力する。
電源投入検出回路は抵抗R4、ダイオードD2、コンデン
サC1、及びNOT回路16からなり、電源が投入されたとき
にNOT回路16から検出信号“1"を出力する。
サC1、及びNOT回路16からなり、電源が投入されたとき
にNOT回路16から検出信号“1"を出力する。
データデコーダ11は図示していないマイクロコントロ
ーラからデータバス10bを介して特定のデータが送出さ
れてきたときに動作信号（値は“0"）を出力する。アド
レスデコーダ12aはアドレスバス10a及びコントロールハ
ス10cを介して各々マイクロコントローラから送出され
るアドレス及び信号▲▼に基づいてF/F20を選
択する選択信号（値は“0"）を出力する。又、アドレス
デコーダ12bはアドレスバス10a及びコントロールバス10
cを介して各々マイクロコントローラから送出されるア
ドレス及び信号▲▼に基づいて不揮発性メモリ
50を選択する選択信号（値は“0"）を出力する。
ーラからデータバス10bを介して特定のデータが送出さ
れてきたときに動作信号（値は“0"）を出力する。アド
レスデコーダ12aはアドレスバス10a及びコントロールハ
ス10cを介して各々マイクロコントローラから送出され
るアドレス及び信号▲▼に基づいてF/F20を選
択する選択信号（値は“0"）を出力する。又、アドレス
デコーダ12bはアドレスバス10a及びコントロールバス10
cを介して各々マイクロコントローラから送出されるア
ドレス及び信号▲▼に基づいて不揮発性メモリ
50を選択する選択信号（値は“0"）を出力する。
NOR回路13はデータデコーダ11の出力及びアドレスデ
コーダ12aの出力に基づいて動作し、遅延回路18を介し
てF/F20に動作信号を送出する。OR回路14は、マイクロ
コントローラからコントロールバス10cを介して送出さ
れる信号▲▼とアドレスデコーダ12bの出力とに基
づいて動作し、動作信号をNOR回路17に送出する。OR回
路15は、マイクロコントローラからコントロールバス10
cを介して送出される信号▲▼とアドレスデコーダ1
2aの出力とに基づいて動作し、動作信号をAND回路19に
送出する。NOR回路17は上記電源電圧低下検出回路の出
力、及び電源投入検出回路の出力、並びにOR回路14の否
定出力に基づいて動作し、F/F20をリセットするリセッ
ト信号をF/F20に送出する。
コーダ12aの出力に基づいて動作し、遅延回路18を介し
てF/F20に動作信号を送出する。OR回路14は、マイクロ
コントローラからコントロールバス10cを介して送出さ
れる信号▲▼とアドレスデコーダ12bの出力とに基
づいて動作し、動作信号をNOR回路17に送出する。OR回
路15は、マイクロコントローラからコントロールバス10
cを介して送出される信号▲▼とアドレスデコーダ1
2aの出力とに基づいて動作し、動作信号をAND回路19に
送出する。NOR回路17は上記電源電圧低下検出回路の出
力、及び電源投入検出回路の出力、並びにOR回路14の否
定出力に基づいて動作し、F/F20をリセットするリセッ
ト信号をF/F20に送出する。
AND回路19はOR回路15の出力、及び不揮発性メモリ50
から送出される信号R/に基づいて動作し、F/F20のク
ロックとなる動作信号を出力する。なお、信号R/は不
揮発性メモリ（以下、N.Vメモリともいう）50にデータ
が書き込まれている間は“0"となる信号である。NAND回
路21はコントロールバス10cを介してマイクロコントロ
ーラから送出される信号▲▼の否定と、F/F20の出
力Ｑに基づいて動作し、動作信号を不揮発性メモリ50の
書き込み信号▲▼とする。
から送出される信号R/に基づいて動作し、F/F20のク
ロックとなる動作信号を出力する。なお、信号R/は不
揮発性メモリ（以下、N.Vメモリともいう）50にデータ
が書き込まれている間は“0"となる信号である。NAND回
路21はコントロールバス10cを介してマイクロコントロ
ーラから送出される信号▲▼の否定と、F/F20の出
力Ｑに基づいて動作し、動作信号を不揮発性メモリ50の
書き込み信号▲▼とする。
次に上記実施例の動作を第２図のタイムチャートを参
照して説明する。
照して説明する。
今、電源が投入された直後を考える。この時、電源投
入検出回路のコンダンサC1の充電電圧が低いため、NOT
回路16の出力は“1"となる。これによりNOR回路17の出
力が“0"となりF/F20かリセットされる。するとF/F20の
出力Ｑは“0"となるからマイクロコントローラから送出
される書き込み信号WRの値にかかわらずNAND回路21の出
力、すなわち信号▲▼は“1"となって不揮発性メモ
リ50への書き込みが禁止される。
入検出回路のコンダンサC1の充電電圧が低いため、NOT
回路16の出力は“1"となる。これによりNOR回路17の出
力が“0"となりF/F20かリセットされる。するとF/F20の
出力Ｑは“0"となるからマイクロコントローラから送出
される書き込み信号WRの値にかかわらずNAND回路21の出
力、すなわち信号▲▼は“1"となって不揮発性メモ
リ50への書き込みが禁止される。
又、通常動作中に電源電圧VCCが低下して所定値以下
になった場合は、比較器CMPの出力が“1"となるため、N
OR回路17の出力が“0"となり、上述の場合と同様に信号
▲▼が“1"となって不揮発性メモリ50への書き込み
が禁止される。
になった場合は、比較器CMPの出力が“1"となるため、N
OR回路17の出力が“0"となり、上述の場合と同様に信号
▲▼が“1"となって不揮発性メモリ50への書き込み
が禁止される。
次に、電源電圧VCCが正常であってF/F20がリセツト状
態のときに、N.Vメモリ50にデータを書き込む場合を考
える。まず、マイクロコントローラからデータバス10b
を介して所定のデータがデータデコーダ11に送出され
る。又、同時にアドレスデコーダ12aには、F/F20を指定
するアドレスがアドレスバス10aを介してマイクロコン
トローラから送出されるとともに、コントロールバス10
cを介して値が“0"のIOコントロール信号▲▼
が送出される。又、この時コントロールバス10cを介し
て送出される書き込み信号▲▼は“0"で、書き込み
信号▲▼は“1"となっている。この時、データデコ
ーダ11の出力及びアドレスデコーダ12aの出力は“0"と
なり、したがってNOR回路13の出力は“1"で、OR回路15
の出力は“0"となる。これによりF/F20のＤ端子及びCK
端子に入力される信号はそれぞれ“1"及び“0"となる。
態のときに、N.Vメモリ50にデータを書き込む場合を考
える。まず、マイクロコントローラからデータバス10b
を介して所定のデータがデータデコーダ11に送出され
る。又、同時にアドレスデコーダ12aには、F/F20を指定
するアドレスがアドレスバス10aを介してマイクロコン
トローラから送出されるとともに、コントロールバス10
cを介して値が“0"のIOコントロール信号▲▼
が送出される。又、この時コントロールバス10cを介し
て送出される書き込み信号▲▼は“0"で、書き込み
信号▲▼は“1"となっている。この時、データデコ
ーダ11の出力及びアドレスデコーダ12aの出力は“0"と
なり、したがってNOR回路13の出力は“1"で、OR回路15
の出力は“0"となる。これによりF/F20のＤ端子及びCK
端子に入力される信号はそれぞれ“1"及び“0"となる。
次に第２図に示す時刻t1において信号▲▼が“0"
から“1"に立上ると、OR回路15の出力が“1"となる。そ
して信号R/は不揮発性メモリ50にデータが書き込まれ
ている時を除けば“1"であるから、AND回路19出力が
“1"となりF/F20にクロックが入力されたことになる。
するとF/F20の出力Ｑはクロックが入力される前のＤ端
子の入力値、すなわち“1"となってF/F20のリセットが
解除される。なお、この時のF/F20のＤ端子の入力値、
すなわちNOR回路13の出力は、信号▲▼が“1"とな
るため“0"となる。
から“1"に立上ると、OR回路15の出力が“1"となる。そ
して信号R/は不揮発性メモリ50にデータが書き込まれ
ている時を除けば“1"であるから、AND回路19出力が
“1"となりF/F20にクロックが入力されたことになる。
するとF/F20の出力Ｑはクロックが入力される前のＤ端
子の入力値、すなわち“1"となってF/F20のリセットが
解除される。なお、この時のF/F20のＤ端子の入力値、
すなわちNOR回路13の出力は、信号▲▼が“1"とな
るため“0"となる。
又、信号▲▼が“1"となるとともにF/F20の出力
Ｑが１に変化しても、NAND回路21の出力、すなわち信号
▲▼は“1"となっている。
Ｑが１に変化しても、NAND回路21の出力、すなわち信号
▲▼は“1"となっている。
次に時刻t2（第２図参照）になると、マイクロコント
ローラから不揮発性メモリ50を指定するアドレスがアド
レスバス10aを介してアドレスデコーダ12bに送られると
ともに、コントロールバス10cを介して信号▲
▼がアドレスデコーダ12bに送られる。この時、書き込
み信号▲▼は再び“0"なる。すると、NAND回路21の
出力、すなわち不揮発性メモリ50の書き込み信号▲
▼は“0"となって、アドレスバス10aを介して送出され
るアドレスに対応する不揮発性メモリ50のメモリセル
に、データバス10bを介して送出されるデータが書き込
まれる。そして信号▲▼の立上がりに対応して信号
R/が“1"から“0"に変化する。なお不揮発性メモリ50
にデータが書き込まれている間、信号R/は“0"のまま
となっている。この時、AND回路19の出力、すなわちF/F
20のCK端子に入力される信号の値は“0"となる。
ローラから不揮発性メモリ50を指定するアドレスがアド
レスバス10aを介してアドレスデコーダ12bに送られると
ともに、コントロールバス10cを介して信号▲
▼がアドレスデコーダ12bに送られる。この時、書き込
み信号▲▼は再び“0"なる。すると、NAND回路21の
出力、すなわち不揮発性メモリ50の書き込み信号▲
▼は“0"となって、アドレスバス10aを介して送出され
るアドレスに対応する不揮発性メモリ50のメモリセル
に、データバス10bを介して送出されるデータが書き込
まれる。そして信号▲▼の立上がりに対応して信号
R/が“1"から“0"に変化する。なお不揮発性メモリ50
にデータが書き込まれている間、信号R/は“0"のまま
となっている。この時、AND回路19の出力、すなわちF/F
20のCK端子に入力される信号の値は“0"となる。
書き込み期間が終了すると（時刻t3）、信号R/が
“0"から“1"に変化する。なおこの時、信号▲▼は
既に“1"になっている。すると、OR回路15の出力は“1"
であるから、AND回路19の出力は再び“1"となってF/F20
にクロックが入力され、F/Fの出力Ｑが“1"から“0"に
変化する。
“0"から“1"に変化する。なおこの時、信号▲▼は
既に“1"になっている。すると、OR回路15の出力は“1"
であるから、AND回路19の出力は再び“1"となってF/F20
にクロックが入力され、F/Fの出力Ｑが“1"から“0"に
変化する。
この状態で、マイクロコントローラから値が“0"のア
クティブな書き込み信号▲▼がコントロールバス10
cを介して送出されてきても、第２図の時刻t4に示すよ
うにF/F20の出力Ｑが“0"であるため、信号▲▼は
“1"となって、不揮発性メモリ50にデータを書き込むこ
とが不可能となる。不揮発性メモリ50にデータを再度書
き込むためには、時刻t1の時と同様にしてデータデコー
ダ11及びアドレスデコーダ12aを介してF/F20を選択し、
F/F20のリセット状態を解除する必要がある。
クティブな書き込み信号▲▼がコントロールバス10
cを介して送出されてきても、第２図の時刻t4に示すよ
うにF/F20の出力Ｑが“0"であるため、信号▲▼は
“1"となって、不揮発性メモリ50にデータを書き込むこ
とが不可能となる。不揮発性メモリ50にデータを再度書
き込むためには、時刻t1の時と同様にしてデータデコー
ダ11及びアドレスデコーダ12aを介してF/F20を選択し、
F/F20のリセット状態を解除する必要がある。
なお、上記実施例においては単一データの書き込みモ
ードについて説明したがページモードの場合もF/F20を
イネーブル状態、すなわちＱ＝１とすることによって可
能となる。
ードについて説明したがページモードの場合もF/F20を
イネーブル状態、すなわちＱ＝１とすることによって可
能となる。
又、上記実施例においては、データが不揮発性メモリ
50から読みだす場合、信号▲▼が“0"となるため、
OR回路14の出力が“0"となり、したがってNOR回路17の
出力が“0"となる。これによりF/F20がリセットされ、
第２図に示す時刻t4と同様に不揮発性メモリ50へのデー
タの書き込みが不可能となる。
50から読みだす場合、信号▲▼が“0"となるため、
OR回路14の出力が“0"となり、したがってNOR回路17の
出力が“0"となる。これによりF/F20がリセットされ、
第２図に示す時刻t4と同様に不揮発性メモリ50へのデー
タの書き込みが不可能となる。
以上説明したように本実施例によれば、データが書き
込まれたり、読み出された後は、F/F20がリセットされ
るため、マイクロコントローラが不安定な場合でも誤書
き込みを可及的に防止することができる。
込まれたり、読み出された後は、F/F20がリセットされ
るため、マイクロコントローラが不安定な場合でも誤書
き込みを可及的に防止することができる。
なお、本発明のメモリアクセス回路は、マイクロコン
トローラ及び不揮発性メモリと半導体基板上に一体化し
て形成しても良いし、不揮発性メモリ内に形成しても良
い。
トローラ及び不揮発性メモリと半導体基板上に一体化し
て形成しても良いし、不揮発性メモリ内に形成しても良
い。
又、上記実施例においてはF/Fを用いたが、このF/Fの
代わりに、レジスタ等を用いても良い。
代わりに、レジスタ等を用いても良い。
本発明によれば、不揮発性メモリへの誤書き込みを可
及的に防止することができる。
及的に防止することができる。
第１図は本発明によるメモリアクセス回路の実施例の構
成を示すブロック図、第２図は第１図に示す実施例の動
作を説明するタイミングチャート、第３図は従来のメモ
リアクセス回路を示すブロック図である。 10a…アドレスバス、10b…データバス、10c…コントロ
ールバス、11…データデコーダ、12a,12b…アドレスデ
コーダ、13,17…NOR回路、14,15…OR回路、18…遅延回
路、19…AND回路、20…Ｄ型フリップフロップ、21…NAN
D回路、50…不揮発性メモリ。
成を示すブロック図、第２図は第１図に示す実施例の動
作を説明するタイミングチャート、第３図は従来のメモ
リアクセス回路を示すブロック図である。 10a…アドレスバス、10b…データバス、10c…コントロ
ールバス、11…データデコーダ、12a,12b…アドレスデ
コーダ、13,17…NOR回路、14,15…OR回路、18…遅延回
路、19…AND回路、20…Ｄ型フリップフロップ、21…NAN
D回路、50…不揮発性メモリ。
Claims (3)
- 【請求項１】マイクロコントローラからの信号によって
特定され、入出力コントロール信号、および書き込み信
号に基づいて書き込みイネーブル信号を発生し、不揮発
性メモリから送出され書き込み終了時に発生するアクセ
ス終了信号に基づいて前記不揮発性メモリへのアクセス
終了後のデータの書き込みを禁止する書き込み禁止信号
を出力する書き込み制御信号出力手段と、 前記マイクロコントローラから送出される制御信号に基
づいてデータの書き込み禁止を解除する解除指令信号を
前記書き込み制御信号出力手段に送り、書き込み禁止信
号の出力を止めさせる解除指令信号出力手段と、 前記書き込み信号および前記書き込み制御信号出力手段
の出力を受け、前記書き込み制御信号出力手段が書き込
み禁止信号を出力している場合には前記書き込み禁止信
号を出力し、前記書き込み制御信号出力手段が書き込み
イネーブル信号を出力している場合には、前記書き込み
信号を出力するゲート回路と、 を備えたことを特徴とするメモリアクセス回路。 - 【請求項２】前記書き込み制御信号出力手段は、プリッ
プフロップ回路を備え、前記プリップフロップ回路は前
記書き込みイネーブル信号を出力するとともに、前記解
除指令信号によってリセットされることにより書き込み
禁止信号を出力することを特徴とする請求項１記載のメ
モリアクセス回路。 - 【請求項３】電源の投入を検出する電源投入検出手段
と、電源電圧の低下を検出する電源電圧低下検出手段と
を備え、前記解除指令信号出力手段は前記電源投入検出
手段によって検出される電源投入時や、前記電源電圧低
下検出手段によって検出される電源電圧の異常降下時に
も前記解除指令信号を出力することを特徴とする請求項
１又は２記載のメモリアクセス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26931489A JP2809752B2 (ja) | 1989-10-17 | 1989-10-17 | メモリアクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26931489A JP2809752B2 (ja) | 1989-10-17 | 1989-10-17 | メモリアクセス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03130997A JPH03130997A (ja) | 1991-06-04 |
| JP2809752B2 true JP2809752B2 (ja) | 1998-10-15 |
Family
ID=17470621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26931489A Expired - Fee Related JP2809752B2 (ja) | 1989-10-17 | 1989-10-17 | メモリアクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2809752B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3086052B2 (ja) * | 1992-03-18 | 2000-09-11 | シャープ株式会社 | Ｅｅｐｒｏｍ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57152696U (ja) * | 1981-03-20 | 1982-09-25 | ||
| JPH01123342A (ja) * | 1987-11-09 | 1989-05-16 | Oki Electric Ind Co Ltd | メモリの書込保護回路 |
-
1989
- 1989-10-17 JP JP26931489A patent/JP2809752B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03130997A (ja) | 1991-06-04 |
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