JP4822620B2

JP4822620B2 - 半導体集積回路

Info

Publication number: JP4822620B2
Application number: JP2001207025A
Authority: JP
Inventors: 斉石栗
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2001-07-06
Filing date: 2001-07-06
Publication date: 2011-11-24
Anticipated expiration: 2021-07-06
Also published as: US20030007409A1; JP2003022670A; US6674681B2

Description

【０００１】
【発明の属する技術分野】
本発明は、プリセットリモコン及び電池駆動のマイコンシステム等に使用されるＰＯＣ（パワー・オン・クリア回路）を内蔵する半導体集積回路に関し、特に、ＲＡＭ保持電圧を検出する低電圧検出回路及び非同期リセットによるＲＡＭデータ破壊を防止するための回路等を有する半導体集積回路に関する。
【０００２】
【従来の技術】
近年、プリセットリモコン及び電池駆動のマイコンシステム等に使用される半導体集積回路において、ＰＯＣを内蔵するケースが多くなってきている。このプリセットリモコンとは、リモコン波形を作成する上で必要なデータを予めＲＯＭ（Read Only Memory）に記憶させて内蔵しているリモコンのことである。リモコンには各メーカー毎に多様な波形データがある。これらの波形データをリモコンになるべくたくさん内蔵させておくことにより、１つのリモコンで種々の装置の操作が可能になる。また、プリセットリモコンには、ユーザーが設定したデータを格納しておくためのＲＡＭ（Random Access Memory）が内蔵されている。
【０００３】
図４は従来のＲＡＭ内蔵型の半導体集積回路を示す回路図である。各メモリセル１０１においては、トランスファゲートとなるトランジスタ１０２，１０３のゲートに１本のワード線が共通接続されており、トランジスタ１０２はビット線（／Ｑ）５に接続され、トランジスタ１０３はビット線（Ｑ）１０６に接続されている。また、トランジスタ１０２，１０３間には、２個のインバータの入力と出力とが相互に接続されて構成されたフリップフロップ１０４が接続されている。各メモリセル１０１のワード線は組み合わせ回路１０７に接続されており、この組み合わせ回路１０７に入力されたアドレス信号により、所定のメモリセルに接続されたワード線が活性化され、このメモリセルが選択される。なお、組み合わせ回路１０７には、その他のコントロール信号も入力されている。
【０００４】
このようなＲＡＭ内蔵型のプリセットリモコンにおいて、ＰＯＣを内蔵し、又は外付けで搭載する例が多くなっている。そして、従来、このＰＯＣによるリセットがかかった場合には、当然にＲＡＭデータを初期化するように設定されていた。
【０００５】
【発明が解決しようとする課題】
しかしながら、ＰＯＣによるリセット中であっても、電源電圧の降下がＲＡＭ保持電圧より低くならなければ、ＲＡＭのデータは保持されている。このため、このような場合は、ＲＡＭデータの保持を保証したいところであるが、ＲＡＭデータの保持を保証しようとしても、ＰＯＣによるリセットが非同期にかかった場合に、その非同期リセットのタイミングによっては、ＲＡＭのデータが破壊されてしまう虞がある。
【０００６】
即ち、ＰＯＣによるリセット又は外部システムリセットが、ＲＡＭデータアクセス時にかかった場合、リセットによるアドレス線の過渡状態によって、アクセスデータ以外のワード線もイネーブル状態（選択状態）になってしまい、アクセスしていないＲＡＭ領域のトランジスタ２，３がオン状態になり、ＲＡＭデータの破壊にいたってしまう。極端な場合には、ＲＡＭのデータが書きかえられてしまうことになる。このように、ＲＡＭデータ保持を保証しようにも、リセット信号によるＲＡＭデータの破壊が起きてしまっては、ＲＡＭデータの保証ができないという問題点がある。
【０００７】
本発明はかかる問題点に鑑みてなされたものであって、非同期リセットによるＲＡＭデータの破壊を防止して、ＲＡＭデータの保持を保証することができる半導体集積回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明に係る半導体集積回路は、ＲＡＭ及びパワーオンクリア回路が内蔵された半導体集積回路において、リセット信号がアクティブの場合に前記ＲＡＭのワード線を非選択にする第１回路部と、前記リセット信号がアクティブになった後所定の遅延をもってシステムリセット信号を出力する第２回路部と、電源電位が所定の低電圧検出電位以下に低下したか否かを判定し、該電源電位が所定の低電圧検出電位以下に低下したか否かを示す値のフラグをセットする第３回路部と、を有し、前記リセット信号がアクティブになった場合に、前記ＲＡＭの全てのワード線を非選択にした後、システムリセットし、システムリセットが解除されたときに前記電源電位が所定の低電圧検出電位以下に低下したことを前記フラグの値が示す場合にのみ、前記ＲＡＭが初期化されることを特徴とする。
【０００９】
また、前記第３回路部は、例えば、電源電位と低電圧検出電位とを比較し前記電源電位が前記低電圧検出電位以下に低下したときに低電圧検出フラグを出力するコンパレータを有する。
【００１０】
また、前記第１回路部は、例えば、外部リセット端子からの外部リセット信号と、前記パワーオンクリア回路からのリセット信号が入力され、いずれかのリセット信号がアクティブの場合にアクティブとなる内部リセット信号を出力する第４回路部と、前記ＲＡＭのアドレス信号と前記内部リセット信号とが入力され、前記内部リセット信号がアクティブの場合に、アドレス信号に拘わらず、ワード線の非選択信号を出力し、前記リセット信号が非アクティブの場合にアドレス信号に応じてワード線の選択及び非選択の信号を出力する第５回路部とを有する。
【００１１】
更に、前記第４回路部は、例えば、前記パワーオンクリア回路からのリセット信号と前記外部リセット信号とが入力され、アクティブ状態が“０”の内部リセット信号を出力するＡＮＤ回路であり、前記第５回路部は、前記内部リセット信号とアクティブのときに“１”となるアドレス信号とが入力され、前記内部リセット信号が非アクティブであって前記アドレス信号がアクティブの場合にのみ前記ＲＡＭのワード線に選択信号を出力するＮＡＮＤ回路である。
【００１２】
又は、他の第４回路部は、例えば、前記パワーオンクリア回路からのリセット信号と前記外部リセット信号とが入力され、アクティブ状態が“０”の内部リセット信号を出力するＡＮＤ回路であり、前記第５回路部は、前記内部リセット信号とＲＡＭアクセス時にアクティブ“１”となるコントロール信号とが入力され、前記内部リセット信号が非アクティブであって前記コントロール信号がアクティブの場合にのみ前記ＲＡＭのワード線に選択信号を出力するＡＮＤ回路である。
【００１３】
本発明においては、ＲＡＭ保持電圧を保証できる電圧を検出するための低電圧検出回路（第３回路部）を備え、リセット信号がアクティブになった時、先ずＲＡＭのワード線をディスエーブルし、その後ＣＰＵ等他のシステムをリセットするようにした回路（第２回路部）を備えているので、ＲＡＭにアクセス中、リセット信号がアクティブになっても、ＲＡＭのデータが破壊されることがない。
【００１４】
また、本発明においては、前記第３回路部はＲＡＭ保持電圧より高めの電圧を低電圧検出電位として設定することによって、リセット解除後、前記低電圧検出回路により電源電圧が前記低電圧検出電位以下に低下していないことがわかれば、電源電位がＲＡＭ保持電位より低下していないものであるから、ＲＡＭのデータは保持されていると判断できる。
【００１５】
従って、本発明の半導体集積回路においては、リセットがかかった場合であっても、電源電位が所定の低電圧検出電位以下に低下したことを検出していなければ、つまりＲＡＭ保持電圧まで電源電圧が降下していないのであれば、ＲＡＭのデータ保持を保証できる。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体集積回路について添付の図面を参照して詳細に説明する。図１は本発明の第１の実施形態に係る半導体集積回路を示す回路図である。本実施形態の半導体集積回路１はＰＯＣ１を内蔵又は外付けで搭載するものであり、ＲＡＭ保持電圧を検出するための低電圧検出回路部２と、ＲＡＭアクセス中のリセットによるＲＡＭデータ破壊を防ぐためのＲＡＭデータ破壊防止ブロック３と、組み合わせ回路４とを有する。
【００１７】
ＲＡＭの各メモリセル２０には、トランスファゲートとしてのトランジスタ２３，２４と、入力と出力が相互に接続された２個のインバータからなるフリップフロップ２５が設けられており、トランジスタ２３，２４は夫々ビット線２１及び２２に接続されている。
【００１８】
ＰＯＣ１は半導体集積回路の電源電圧が動作保証電圧より低下した場合、システムの暴走等による誤動作を防止するためのシステムリセットをかけるために搭載されている。ＰＯＣ１においては、コンパレータ６の正端子に電源電圧が入力され、負端子にＰＯＣ検出電圧源５からのＰＯＣ検出電圧（動作保証電圧）が入力される。コンパレータ６は電源電圧が基準電圧（ＰＯＣ検出電圧（動作保証電圧））より低下すると、“０”を出力し、この出力信号はバッファ７を介してリセット信号“０”としてＡＮＤ回路１０の一方の入力端に入力される。
【００１９】
一方、外部リセット端子８には、外部からリセットをかけるときに、“０”の信号が入力され、このリセット信号ははバッファ９を介してＡＮＤ回路１０の他方の入力端に入力される。これにより、ＰＯＣ１からのリセット信号“０”が出力されるか、又は外部リセット端子８にリセット信号“０”が入力された場合に、ＡＮＤ回路１０から内部リセット信号として“０”が出力される。
【００２０】
この内部リセット信号は、ＲＡＭデータ破壊防止ブロック３に入力される。ＲＡＭデータ破壊防止ブロック３には、リセットがかかったとき、後述するようにしてＲＡＭのメモリセル２０のワード線をディスエーブルにした後、ＣＰＵ等のリセット動作を行わせるために、遅延ブロック１１が設けられている。即ち、内部リセット信号は、遅延ブロック１１を通過して伝搬するので、内部リセット信号が後述するようにしてワード線をディスエーブルにし、更に遅延ブロック１１により遅延した後、ＣＰＵ等のリセットを行うシステムリセット信号としてＣＰＵ等に送られる。
【００２１】
また、ブロック３には、各メモリセル２０に対応して、ＮＡＮＤ回路１２が設けられている。各ＮＡＮＤ回路１２には、内部リセット信号と、組み合わせ回路４から出力されたアドレス信号が入力され、その出力はメモリセル２０のワード線に与えられる。アドレス信号は、“１”の場合にそのメモリセルが選択され、ワード線が活性化される。従って、ＮＡＮＤ回路１２に内部リセット信号として“０”が入力されている場合は、アドレス信号が“０”か、“１”かに拘わらず、ＮＡＮＤ回路１２から“１”が出力され、ワード線が“１”（ディスエーブル）になり、メモリセル２０のＰチャンネルトランジスタ２３，２４が閉になる。また、ＰＯＣのリセット及び外部リセットのいずれもかかっていない場合には、内部リセット信号は“１”となり、これがＮＡＮＤ回路１２に入力される。そして、組み合わせ回路４からＮＡＮＤ回路１２に、アドレス信号として、ワード線を選択していない信号“０”が入力された場合は、ＮＡＮＤ回路１２から“１”が出力され、ワード線はディスエーブルとなる。一方、ＮＡＮＤ回路１２にワード線を選択する信号“１”が入力された場合は、そのＮＡＮＤ回路１２から“０”が出力され、ワード線がイネーブルとなる。従って、内部リセット信号が“０”の場合には、アドレス信号に拘わらずワード線はディスエーブルであり、内部リセット信号が“１”の場合には、アドレス信号により選択されたワード線はイネーブルとなり、選択されていないワード線はディスエーブルとなる。
【００２２】
低電圧検出回路部２は、コンパレータ３２を有し、コンパレータ３２の正端子には電源電圧が入力され、負端子には低電圧検出電圧源３１が接続されている。そして、電源電圧が所定の低電圧検出電圧以下に低下した場合に、コンパレータ３１から低電圧検出信号として“０”の信号が出力され、この検出信号はインバータ３３により反転され、低電圧検出フラグ３４として“１”が立つ。この低電圧検出フラグは内部バス３０に供給される。
【００２３】
低電圧検出フラグ３４は、電池交換時及び電池電圧降下時等に、電源電圧がＲＡＭのデータが破壊する電圧レベルまで低下したか否かを示すフラグである。低電圧検出フラグ３４は、電源電圧が低電圧検出電圧（ＲＡＭ保持電圧より若干高い）以下になると“１”になる。そこで、低電圧検出フラグ３４が“１”の場合、ＲＡＭのデータが壊れているか、又は電源投入直後であると判断できる。このフラグ３４が“１”である場合に、ソフトウエアにてＲＡＭの初期化を行う。この場合、ＲＡＭを初期化し、ＲＡＭに必要なデータを書き込んだ後に、ソフトウエアにより、低電圧検出フラグ３４を“０”にすれば、即ち、低電圧検出フラグ３４が存在するレジスタにアクセスして“０”にすれば（書き込み動作）、ＲＡＭが初期化されたということが判断できる。なお、このフラグ３４の値が“０”であるということは、ＲＡＭにデータが設定されたことを意味する。また、本実施形態において、ソフトウエアとは、一般のマイコンにおけるＲＯＭに書くべきソフトウエアのことである。また、低電圧検出フラグ３４の書き込み動作及び読み込み動作は制御手段（図示せず）から出力された制御信号により制御されている。
【００２４】
次に、本実施形態に係る半導体集積回路の動作について説明する。図２は電源電圧とＰＯＣ検出電圧及び低電圧検出フラグとの関係を示す図である。図中、実線は電源電圧である。動作保証電圧であるＰＯＣ検出電圧Ｖ_ＰＯＣと、ＲＡＭのデータが保持されている最低電源電位であるＲＡＭ保持電圧Ｖ_Ｉと、このＲＡＭ保持電圧Ｖ_Ｉよりも若干高い低電圧検出電位Ｖ_ＬＶＩとは図２に示すような大小関係となる。
【００２５】
先ず、図２の（１）の期間において、乾電池等をセットしたことにより、電源電圧が上昇すると、この電源電圧がＰＯＣ検出電圧を超えたときに、リセットが解除される。これにより、内部リセット信号は“１”になる。また、電源電圧が低電圧検出電圧以下の０Ｖから上昇するため、低電圧検出フラグ３４は“１”になる。
【００２６】
（２）の期間は、電源電圧として、動作可能電圧が供給されている期間である。ＲＡＭのメモリセル２０に必要なデータを書き込み、低電圧検出フラグ３４を“０”に設定する。
【００２７】
（３）の期間においては、電源電圧が低下し、ＰＯＣ検出電圧以下になると、リセットがかかる。また、図２の（Ａ）点の電位は低電圧検出電圧よりも高いため、低電圧検出フラグ３４は“０”のままである。
【００２８】
（４）の期間においては、電源電圧が上昇し、再びＰＯＣ検出電圧以上になると、リセットが解除される。リセット解除後、ソフトウエアにて低電圧検出フラグ３４の値を確認した場合、即ち、低電圧フラグ３４を格納するレジスタを読み込んだ場合、低電圧検出フラグ３４が“０”となっているため、ＲＡＭのデータが壊れていないと判断できる。従って、この場合ＲＡＭデータはリセット前の状態に保持されていると判断でき、ソフトウエアによるＲＡＭデータの初期化の必要性はないということになる。
【００２９】
（５）の期間においては、電源電圧が低下してＰＯＣ検出電圧以下になると、リセットがかかる。（Ｂ）点の電位は低電圧検出電圧よりも低いため、低電圧検出フラグ３４は“０”→“１”となる。リセット解除後、ソフトウエアにて低電圧検出フラグ３４の値を確認した場合、低電圧検出フラグ３４が“１”となっているため、ＲＡＭデータが壊れている可能性があると判断できる。従って、この場合はソフトウエアによるＲＡＭデータの初期化を行う必要性がある。
【００３０】
（６）の期間においては、電源電圧が上昇し、再びＶ_ＰＯＣ以上になると、リセットが解除される。そのリセット解除後に、ソフトウエアにて低電圧検出フラグ３４の値を確認すると、“１”になっているため、ＲＡＭのデータが破壊されている可能性があると判断できる。従って、この場合、ソフトウエアによってＲＡＭのデータの初期化を行う。
【００３１】
そして、本実施形態においては、外部リセット信号が入力され、又はＰＯＣ１によるリセット信号が発生すると、ＡＮＤ回路１０から内部リセット信号が出力され、ＲＡＭのメモリセル２０のワード線が全てディスエーブルとなる。そして、この内部リセット信号は遅延ブロック１１を介して遅延した後、ＣＰＵ等のシステムをリセットする（システムリセット）。
【００３２】
図４に示すような従来のＲＡＭにおいては、非同期にＰＯＣによるリセットがかかったり、又は外部端子によるリセットが発生した場合に、このリセット時に、ＲＡＭのあるメモリセルのデータにアクセス中であったときは、メモリセルのワード線が半導体集積回路のアドレスバス及びコントロール信号の組み合わせ回路によって選択されているため、アドレスバスがリセット時に示す値への変化による過渡状態によって、アクセスしていないメモリセルのワード線がイネーブル状態になり、アクセスしていないメモリセルのトランジスタがオン状態になってしまう虞がある。この場合、最悪データが書きかえられてしまうことになる。
【００３３】
しかし、本実施の形態においては、内部リセット信号が全てのメモリセル２０のワード線をディスエーブルにし、所定時間遅延した後、ＣＰＵ等をシステムリセットするので、非同期リセットによるＲＡＭデータの破壊を防止することができる。
【００３４】
そして、このリセットの間、低電圧検出回路部２は電源電圧が低電圧検出電位以下まで低下したか否かを監視しており、低下した場合は低電圧検出フラグ３４として“１”がたっていて、制御装置において、この低電圧検出フラグ３４を読むことにより、リセット中にＲＡＭのデータが破壊された可能性があるか、又はないかを判断することができる。このようにして、低電圧検出回路２とＲＡＭアクセス中のリセットによるＲＡＭデータの破壊を防止するブロック３とによって、半導体集積回路のユーザが、ＰＯＣ１によるリセット中、電源電圧がＲＡＭ保持電圧以下になっていなかったかの判断が可能になり、ＲＡＭ保持電圧以下に降下していない場合、ＲＡＭのデータの保持を保証できる。即ち、一般にＲＡＭ保持電圧はＰＯＣ検出電圧より低い電圧であるので、ＰＯＣによるリセット中又は外部端子によるリセット中でも、電源電圧がＲＡＭ保持電圧より低下しなければ、ＲＡＭのデータは保持されたままということになり、これを保証することができる。
【００３５】
次に、図３を参照して、本発明の他の実施形態について説明する。なお、図１に示す実施形態と同一構成物には同一符号を付してその詳細な説明は省略する。本実施形態が図１に示す実施形態と異なる点は、低電圧検出回路２ａとリセットによるＲＡＭデータ破壊防止ブロック３ａとであり、本実施形態は、ＡＳＩＣのようにＲＡＭがメモリマクロ４０として準備されている場合のものである。
【００３６】
メモリマクロ４０には、アドレス信号とコントロール信号とが入力され、ＲＡＭデータ破壊防止ブロック３ａには、ＲＡＭアクセス時にアクティブ“１”になるコントロール信号が入力される。このブロック３ａにおいては、ＡＮＤ回路１０からの内部リセット信号が入力されるＡＮＤ回路４１が設けられており、このＡＮＤ回路４１の他方の入力には、前述のＲＡＭアクセス時にアクティブになるコントロール信号が入力される。そして、ＡＮＤ回路４１から、内部リセット信号が“０”（リセットがかかっている場合）の場合には、前記コントロール信号の状態に拘わらず、“０”が出力され、内部リセット信号が“１”（リセットがかかっていない場合）の場合には、前記コントロール信号が“０”（非アクティブでメモリセルにアクセスしていない場合）のときに“０”が出力され、前記コントロール信号が“１”（アクティブでメモリセルにアクセスしている場合）のときに“１”が出力される。そして、メモリマクロ４０においては、ＡＮＤ回路４１から、“０”（ディスエーブル）が入力されている場合に、メモリセルにアクセスせず、“１”（イネーブル）が入力されている場合に、アクセスを可能とする。
【００３７】
低電圧検出回路２ａにおいては、ＲＡＭのメモリセルよりデータ保持特性が悪いメモリセル５１、つまり、通常のＲＡＭセルより高い電圧でデータを保持できなくなるＲＡＭセル５１が設けられている。即ち、低電圧検出回路２ａに設けられたメモリセル５１は、しきい値Ｖ_Ｔが通常のＲＡＭセルより高いトランジスタ５２，５３がトランスファゲートとして設けられ、これらのトランジスタ５２，５３間にフリップフロップ５４が接続されている。そして、この低電圧検出回路２ａの各メモリセル５１にも、内部バス３０を介してＲＡＭセルのデータを読み込むようになっている。
【００３８】
本実施形態においては、ＲＡＭアクセス時にアクティブになるコントロール信号がブロック３ａに入力されても、内部リセット信号が“０”（リセットがかかっている状態）においては、メモリマクロ４０にアクセスを可能とする信号が入力されない。内部リセット信号が“１”（リセットがかかっていない状態）の場合において、ＲＡＭアクセス時にアクティブになる信号がブロック３ａに入力されると、メモリマクロ４０にアクセスが可能となる。よって、メモリマクロ４０にアクセスしている場合に、リセット信号が発生しても、メモリマクロ４０のデータの破壊を防止することができる。このように、ＲＡＭがマクロとして準備されている場合においても、ＲＡＭマクロ４０のデータアクセス時にアクティブになる信号を内部リセット信号と組み合わせることにより、ＲＡＭアクセス時のリセットによるデータ破壊を防止することができる。
【００３９】
また、低電圧検出回路２ａにおいては、ＲＡＭのメモリセルより保持特性が悪い低電圧検出用メモリセル５１が設けられており、電源電位が低下していくと、メモリマクロ４０のデータが破壊される前に、メモリセル５１がデータを保持できなくなる。従って、このメモリセル５１のデータが保持されているか否かを確認することにより、電源電位が低電圧検出電位以下に低下したか否かを判断することができる。
【００４０】
本実施形態においても、リセット信号が入力された場合のＲＡＭデータの破壊を防止することができると共に、リセット信号が入力された場合においても、電源電位が低電圧検出電位以下に低下しなかったときには、ＲＡＭデータの保持を保証することができると共に、電源電位が低電圧検出電位以下に低下した場合にのみメモリセルを初期化すればよい。
【００４１】
【発明の効果】
以上詳述したように本発明によれば、ＲＡＭにアクセス中に、ＰＯＣによるリセット又は外部端子からのリセットが入っても、ＲＡＭのデータの破壊を防止できると共に、そのリセット中、ＲＡＭ保持電圧より電源電圧が低下していないか、又は低下した可能性があるかを低電圧検出回路により確認でき、低下していない場合は、ＲＡＭのデータは保持されていると判断できる。従って、本発明によれば、リセット解除後、先ず、電源電圧が低電圧検出電位以下に低下したか否かを確認し、低電圧検出電位以下に低下しなかった場合には、ＲＡＭデータの保持を保証でき、電圧検出電位以下に低下した場合にのみＲＡＭのデータ初期化を行うようにすることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体集積回路を示す回路図である。
【図２】本実施形態における電源電圧とＰＯＣ検出電圧及び低電圧検出フラグとの関係を示す図である。
【図３】本発明の第２実施形態に係る半導体集積回路を示す回路図である。
【図４】従来の半導体集積回路を示す回路図である。
【符号の説明】
１：ＰＯＣ
２、２ａ：低電圧検出回路
３、３ａ：ＲＡＭデータ破壊防止ブロック
３４：低電圧検出フラグ

Claims

ＲＡＭ及びパワーオンクリア回路が内蔵された半導体集積回路において、リセット信号がアクティブの場合に前記ＲＡＭのワード線を非選択にする第１回路部と、前記リセット信号がアクティブになった後所定の遅延をもってシステムリセット信号を出力する第２回路部と、電源電位が所定の低電圧検出電位以下に低下したか否かを判定し、該電源電位が所定の低電圧検出電位以下に低下したか否かを示す値のフラグをセットする第３回路部と、を有し、前記リセット信号がアクティブになった場合に、前記ＲＡＭの全てのワード線を非選択にした後、システムリセットし、システムリセットが解除されたときに前記電源電位が所定の低電圧検出電位以下に低下したことを前記フラグの値が示す場合にのみ、前記ＲＡＭが初期化されることを特徴とする半導体集積回路。
前記第３回路部は、電源電位と低電圧検出電位とを比較し前記電源電位が前記低電圧検出電位以下に低下したときに低電圧検出フラグを出力するコンパレータを有することを特徴とする請求項１に記載の半導体集積回路。
前記第１回路部は、外部リセット端子からの外部リセット信号と、前記パワーオンクリア回路からのリセット信号が入力され、いずれかのリセット信号がアクティブの場合にアクティブとなる内部リセット信号を出力する第４回路部と、前記ＲＡＭのアドレス信号と前記内部リセット信号とが入力され、前記内部リセット信号がアクティブの場合に、アドレス信号に拘わらず、ワード線の非選択信号を出力し、前記リセット信号が非アクティブの場合にアドレス信号に応じてワード線の選択及び非選択の信号を出力する第５回路部とを有することを特徴とする請求項１又は２に記載の半導体集積回路。
前記第４回路部は、前記パワーオンクリア回路からのリセット信号と前記外部リセット信号とが入力され、アクティブ状態が“０”の内部リセット信号を出力するＡＮＤ回路であり、前記第５回路部は、前記内部リセット信号とアクティブのときに“１”となるアドレス信号とが入力され、前記内部リセット信号が非アクティブであって前記アドレス信号がアクティブの場合にのみ前記ＲＡＭのワード線に選択信号を出力するＮＡＮＤ回路であることを特徴とする請求項３に記載の半導体集積回路。
前記第４回路部は、前記パワーオンクリア回路からのリセット信号と前記外部リセット信号とが入力され、アクティブ状態が“０”の内部リセット信号を出力するＡＮＤ回路であり、前記第５回路部は、前記内部リセット信号とＲＡＭアクセス時にアクティブ“１”となるコントロール信号とが入力され、前記内部リセット信号が非アクティブであって前記コントロール信号がアクティブの場合にのみ前記ＲＡＭのワード線に選択信号を出力するＡＮＤ回路であることを特徴とする請求項３に記載の半導体集積回路。