JP4202116B2 - メモリ制御回路、メモリ装置およびマイクロコンピュータ - Google Patents
メモリ制御回路、メモリ装置およびマイクロコンピュータ Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリ等の書き換え可能なメモリに対する誤書き込みを防止するメモリ制御回路、および当該メモリ制御回路を備えたメモリ装置、並びに当該メモリ装置を搭載したマイクロコンピュータに関する。
【０００２】
一般に、データの書き換えが可能なメモリでは、ノイズや電源の瞬断などにより記憶データが書き換えられてしまうおそれがある。そこで、従来より、フラッシュメモリ等の不揮発性メモリでは、このような誤動作による意図しないデータの書き換えを防ぐための対策が講じられている。ＲＡＭ等の揮発性メモリでも、ノイズ等による意図しないデータの書き換えを防ぐ必要がある。
【０００３】
【従来の技術】
従来、不揮発性メモリを搭載したマイクロコンピュータ等の製品では、不揮発性メモリ自体に保護機能回路を設けることにより、誤書き込みを防止している。しかし、不揮発性メモリの回路規模が、保護機能回路の分だけ増大するという不都合がある。そこで、不揮発性メモリ自体の回路規模を増大させることなく、誤書き込みを防止する技術として、不揮発性メモリへのアクセスを制御する制御回路に書き込み許可レジスタを設け、このレジスタの設定により、不揮発性メモリへの書き込みを禁止したり、許可するようにしたものがある。また、フラッシュメモリにおいて、メモリセルアレイへのデータの書き込みの許可／禁止を示す記憶領域を設けたものもある（たとえば、特許文献１参照。）。
【０００４】
【特許文献１】
特開平１１−１２０７８１号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、従来は、書き込み許可レジスタを自由に書き換えることができる、すなわち、不揮発性メモリへの書き込みを禁止したり、許可したりすることに何も制限がない。そのため、ノイズや電源瞬断などによる異常動作時の誤書き込み防止対策としては不十分であるという問題点があった。
【０００６】
本発明は、上記問題点に鑑みてなされたものであって、ノイズや電源瞬断などによる誤書き込みを強力に防止することが可能なメモリ制御回路を提供することを目的とする。また、本発明は、そのようなメモリ制御回路を備えたメモリ装置を提供すること、およびそのメモリ装置を搭載したマイクロコンピュータを提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明は、レジスタがリセットされると、演算処理装置から供給されるライト信号のメモリへの出力を禁止する状態（書き込み禁止状態）となり、レジスタにたとえば“１”が書き込まれると、演算処理装置から供給されるライト信号をメモリへ出力する状態（書き込み許可状態）となり、レジスタにたとえば“０”が書き込まれると、つぎにレジスタがリセットされるまで、演算処理装置から供給されるライト信号がメモリへ出力されるのを防ぐ状態（誤書き込み防止状態）となる誤書き込み防止回路を設けることを特徴とする。
【０００８】
たとえば図１に示すように、リセット信号ＲＳＴのアサートにより、ＳＡ０Ｅ、ＳＡ１Ｅ、ＳＡ２ＥおよびＳＡ３Ｅの各レジスタのビットがリセットされる。それによって、各レジスタに対応する図示しないＳＡ０、ＳＡ１、ＳＡ２およびＳＡ３の各セクタは、書き込み禁止状態となる。その後、ＳＡ０Ｅ、ＳＡ１Ｅ、ＳＡ２Ｅ、ＳＡ３Ｅの各ビットにそれぞれ“１”、“０”、“０”および“１”が書き込まれているので、ＳＡ０、ＳＡ１、ＳＡ２およびＳＡ３の各セクタは、それぞれ書き込み許可状態、誤書き込み防止状態、誤書き込み防止状態および書き込み許可状態となる。ついで、ＳＡ０Ｅのビットに“０”が書き込まれているので、ＳＡ０のセクタは、誤書き込み防止状態となる。
【０００９】
具体的には、誤書き込み防止回路に、リセットにより“０”および“１”をそれぞれ格納する第１のラッチ回路および第２のラッチ回路を設ける。第２のラッチ回路に第１のラッチ回路の出力信号を入力させる。第１のラッチ回路には、演算処理装置（ＣＰＵ）から供給されるレジスタ設定データを、第１のゲートを介して入力させる。第１のゲートは、第２のラッチ回路の出力信号が“１”のときにレジスタ設定データを通過させ、第２のラッチ回路の出力信号が“０”のときに“０”を出力する。そして、演算処理装置（ＣＰＵ）から供給されるライト信号を、第２のゲートを介して、新たにメモリライト信号としてメモリに供給する。第２のゲートは、第１のラッチ回路の出力信号が“１”のときにのみ、ライト信号を通過させる。
【００１０】
この発明によれば、リセットにより、第１のラッチ回路の出力信号は“０”となるので、演算処理装置（ＣＰＵ）から供給されたライト信号が出力されない書き込み禁止状態となる。この状態で、レジスタ設定データとして“１”が供給されると、第１のラッチ回路の入力データが“１”となり、第１のラッチ回路から“１”が出力されるので、演算処理装置（ＣＰＵ）から供給されたライト信号がメモリライト信号としてメモリへ出力される書き込み許可状態となる。
【００１１】
また、レジスタ設定データとして“０”が供給されると、第１のラッチ回路の入力データは“０”となり、第１のラッチ回路から“０”が出力される。それによって、第２のラッチ回路の出力信号も“０”となり、つぎにリセットされるまで、レジスタ設定データの値にかかわらず、第１のラッチ回路の出力信号は“０”のままである。したがって、演算処理装置（ＣＰＵ）から供給されたライト信号がメモリへ出力されるのを防ぐ誤書き込み防止状態となる。
【００１２】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。図２は、本発明にかかるマイクロコンピュータの概略構成を示すブロック図である。図２に示すように、マイクロコンピュータは、不揮発性メモリ制御回路１、ＣＰＵ（演算処理装置）２、およびフラッシュメモリ等の書き換え可能な不揮発性メモリ３を同一半導体チップに設けた構成となっている。不揮発性メモリ制御回路１およびＣＰＵ２は、図示しないリセット回路からリセット信号が供給されると、リセットされる。
【００１３】
不揮発性メモリ３にデータを書き込む際には、ＣＰＵ２は、不揮発性メモリ制御回路１に、ライト信号とともに、アドレス／データバスを介してライトデータおよびアドレスデータを供給する。不揮発性メモリ制御回路１は、不揮発性メモリ３に、不揮発性メモリライト信号、ライトデータおよびアドレスデータを供給する。それによって、不揮発性メモリ３の該当する箇所にデータが書き込まれる。
【００１４】
一方、不揮発性メモリ３からデータを読み出す際には、ＣＰＵ２は、不揮発性メモリ制御回路１に、リード信号とともにアドレスデータを供給する。そして、ＣＰＵ２は、不揮発性メモリ制御回路１を介して、不揮発性メモリ３から該当するデータを読み出す。
【００１５】
図３は、不揮発性メモリ制御回路１に設けられた誤書き込み防止回路の構成の一例を示す回路図である。図３に示すように、誤書き込み防止回路は、たとえばレジスタを構成する２個のラッチ回路１１，１２および２個のゲート１３，１４を備えている。図示しないリセット発生回路から供給されるリセット信号は、第１のラッチ回路１１のクリア端子ＣＬＫおよび第２のラッチ回路１２のセット端子ＳＥＴに供給される。したがって、リセット信号がアサートされると、第１のラッチ回路１１の出力端子Ｑからは“０”が出力され、第２のラッチ回路１２の出力端子Ｑからは“１”が出力される。
【００１６】
第１のラッチ回路１１の出力端子Ｑからの出力信号は、第２のラッチ回路１２の入力端子Ｄに供給される。第２のラッチ回路１２の出力端子Ｑからの出力信号は、第１のゲート１３に入力される。また、ＣＰＵ２から供給されるレジスタ設定データも、第１のゲート１３に入力される。第１のゲート１３はアンド・ゲートであり、その出力信号は第１のラッチ回路１１の入力端子Ｄに供給される。したがって、第２のラッチ回路１２の出力信号が“１”のときに、レジスタ設定データが第１のラッチ回路１１に入力される。第２のラッチ回路１２の出力信号が“０”のときには、第１のラッチ回路１１の入力信号は“０”である。
【００１７】
ＣＰＵ２から供給されるライト信号は、第２のゲート１４に供給される。また、第１のラッチ回路１１の出力端子Ｑからの出力信号も、第２のゲート１４に供給される。第２のゲート１４はナンド・ゲートであり、不揮発性メモリ３へ不揮発性メモリライト信号を出力する。特に限定しないが、本実施の形態では、ライト信号および不揮発性メモリライト信号は、ロー・アクティブであり、“０”のときにアサートされたことになる。なお、特に限定しないが、その他の信号はハイ・アクティブであるとする。
【００１８】
したがって、第１のラッチ回路１１の出力信号が“１”のときに、ライト信号のアサートまたはネゲートに応じて、不揮発性メモリライト信号がアサートまたはネゲートされる。第１のラッチ回路１１の出力信号が“０”のときには、不揮発性メモリライト信号は常にネゲートされた状態となる。
【００１９】
また、ＣＰＵ２の書き込み命令に対して不揮発性メモリ３から供給されるレジスタ書き込み許可信号は、第１のラッチ回路１１および第２のラッチ回路１２のイネーブル端子ＥＮに供給される。また、図示しないクロック発生回路から供給されるクロック信号は、第１のラッチ回路１１および第２のラッチ回路１２のクロック端子に供給される。
【００２０】
つぎに、上述した構成の誤書き込み防止回路の動作について説明する。図４は、誤書き込み防止回路の動作タイミングチャートである。まず、リセット信号がアサートされると、第１のラッチ回路１１の出力は“０”となるので、不揮発性メモリライト信号は“１”、すなわちネゲートされた状態となり、不揮発性メモリ３にはライト信号が供給されない。つまり、不揮発性メモリ３にデータを書き込むことはできない。また、リセットにより第２のラッチ回路１２の出力が“１”となり、レジスタ設定データが第１のゲート１３を介して第１のラッチ回路１１に入力されるので、レジスタに“０”または“１”を書き込むことが可能である。したがって、この状態が書き込み禁止状態である。
【００２１】
書き込み禁止状態でレジスタに対して書き込みがおこなわれると、レジスタ書き込み許可信号に同期して、レジスタ設定データが第１のラッチ回路１１にラッチされる。たとえば、レジスタ設定データが“１”であれば、第１のラッチ回路１１から“１”が出力されるので、ライト信号がアサートされると、第２のゲート１４から出力される不揮発性メモリライト信号もアサートされる。つまり、不揮発性メモリ３にデータを書き込むことができる。また、第２のラッチ回路１２にも“１”がラッチされ、第２のラッチ回路１２の出力が“１”であるので、レジスタへの書き込みが可能な状態のままである。したがって、この状態が書き込み許可状態である。
【００２２】
一方、レジスタ設定データが“０”であれば、第１のラッチ回路１１に“０”がラッチされ、第１のラッチ回路１１から“０”が出力される。それによって、ライト信号がアサートされても、第２のゲート１４から出力される不揮発性メモリライト信号はネゲートされたままになる。つまり、不揮発性メモリ３にデータを書き込むことはできない。また、第２のラッチ回路１２に“０”がラッチされ、第２のラッチ回路１２の出力が“０”になるので、第１のラッチ回路１１には常に“０”が入力される。つまり、リセットにより第２のラッチ回路１２を“１”にセットするまでは、レジスタへの書き込みができない状態がつづき、不揮発性メモリ３にデータを書き込むことができない。したがって、この状態が誤書き込み防止状態である。
【００２３】
なお、図４では、書き込み禁止状態から書き込み許可状態を経て誤書き込み防止状態へ移行している。しかし、書き込み禁止状態においてレジスタに“０”を書き込むことにより、書き込み禁止状態から誤書き込み防止状態へ直接移行してもよい。
【００２４】
図３に示す誤書き込み防止回路の構成例は、メモリ全体を一括して書き込み禁止／書き込み許可／誤書き込み防止の各状態に制御するものである。図２に示したように不揮発性メモリ３が複数の領域（Ａ、ＢおよびＣ）に分かれている場合には、図５に示すように、誤書き込み防止回路を、図３に示す構成と同様の回路をＡ、ＢおよびＣの各領域ごとに設けた構成とすればよい。なお、Ａ、ＢおよびＣの領域は、セクタなどである。また、領域の数は、３に限らず、２でもよいし、４以上でもよい。
【００２５】
不揮発性メモリ３がＡ、ＢおよびＣの領域に分かれている場合を例にして説明する。この場合の誤書き込み防止回路は、図５に示すように、６個のラッチ回路１０１，１０２，１１１，１１２，１２１，１２２および８個のゲート１０３，１０４，１１３，１１４，１２３，１２４，１３１，１３２を備えている。
【００２６】
第１のラッチ回路１０１、第２のラッチ回路１０２および第１のゲート１０３は、それぞれ領域Ａに対する誤書き込み防止回路を構成しており、図３の第１のラッチ回路１１、第２のラッチ回路１２および第１のゲート１３に相当する。領域Ｂに対しては、第３のラッチ回路１１１、第４のラッチ回路１１２および第２のゲート１１３が、図３の第１のラッチ回路１１、第２のラッチ回路１２および第１のゲート１３に相当する。同様に、領域Ｃに対しては、第５のラッチ回路１２１、第６のラッチ回路１２２および第３のゲート１２３が、図３の第１のラッチ回路１１、第２のラッチ回路１２および第１のゲート１３に相当する。
【００２７】
したがって、第１のラッチ回路１０１、第２のラッチ回路１０２および第１のゲート１０３の接続関係、第３のラッチ回路１１１、第４のラッチ回路１１２および第２のゲート１１３の接続関係、並びに第５のラッチ回路１２１、第６のラッチ回路１２２および第３のゲート１２３の接続関係は、いずれも、図３の第１のラッチ回路１１、第２のラッチ回路１２および第１のゲート１３の接続関係と同じである。
【００２８】
領域Ａに対する誤書き込み防止回路において、第１のラッチ回路１０１の出力端子Ｑからの出力信号は、第４のゲート１０４に供給される。ＣＰＵ２から供給されるアドレスデータのデコードにより得られる領域Ａ信号も、第４のゲート１０４に供給される。第４のゲート１０４はナンド・ゲートであり、第１のラッチ回路１０１の出力信号が“１”であり、かつ領域Ａ信号がアサートされているときにのみ、“０”を出力する。
【００２９】
領域Ｂに対する誤書き込み防止回路においても同様であり、第３のラッチ回路１１１の出力信号、および領域Ｂ信号は、第５のゲート１１４に供給される。第５のゲート１１４はナンド・ゲートであり、第３のラッチ回路１１１の出力信号が“１”であり、かつ領域Ｂ信号がアサートされているときにのみ、“０”を出力する。
【００３０】
領域Ｃに対する誤書き込み防止回路においても同様であり、第５のラッチ回路１２１の出力信号、および領域Ｃ信号は、ナンド・ゲートである第６のゲート１２４に供給される。第６のゲート１２４は、第５のラッチ回路１２１の出力信号が“１”であり、かつ領域Ｃ信号がアサートされているときにのみ、“０”を出力する。
【００３１】
第４のゲート１０４の出力信号、第５のゲート１１４の出力信号および第６のゲート１２４の出力信号は、第７のゲート１３１に供給される。第７のゲート１３１はナンド・ゲートであり、第４のゲート１０４の出力信号、第５のゲート１１４の出力信号および第６のゲート１２４の出力信号のうちいずれか一つでも“０”であれば、“１”を出力する。第７のゲート１３１の出力信号は、第８のゲート１３２に供給される。
【００３２】
第８のゲート１３２は、図３の第２のゲート１４に相当するナンド・ゲートであり、ライト信号が供給され、不揮発性メモリライト信号を出力する。したがって、領域Ａ、領域Ｂおよび領域Ｃのうち、いずれか一つの領域に対して、その領域が選択されており、かつその領域が書き込み許可状態になっていれば、第７のゲート１３１の出力信号が“１”となり、ライト信号のアサートまたはネゲートに応じて、不揮発性メモリライト信号がアサートまたはネゲートされる。
【００３３】
また、領域Ａ、領域Ｂおよび領域Ｃがいずれも、選択されていないか、または書き込み禁止もしくは誤書き込み防止状態になっていれば、第７のゲート１３１の出力信号は“０”となるので、不揮発性メモリライト信号はネゲートされた状態となる。つまり、Ａ、Ｂ、およびＣのいずれの領域にもデータを書き込むことはできない。それぞれの領域が、書き込み禁止状態であるか、誤書き込み防止状態であるかは、それぞれのレジスタの格納値による。
【００３４】
上述した実施の形態によれば、リセットにより書き込み禁止状態となり、レジスタに“１”が書き込まれると、ＣＰＵ２から供給されたライト信号を不揮発性メモリ３へ出力する書き込み許可状態となり、レジスタに“０”が書き込まれると、つぎにリセットされるまで、ＣＰＵ２から供給されたライト信号が不揮発性メモリ３へ出力されるのを防ぐ誤書き込み防止状態となる。したがって、ノイズや電源の瞬断などにより、不揮発性メモリ３に誤まったデータが書き込まれるのを防ぐことができる。
【００３５】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。たとえば、誤書き込み防止回路は上述した構成に限らない。また、ＣＰＵ２、不揮発性メモリ制御回路１および不揮発性メモリ３のうち、いずれか一つが別のチップに設けられていてもよいし、ＣＰＵ２と不揮発性メモリ制御回路１と不揮発性メモリ３とが別々のチップに設けられていてもよい。また、本発明は、書き換え可能なメモリであれば、フラッシュメモリ以外の不揮発性メモリに適用でき、さらにはＲＡＭなどの揮発性メモリにも適用可能である。
【００３６】
（付記１）レジスタのリセットにより、外部から供給されるライト信号の出力を禁止し、レジスタに第１のデータが書き込まれると、外部から供給されるライト信号を外部へ出力し、レジスタに、前記第１のデータとは異なる第２のデータが書き込まれると、外部から供給されるライト信号の外部への出力を防ぐ誤書き込み防止回路を具備することを特徴とするメモリ制御回路。
【００３７】
（付記２）前記誤書き込み防止回路は、
リセットにより“０”を格納する第１のラッチ回路と、
リセットにより“１”を格納し、かつ前記第１のラッチ回路の出力信号が入力される第２のラッチ回路と、
前記第２のラッチ回路の出力信号が“１”のときに、外部から供給されるレジスタ設定データを前記第１のラッチ回路の入力端子に供給し、かつ前記第２のラッチ回路の出力信号が“０”のときに、前記第１のラッチ回路の入力端子に“０”を供給する第１のゲートと、
前記第１のラッチ回路の出力信号が“１”のときにのみ、外部から供給されるライト信号を外部へ出力する第２のゲートと、
を具備することを特徴とする付記１に記載のメモリ制御回路。
【００３８】
（付記３）ライト信号の入力により書き換えが可能なメモリと、
レジスタのリセットにより、外部から供給されるライト信号の出力を禁止し、レジスタに第１のデータが書き込まれると、外部から供給されるライト信号を前記メモリへ出力し、レジスタに、前記第１のデータとは異なる第２のデータが書き込まれると、外部から供給されるライト信号の前記メモリへの出力を防ぐ誤書き込み防止回路を有するメモリ制御回路と、
を具備することを特徴とするメモリ装置。
【００３９】
（付記４）前記誤書き込み防止回路は、
リセットにより“０”を格納する第１のラッチ回路と、
リセットにより“１”を格納し、かつ前記第１のラッチ回路の出力信号が入力される第２のラッチ回路と、
前記第２のラッチ回路の出力信号が“１”のときに、外部から供給されるレジスタ設定データを前記第１のラッチ回路の入力端子に供給し、かつ前記第２のラッチ回路の出力信号が“０”のときに、前記第１のラッチ回路の入力端子に“０”を供給する第１のゲートと、
前記第１のラッチ回路の出力信号が“１”のときにのみ、外部から供給されるライト信号を前記メモリへ出力する第２のゲートと、
を具備することを特徴とする付記３に記載のメモリ装置。
【００４０】
（付記５）前記メモリは、書き込みの禁止、許可および誤書き込み防止を独立して設定可能な複数の領域に分かれており、各領域ごとに、前記誤書き込み防止回路を有することを特徴とする付記３または４に記載のメモリ装置。
【００４１】
（付記６）前記メモリは、不揮発性メモリであることを特徴とする付記３〜５のいずれか一つに記載のメモリ装置。
【００４２】
（付記７）前記メモリは、フラッシュメモリであることを特徴とする付記６に記載のメモリ装置。
【００４３】
（付記８）演算処理装置と、
ライト信号の入力により書き換えが可能なメモリと、
レジスタのリセットにより、前記演算処理装置から供給されるライト信号の出力を禁止し、レジスタに第１のデータが書き込まれると、前記演算処理装置から供給されるライト信号を前記メモリへ出力し、レジスタに、前記第１のデータとは異なる第２のデータが書き込まれると、前記演算処理装置から供給されるライト信号の前記メモリへの出力を防ぐ誤書き込み防止回路を有するメモリ制御回路と、
を具備することを特徴とするマイクロコンピュータ。
【００４４】
（付記９）前記誤書き込み防止回路は、
リセットにより“０”を格納する第１のラッチ回路と、
リセットにより“１”を格納し、かつ前記第１のラッチ回路の出力信号が入力される第２のラッチ回路と、
前記第２のラッチ回路の出力信号が“１”のときに、前記演算処理装置から供給されるレジスタ設定データを前記第１のラッチ回路の入力端子に供給し、かつ前記第２のラッチ回路の出力信号が“０”のときに、前記第１のラッチ回路の入力端子に“０”を供給する第１のゲートと、
前記第１のラッチ回路の出力信号が“１”のときにのみ、前記演算処理装置から供給されるライト信号を前記メモリへ出力する第２のゲートと、
を具備することを特徴とする付記８に記載のマイクロコンピュータ。
【００４５】
（付記１０）前記メモリは、書き込みの禁止、許可および誤書き込み防止を独立して設定可能な複数の領域に分かれており、各領域ごとに、前記誤書き込み防止回路を有することを特徴とする付記８または９に記載のマイクロコンピュータ。
【００４６】
（付記１１）前記メモリは、不揮発性メモリであることを特徴とする付記８〜１０のいずれか一つに記載のマイクロコンピュータ。
【００４７】
（付記１２）前記メモリは、フラッシュメモリであることを特徴とする付記１１に記載のマイクロコンピュータ。
【００４８】
（付記１３）前記演算処理装置、前記メモリおよび前記メモリ制御回路は、同一半導体チップに設けられていることを特徴とする付記８〜１２のいずれか一つに記載のマイクロコンピュータ。
【００４９】
【発明の効果】
本発明によれば、リセットにより書き込み禁止状態となり、レジスタに第１のデータが書き込まれると、演算処理装置から供給されたライト信号をメモリへ出力する書き込み許可状態となり、レジスタに第２のデータが書き込まれると、つぎにリセットされるまで、演算処理装置から供給されたライト信号がメモリへ出力されるのを防ぐ誤書き込み防止状態となる。したがって、ノイズや電源の瞬断などにより、メモリに誤まったデータが書き込まれるのを防ぐことができる。
【図面の簡単な説明】
【図１】本発明にかかるメモリ制御回路における誤書き込み防止回路のレジスタ設定値と書き込み禁止／書き込み許可／誤書き込み防止の各状態との関係を説明するためのタイミングチャートである。
【図２】本発明にかかるマイクロコンピュータの概略構成を示すブロック図である。
【図３】本発明にかかるメモリ制御回路における誤書き込み防止回路の構成の一例を示す回路図である。
【図４】誤書き込み防止回路の動作タイミングチャートである。
【図５】不揮発性メモリが複数領域に分かれている場合の誤書き込み防止回路の構成の一例を示す回路図である。
【符号の説明】
１ 不揮発性メモリ制御回路
２ 演算処理装置
３ 不揮発性メモリ
１１ 第１のラッチ回路
１２ 第２のラッチ回路
１３ 第１のゲート
１４ 第２のゲート
【発明の属する技術分野】
本発明は、フラッシュメモリ等の書き換え可能なメモリに対する誤書き込みを防止するメモリ制御回路、および当該メモリ制御回路を備えたメモリ装置、並びに当該メモリ装置を搭載したマイクロコンピュータに関する。
【０００２】
一般に、データの書き換えが可能なメモリでは、ノイズや電源の瞬断などにより記憶データが書き換えられてしまうおそれがある。そこで、従来より、フラッシュメモリ等の不揮発性メモリでは、このような誤動作による意図しないデータの書き換えを防ぐための対策が講じられている。ＲＡＭ等の揮発性メモリでも、ノイズ等による意図しないデータの書き換えを防ぐ必要がある。
【０００３】
【従来の技術】
従来、不揮発性メモリを搭載したマイクロコンピュータ等の製品では、不揮発性メモリ自体に保護機能回路を設けることにより、誤書き込みを防止している。しかし、不揮発性メモリの回路規模が、保護機能回路の分だけ増大するという不都合がある。そこで、不揮発性メモリ自体の回路規模を増大させることなく、誤書き込みを防止する技術として、不揮発性メモリへのアクセスを制御する制御回路に書き込み許可レジスタを設け、このレジスタの設定により、不揮発性メモリへの書き込みを禁止したり、許可するようにしたものがある。また、フラッシュメモリにおいて、メモリセルアレイへのデータの書き込みの許可／禁止を示す記憶領域を設けたものもある（たとえば、特許文献１参照。）。
【０００４】
【特許文献１】
特開平１１−１２０７８１号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、従来は、書き込み許可レジスタを自由に書き換えることができる、すなわち、不揮発性メモリへの書き込みを禁止したり、許可したりすることに何も制限がない。そのため、ノイズや電源瞬断などによる異常動作時の誤書き込み防止対策としては不十分であるという問題点があった。
【０００６】
本発明は、上記問題点に鑑みてなされたものであって、ノイズや電源瞬断などによる誤書き込みを強力に防止することが可能なメモリ制御回路を提供することを目的とする。また、本発明は、そのようなメモリ制御回路を備えたメモリ装置を提供すること、およびそのメモリ装置を搭載したマイクロコンピュータを提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明は、レジスタがリセットされると、演算処理装置から供給されるライト信号のメモリへの出力を禁止する状態（書き込み禁止状態）となり、レジスタにたとえば“１”が書き込まれると、演算処理装置から供給されるライト信号をメモリへ出力する状態（書き込み許可状態）となり、レジスタにたとえば“０”が書き込まれると、つぎにレジスタがリセットされるまで、演算処理装置から供給されるライト信号がメモリへ出力されるのを防ぐ状態（誤書き込み防止状態）となる誤書き込み防止回路を設けることを特徴とする。
【０００８】
たとえば図１に示すように、リセット信号ＲＳＴのアサートにより、ＳＡ０Ｅ、ＳＡ１Ｅ、ＳＡ２ＥおよびＳＡ３Ｅの各レジスタのビットがリセットされる。それによって、各レジスタに対応する図示しないＳＡ０、ＳＡ１、ＳＡ２およびＳＡ３の各セクタは、書き込み禁止状態となる。その後、ＳＡ０Ｅ、ＳＡ１Ｅ、ＳＡ２Ｅ、ＳＡ３Ｅの各ビットにそれぞれ“１”、“０”、“０”および“１”が書き込まれているので、ＳＡ０、ＳＡ１、ＳＡ２およびＳＡ３の各セクタは、それぞれ書き込み許可状態、誤書き込み防止状態、誤書き込み防止状態および書き込み許可状態となる。ついで、ＳＡ０Ｅのビットに“０”が書き込まれているので、ＳＡ０のセクタは、誤書き込み防止状態となる。
【０００９】
具体的には、誤書き込み防止回路に、リセットにより“０”および“１”をそれぞれ格納する第１のラッチ回路および第２のラッチ回路を設ける。第２のラッチ回路に第１のラッチ回路の出力信号を入力させる。第１のラッチ回路には、演算処理装置（ＣＰＵ）から供給されるレジスタ設定データを、第１のゲートを介して入力させる。第１のゲートは、第２のラッチ回路の出力信号が“１”のときにレジスタ設定データを通過させ、第２のラッチ回路の出力信号が“０”のときに“０”を出力する。そして、演算処理装置（ＣＰＵ）から供給されるライト信号を、第２のゲートを介して、新たにメモリライト信号としてメモリに供給する。第２のゲートは、第１のラッチ回路の出力信号が“１”のときにのみ、ライト信号を通過させる。
【００１０】
この発明によれば、リセットにより、第１のラッチ回路の出力信号は“０”となるので、演算処理装置（ＣＰＵ）から供給されたライト信号が出力されない書き込み禁止状態となる。この状態で、レジスタ設定データとして“１”が供給されると、第１のラッチ回路の入力データが“１”となり、第１のラッチ回路から“１”が出力されるので、演算処理装置（ＣＰＵ）から供給されたライト信号がメモリライト信号としてメモリへ出力される書き込み許可状態となる。
【００１１】
また、レジスタ設定データとして“０”が供給されると、第１のラッチ回路の入力データは“０”となり、第１のラッチ回路から“０”が出力される。それによって、第２のラッチ回路の出力信号も“０”となり、つぎにリセットされるまで、レジスタ設定データの値にかかわらず、第１のラッチ回路の出力信号は“０”のままである。したがって、演算処理装置（ＣＰＵ）から供給されたライト信号がメモリへ出力されるのを防ぐ誤書き込み防止状態となる。
【００１２】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。図２は、本発明にかかるマイクロコンピュータの概略構成を示すブロック図である。図２に示すように、マイクロコンピュータは、不揮発性メモリ制御回路１、ＣＰＵ（演算処理装置）２、およびフラッシュメモリ等の書き換え可能な不揮発性メモリ３を同一半導体チップに設けた構成となっている。不揮発性メモリ制御回路１およびＣＰＵ２は、図示しないリセット回路からリセット信号が供給されると、リセットされる。
【００１３】
不揮発性メモリ３にデータを書き込む際には、ＣＰＵ２は、不揮発性メモリ制御回路１に、ライト信号とともに、アドレス／データバスを介してライトデータおよびアドレスデータを供給する。不揮発性メモリ制御回路１は、不揮発性メモリ３に、不揮発性メモリライト信号、ライトデータおよびアドレスデータを供給する。それによって、不揮発性メモリ３の該当する箇所にデータが書き込まれる。
【００１４】
一方、不揮発性メモリ３からデータを読み出す際には、ＣＰＵ２は、不揮発性メモリ制御回路１に、リード信号とともにアドレスデータを供給する。そして、ＣＰＵ２は、不揮発性メモリ制御回路１を介して、不揮発性メモリ３から該当するデータを読み出す。
【００１５】
図３は、不揮発性メモリ制御回路１に設けられた誤書き込み防止回路の構成の一例を示す回路図である。図３に示すように、誤書き込み防止回路は、たとえばレジスタを構成する２個のラッチ回路１１，１２および２個のゲート１３，１４を備えている。図示しないリセット発生回路から供給されるリセット信号は、第１のラッチ回路１１のクリア端子ＣＬＫおよび第２のラッチ回路１２のセット端子ＳＥＴに供給される。したがって、リセット信号がアサートされると、第１のラッチ回路１１の出力端子Ｑからは“０”が出力され、第２のラッチ回路１２の出力端子Ｑからは“１”が出力される。
【００１６】
第１のラッチ回路１１の出力端子Ｑからの出力信号は、第２のラッチ回路１２の入力端子Ｄに供給される。第２のラッチ回路１２の出力端子Ｑからの出力信号は、第１のゲート１３に入力される。また、ＣＰＵ２から供給されるレジスタ設定データも、第１のゲート１３に入力される。第１のゲート１３はアンド・ゲートであり、その出力信号は第１のラッチ回路１１の入力端子Ｄに供給される。したがって、第２のラッチ回路１２の出力信号が“１”のときに、レジスタ設定データが第１のラッチ回路１１に入力される。第２のラッチ回路１２の出力信号が“０”のときには、第１のラッチ回路１１の入力信号は“０”である。
【００１７】
ＣＰＵ２から供給されるライト信号は、第２のゲート１４に供給される。また、第１のラッチ回路１１の出力端子Ｑからの出力信号も、第２のゲート１４に供給される。第２のゲート１４はナンド・ゲートであり、不揮発性メモリ３へ不揮発性メモリライト信号を出力する。特に限定しないが、本実施の形態では、ライト信号および不揮発性メモリライト信号は、ロー・アクティブであり、“０”のときにアサートされたことになる。なお、特に限定しないが、その他の信号はハイ・アクティブであるとする。
【００１８】
したがって、第１のラッチ回路１１の出力信号が“１”のときに、ライト信号のアサートまたはネゲートに応じて、不揮発性メモリライト信号がアサートまたはネゲートされる。第１のラッチ回路１１の出力信号が“０”のときには、不揮発性メモリライト信号は常にネゲートされた状態となる。
【００１９】
また、ＣＰＵ２の書き込み命令に対して不揮発性メモリ３から供給されるレジスタ書き込み許可信号は、第１のラッチ回路１１および第２のラッチ回路１２のイネーブル端子ＥＮに供給される。また、図示しないクロック発生回路から供給されるクロック信号は、第１のラッチ回路１１および第２のラッチ回路１２のクロック端子に供給される。
【００２０】
つぎに、上述した構成の誤書き込み防止回路の動作について説明する。図４は、誤書き込み防止回路の動作タイミングチャートである。まず、リセット信号がアサートされると、第１のラッチ回路１１の出力は“０”となるので、不揮発性メモリライト信号は“１”、すなわちネゲートされた状態となり、不揮発性メモリ３にはライト信号が供給されない。つまり、不揮発性メモリ３にデータを書き込むことはできない。また、リセットにより第２のラッチ回路１２の出力が“１”となり、レジスタ設定データが第１のゲート１３を介して第１のラッチ回路１１に入力されるので、レジスタに“０”または“１”を書き込むことが可能である。したがって、この状態が書き込み禁止状態である。
【００２１】
書き込み禁止状態でレジスタに対して書き込みがおこなわれると、レジスタ書き込み許可信号に同期して、レジスタ設定データが第１のラッチ回路１１にラッチされる。たとえば、レジスタ設定データが“１”であれば、第１のラッチ回路１１から“１”が出力されるので、ライト信号がアサートされると、第２のゲート１４から出力される不揮発性メモリライト信号もアサートされる。つまり、不揮発性メモリ３にデータを書き込むことができる。また、第２のラッチ回路１２にも“１”がラッチされ、第２のラッチ回路１２の出力が“１”であるので、レジスタへの書き込みが可能な状態のままである。したがって、この状態が書き込み許可状態である。
【００２２】
一方、レジスタ設定データが“０”であれば、第１のラッチ回路１１に“０”がラッチされ、第１のラッチ回路１１から“０”が出力される。それによって、ライト信号がアサートされても、第２のゲート１４から出力される不揮発性メモリライト信号はネゲートされたままになる。つまり、不揮発性メモリ３にデータを書き込むことはできない。また、第２のラッチ回路１２に“０”がラッチされ、第２のラッチ回路１２の出力が“０”になるので、第１のラッチ回路１１には常に“０”が入力される。つまり、リセットにより第２のラッチ回路１２を“１”にセットするまでは、レジスタへの書き込みができない状態がつづき、不揮発性メモリ３にデータを書き込むことができない。したがって、この状態が誤書き込み防止状態である。
【００２３】
なお、図４では、書き込み禁止状態から書き込み許可状態を経て誤書き込み防止状態へ移行している。しかし、書き込み禁止状態においてレジスタに“０”を書き込むことにより、書き込み禁止状態から誤書き込み防止状態へ直接移行してもよい。
【００２４】
図３に示す誤書き込み防止回路の構成例は、メモリ全体を一括して書き込み禁止／書き込み許可／誤書き込み防止の各状態に制御するものである。図２に示したように不揮発性メモリ３が複数の領域（Ａ、ＢおよびＣ）に分かれている場合には、図５に示すように、誤書き込み防止回路を、図３に示す構成と同様の回路をＡ、ＢおよびＣの各領域ごとに設けた構成とすればよい。なお、Ａ、ＢおよびＣの領域は、セクタなどである。また、領域の数は、３に限らず、２でもよいし、４以上でもよい。
【００２５】
不揮発性メモリ３がＡ、ＢおよびＣの領域に分かれている場合を例にして説明する。この場合の誤書き込み防止回路は、図５に示すように、６個のラッチ回路１０１，１０２，１１１，１１２，１２１，１２２および８個のゲート１０３，１０４，１１３，１１４，１２３，１２４，１３１，１３２を備えている。
【００２６】
第１のラッチ回路１０１、第２のラッチ回路１０２および第１のゲート１０３は、それぞれ領域Ａに対する誤書き込み防止回路を構成しており、図３の第１のラッチ回路１１、第２のラッチ回路１２および第１のゲート１３に相当する。領域Ｂに対しては、第３のラッチ回路１１１、第４のラッチ回路１１２および第２のゲート１１３が、図３の第１のラッチ回路１１、第２のラッチ回路１２および第１のゲート１３に相当する。同様に、領域Ｃに対しては、第５のラッチ回路１２１、第６のラッチ回路１２２および第３のゲート１２３が、図３の第１のラッチ回路１１、第２のラッチ回路１２および第１のゲート１３に相当する。
【００２７】
したがって、第１のラッチ回路１０１、第２のラッチ回路１０２および第１のゲート１０３の接続関係、第３のラッチ回路１１１、第４のラッチ回路１１２および第２のゲート１１３の接続関係、並びに第５のラッチ回路１２１、第６のラッチ回路１２２および第３のゲート１２３の接続関係は、いずれも、図３の第１のラッチ回路１１、第２のラッチ回路１２および第１のゲート１３の接続関係と同じである。
【００２８】
領域Ａに対する誤書き込み防止回路において、第１のラッチ回路１０１の出力端子Ｑからの出力信号は、第４のゲート１０４に供給される。ＣＰＵ２から供給されるアドレスデータのデコードにより得られる領域Ａ信号も、第４のゲート１０４に供給される。第４のゲート１０４はナンド・ゲートであり、第１のラッチ回路１０１の出力信号が“１”であり、かつ領域Ａ信号がアサートされているときにのみ、“０”を出力する。
【００２９】
領域Ｂに対する誤書き込み防止回路においても同様であり、第３のラッチ回路１１１の出力信号、および領域Ｂ信号は、第５のゲート１１４に供給される。第５のゲート１１４はナンド・ゲートであり、第３のラッチ回路１１１の出力信号が“１”であり、かつ領域Ｂ信号がアサートされているときにのみ、“０”を出力する。
【００３０】
領域Ｃに対する誤書き込み防止回路においても同様であり、第５のラッチ回路１２１の出力信号、および領域Ｃ信号は、ナンド・ゲートである第６のゲート１２４に供給される。第６のゲート１２４は、第５のラッチ回路１２１の出力信号が“１”であり、かつ領域Ｃ信号がアサートされているときにのみ、“０”を出力する。
【００３１】
第４のゲート１０４の出力信号、第５のゲート１１４の出力信号および第６のゲート１２４の出力信号は、第７のゲート１３１に供給される。第７のゲート１３１はナンド・ゲートであり、第４のゲート１０４の出力信号、第５のゲート１１４の出力信号および第６のゲート１２４の出力信号のうちいずれか一つでも“０”であれば、“１”を出力する。第７のゲート１３１の出力信号は、第８のゲート１３２に供給される。
【００３２】
第８のゲート１３２は、図３の第２のゲート１４に相当するナンド・ゲートであり、ライト信号が供給され、不揮発性メモリライト信号を出力する。したがって、領域Ａ、領域Ｂおよび領域Ｃのうち、いずれか一つの領域に対して、その領域が選択されており、かつその領域が書き込み許可状態になっていれば、第７のゲート１３１の出力信号が“１”となり、ライト信号のアサートまたはネゲートに応じて、不揮発性メモリライト信号がアサートまたはネゲートされる。
【００３３】
また、領域Ａ、領域Ｂおよび領域Ｃがいずれも、選択されていないか、または書き込み禁止もしくは誤書き込み防止状態になっていれば、第７のゲート１３１の出力信号は“０”となるので、不揮発性メモリライト信号はネゲートされた状態となる。つまり、Ａ、Ｂ、およびＣのいずれの領域にもデータを書き込むことはできない。それぞれの領域が、書き込み禁止状態であるか、誤書き込み防止状態であるかは、それぞれのレジスタの格納値による。
【００３４】
上述した実施の形態によれば、リセットにより書き込み禁止状態となり、レジスタに“１”が書き込まれると、ＣＰＵ２から供給されたライト信号を不揮発性メモリ３へ出力する書き込み許可状態となり、レジスタに“０”が書き込まれると、つぎにリセットされるまで、ＣＰＵ２から供給されたライト信号が不揮発性メモリ３へ出力されるのを防ぐ誤書き込み防止状態となる。したがって、ノイズや電源の瞬断などにより、不揮発性メモリ３に誤まったデータが書き込まれるのを防ぐことができる。
【００３５】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。たとえば、誤書き込み防止回路は上述した構成に限らない。また、ＣＰＵ２、不揮発性メモリ制御回路１および不揮発性メモリ３のうち、いずれか一つが別のチップに設けられていてもよいし、ＣＰＵ２と不揮発性メモリ制御回路１と不揮発性メモリ３とが別々のチップに設けられていてもよい。また、本発明は、書き換え可能なメモリであれば、フラッシュメモリ以外の不揮発性メモリに適用でき、さらにはＲＡＭなどの揮発性メモリにも適用可能である。
【００３６】
（付記１）レジスタのリセットにより、外部から供給されるライト信号の出力を禁止し、レジスタに第１のデータが書き込まれると、外部から供給されるライト信号を外部へ出力し、レジスタに、前記第１のデータとは異なる第２のデータが書き込まれると、外部から供給されるライト信号の外部への出力を防ぐ誤書き込み防止回路を具備することを特徴とするメモリ制御回路。
【００３７】
（付記２）前記誤書き込み防止回路は、
リセットにより“０”を格納する第１のラッチ回路と、
リセットにより“１”を格納し、かつ前記第１のラッチ回路の出力信号が入力される第２のラッチ回路と、
前記第２のラッチ回路の出力信号が“１”のときに、外部から供給されるレジスタ設定データを前記第１のラッチ回路の入力端子に供給し、かつ前記第２のラッチ回路の出力信号が“０”のときに、前記第１のラッチ回路の入力端子に“０”を供給する第１のゲートと、
前記第１のラッチ回路の出力信号が“１”のときにのみ、外部から供給されるライト信号を外部へ出力する第２のゲートと、
を具備することを特徴とする付記１に記載のメモリ制御回路。
【００３８】
（付記３）ライト信号の入力により書き換えが可能なメモリと、
レジスタのリセットにより、外部から供給されるライト信号の出力を禁止し、レジスタに第１のデータが書き込まれると、外部から供給されるライト信号を前記メモリへ出力し、レジスタに、前記第１のデータとは異なる第２のデータが書き込まれると、外部から供給されるライト信号の前記メモリへの出力を防ぐ誤書き込み防止回路を有するメモリ制御回路と、
を具備することを特徴とするメモリ装置。
【００３９】
（付記４）前記誤書き込み防止回路は、
リセットにより“０”を格納する第１のラッチ回路と、
リセットにより“１”を格納し、かつ前記第１のラッチ回路の出力信号が入力される第２のラッチ回路と、
前記第２のラッチ回路の出力信号が“１”のときに、外部から供給されるレジスタ設定データを前記第１のラッチ回路の入力端子に供給し、かつ前記第２のラッチ回路の出力信号が“０”のときに、前記第１のラッチ回路の入力端子に“０”を供給する第１のゲートと、
前記第１のラッチ回路の出力信号が“１”のときにのみ、外部から供給されるライト信号を前記メモリへ出力する第２のゲートと、
を具備することを特徴とする付記３に記載のメモリ装置。
【００４０】
（付記５）前記メモリは、書き込みの禁止、許可および誤書き込み防止を独立して設定可能な複数の領域に分かれており、各領域ごとに、前記誤書き込み防止回路を有することを特徴とする付記３または４に記載のメモリ装置。
【００４１】
（付記６）前記メモリは、不揮発性メモリであることを特徴とする付記３〜５のいずれか一つに記載のメモリ装置。
【００４２】
（付記７）前記メモリは、フラッシュメモリであることを特徴とする付記６に記載のメモリ装置。
【００４３】
（付記８）演算処理装置と、
ライト信号の入力により書き換えが可能なメモリと、
レジスタのリセットにより、前記演算処理装置から供給されるライト信号の出力を禁止し、レジスタに第１のデータが書き込まれると、前記演算処理装置から供給されるライト信号を前記メモリへ出力し、レジスタに、前記第１のデータとは異なる第２のデータが書き込まれると、前記演算処理装置から供給されるライト信号の前記メモリへの出力を防ぐ誤書き込み防止回路を有するメモリ制御回路と、
を具備することを特徴とするマイクロコンピュータ。
【００４４】
（付記９）前記誤書き込み防止回路は、
リセットにより“０”を格納する第１のラッチ回路と、
リセットにより“１”を格納し、かつ前記第１のラッチ回路の出力信号が入力される第２のラッチ回路と、
前記第２のラッチ回路の出力信号が“１”のときに、前記演算処理装置から供給されるレジスタ設定データを前記第１のラッチ回路の入力端子に供給し、かつ前記第２のラッチ回路の出力信号が“０”のときに、前記第１のラッチ回路の入力端子に“０”を供給する第１のゲートと、
前記第１のラッチ回路の出力信号が“１”のときにのみ、前記演算処理装置から供給されるライト信号を前記メモリへ出力する第２のゲートと、
を具備することを特徴とする付記８に記載のマイクロコンピュータ。
【００４５】
（付記１０）前記メモリは、書き込みの禁止、許可および誤書き込み防止を独立して設定可能な複数の領域に分かれており、各領域ごとに、前記誤書き込み防止回路を有することを特徴とする付記８または９に記載のマイクロコンピュータ。
【００４６】
（付記１１）前記メモリは、不揮発性メモリであることを特徴とする付記８〜１０のいずれか一つに記載のマイクロコンピュータ。
【００４７】
（付記１２）前記メモリは、フラッシュメモリであることを特徴とする付記１１に記載のマイクロコンピュータ。
【００４８】
（付記１３）前記演算処理装置、前記メモリおよび前記メモリ制御回路は、同一半導体チップに設けられていることを特徴とする付記８〜１２のいずれか一つに記載のマイクロコンピュータ。
【００４９】
【発明の効果】
本発明によれば、リセットにより書き込み禁止状態となり、レジスタに第１のデータが書き込まれると、演算処理装置から供給されたライト信号をメモリへ出力する書き込み許可状態となり、レジスタに第２のデータが書き込まれると、つぎにリセットされるまで、演算処理装置から供給されたライト信号がメモリへ出力されるのを防ぐ誤書き込み防止状態となる。したがって、ノイズや電源の瞬断などにより、メモリに誤まったデータが書き込まれるのを防ぐことができる。
【図面の簡単な説明】
【図１】本発明にかかるメモリ制御回路における誤書き込み防止回路のレジスタ設定値と書き込み禁止／書き込み許可／誤書き込み防止の各状態との関係を説明するためのタイミングチャートである。
【図２】本発明にかかるマイクロコンピュータの概略構成を示すブロック図である。
【図３】本発明にかかるメモリ制御回路における誤書き込み防止回路の構成の一例を示す回路図である。
【図４】誤書き込み防止回路の動作タイミングチャートである。
【図５】不揮発性メモリが複数領域に分かれている場合の誤書き込み防止回路の構成の一例を示す回路図である。
【符号の説明】
１ 不揮発性メモリ制御回路
２ 演算処理装置
３ 不揮発性メモリ
１１ 第１のラッチ回路
１２ 第２のラッチ回路
１３ 第１のゲート
１４ 第２のゲート
Claims (13)
- レジスタのリセットにより外部から供給されるライト信号の出力を禁止した後、前記レジスタに第１のデータが書き込まれると外部から供給されるライト信号を外部へ出力し、前記レジスタに前記第１のデータとは異なる第２のデータが書き込まれると前記レジスタへの前記第１のデータの書き込みを禁止して前記リセットの次のリセットまで外部から供給されるライト信号の外部への出力を防ぐ誤書き込み防止回路を具備することを特徴とするメモリ制御回路。
- 前記誤書き込み防止回路は、
リセットにより"０"を格納する第１のラッチ回路と、
リセットにより"１"を格納し、かつ前記第１のラッチ回路の出力信号が入力される第２のラッチ回路と、
前記第２のラッチ回路の出力信号が"１"のときに、外部から供給されるレジスタ設定データを前記第１のラッチ回路の入力端子に供給し、かつ前記第２のラッチ回路の出力信号が"０"のときに、前記第１のラッチ回路の入力端子に"０"を供給する第１のゲートと、
前記第１のラッチ回路の出力信号が"１"のときにのみ、外部から供給されるライト信号を外部へ出力する第２のゲートと、
を具備することを特徴とする請求項１に記載のメモリ制御回路。 - ライト信号の入力により書き換えが可能なメモリと、
レジスタのリセットにより外部から供給されるライト信号の出力を禁止した後、前記レジスタに第１のデータが書き込まれると外部から供給されるライト信号を前記メモリへ出力し、前記レジスタに前記第１のデータとは異なる第２のデータが書き込まれると前記レジスタへの前記第１のデータの書き込みを禁止して前記リセットの次のリセットまで外部から供給されるライト信号の前記メモリへの出力を防ぐ誤書き込み防止回路を有するメモリ制御回路と、
を具備することを特徴とするメモリ装置。 - 前記誤書き込み防止回路は、
リセットにより"０"を格納する第１のラッチ回路と、
リセットにより"１"を格納し、かつ前記第１のラッチ回路の出力信号が入力される第２のラッチ回路と、
前記第２のラッチ回路の出力信号が"１"のときに、外部から供給されるレジスタ設定データを前記第１のラッチ回路の入力端子に供給し、かつ前記第２のラッチ回路の出力信号が"０"のときに、前記第１のラッチ回路の入力端子に"０"を供給する第１のゲートと、
前記第１のラッチ回路の出力信号が"１"のときにのみ、外部から供給されるライト信号を前記メモリへ出力する第２のゲートと、
を具備することを特徴とする請求項３に記載のメモリ装置。 - 前記メモリは、書き込みの禁止、許可および誤書き込み防止を独立して設定可能な複数の領域に分かれており、各領域ごとに、前記誤書き込み防止回路を有することを特徴とする請求項３または４に記載のメモリ装置。
- 演算処理装置と、
ライト信号の入力により書き換えが可能なメモリと、
レジスタのリセットにより、前記演算処理装置から供給されるライト信号の出力を禁止し、レジスタに第１のデータが書き込まれると、前記演算処理装置から供給されるライト信号を前記メモリへ出力し、レジスタに、前記第１のデータとは異なる第２のデータが書き込まれると前記レジスタへの前記第１のデータの書き込みを禁止して前記リセットの次のリセットまで前記演算処理装置から供給されるライト信号の前記メモリへの出力を防ぐ誤書き込み防止回路を有するメモリ制御回路と、
を具備することを特徴とするマイクロコンピュータ。 - 前記誤書き込み防止回路は、
リセットにより"０"を格納する第１のラッチ回路と、
リセットにより"１"を格納し、かつ前記第１のラッチ回路の出力信号が入力される第２のラッチ回路と、
前記第２のラッチ回路の出力信号が"１"のときに、前記演算処理装置から供給されるレジスタ設定データを前記第１のラッチ回路の入力端子に供給し、かつ前記第２のラッチ回路の出力信号が"０"のときに、前記第１のラッチ回路の入力端子に"０"を供給する第１のゲートと、
前記第１のラッチ回路の出力信号が"１"のときにのみ、前記演算処理装置から供給されるライト信号を前記メモリへ出力する第２のゲートと、
を具備することを特徴とする請求項６に記載のマイクロコンピュータ。 - 前記メモリは、書き込みの禁止、許可および誤書き込み防止を独立して設定可能な複数の領域に分かれており、各領域ごとに、前記誤書き込み防止回路を有することを特徴とする請求項６または７に記載のマイクロコンピュータ。
- 前記メモリは、不揮発性メモリであることを特徴とする請求項６〜８のいずれか一つに記載のマイクロコンピュータ。
- 前記演算処理装置、前記メモリおよび前記メモリ制御回路は、同一半導体チップに設けられていることを特徴とする請求項６〜９のいずれか一つに記載のマイクロコンピュータ。
- レジスタのリセットにより外部から供給されるライト信号の出力を禁止した後、前記レジスタに第１のデータが書き込まれると外部から供給されるライト信号を外部へ出力し、前記レジスタに前記第１のデータとは異なる第２のデータが書き込まれると前記レジスタへの前記第１のデータの書き込みを禁止して前記リセットの次のリセットまで外部から供給されるライト信号の外部への出力を防ぐ誤書き込み防止回路を具備し、
前記誤書き込み防止回路は、
リセットにより " ０ " を格納する第１のラッチ回路と、
リセットにより " １ " を格納し、かつ前記第１のラッチ回路の出力信号が入力される第２のラッチ回路と、
前記第２のラッチ回路の出力信号が " １ " のときに、外部から供給されるレジスタ設定データを前記第１のラッチ回路の入力端子に供給し、かつ前記第２のラッチ回路の出力信号が " ０ " のときに、前記第１のラッチ回路の入力端子に " ０ " を供給する第１のゲートと、
前記第１のラッチ回路の出力信号が " １ " のときにのみ、外部から供給されるライト信号を外部へ出力する第２のゲートと、
を具備することを特徴とするメモリ制御回路。 - ライト信号の入力により書き換えが可能なメモリと、
レジスタのリセットにより外部から供給されるライト信号の出力を禁止した後、前記レジスタに第１のデータが書き込まれると外部から供給されるライト信号を前記メモリへ出力し、前記レジスタに前記第１のデータとは異なる第２のデータが書き込まれると前記レジスタへの前記第１のデータの書き込みを禁止して前記リセットの次のリセットまで外部から供給されるライト信号の前記メモリへの出力を防ぐ誤書き込み防止回路を有するメモリ制御回路とを具備し、
前記誤書き込み防止回路は、
リセットにより " ０ " を格納する第１のラッチ回路と、
リセットにより " １ " を格納し、かつ前記第１のラッチ回路の出力信号が入力される第２のラッチ回路と、
前記第２のラッチ回路の出力信号が " １ " のときに、外部から供給されるレジスタ設定データを前記第１のラッチ回路の入力端子に供給し、かつ前記第２のラッチ回路の出力信号が " ０ " のときに、前記第１のラッチ回路の入力端子に " ０ " を供給する第１のゲートと、
前記第１のラッチ回路の出力信号が " １ " のときにのみ、外部から供給されるライト信号を前記メモリへ出力する第２のゲートと、
を具備することを特徴とするメモリ装置。 - 演算処理装置と、
ライト信号の入力により書き換えが可能なメモリと、
レジスタのリセットにより、前記演算処理装置から供給されるライト信号の出力を禁止し、レジスタに第１のデータが書き込まれると、前記演算処理装置から供給されるライト信号を前記メモリへ出力し、レジスタに、前記第１のデータとは異なる第２のデータが書き込まれると前記レジスタへの前記第１のデータの書き込みを禁止して前記リセットの次のリセットまで前記演算処理装置から供給されるライト信号の前記メモリへの出力を防ぐ誤書き込み防止回路を有するメモリ制御回路とを具備し、
前記誤書き込み防止回路は、
リセットにより " ０ " を格納する第１のラッチ回路と、
リセットにより " １ " を格納し、かつ前記第１のラッチ回路の出力信号が入力される第２のラッチ回路と、
前記第２のラッチ回路の出力信号が " １ " のときに、前記演算処理装置から供給されるレジスタ設定データを前記第１のラッチ回路の入力端子に供給し、かつ前記第２のラッチ回路の出力信号が " ０ " のときに、前記第１のラッチ回路の入力端子に " ０ " を供給する第１のゲートと、
前記第１のラッチ回路の出力信号が " １ " のときにのみ、前記演算処理装置から供給されるライト信号を前記メモリへ出力する第２のゲートと、
を具備することを特徴とするマイクロコンピュータ。
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