JP4294503B2

JP4294503B2 - 動作モード制御回路、動作モード制御回路を含むマイクロコンピュータ及びそのマイクロコンピュータを利用した制御システム

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Description

本発明は、制御プログラムにより処理を行うマイクロコンピュータであって、複数の動作モードを有する入出力回路を内蔵するマイクロコンピュータにおいて、前記入出力回路の動作モードを制御する動作モード制御回路、前記動作モード制御回路を内蔵したマイクロコンピュータ、及び、前記マイクロコンピュータとウオッチドッグタイマから構成される制御システムに関する。

マイクロコンピュータシステム等に対しては、劣悪な環境下でも、ウオッチドッグタイマよる監視機能が働き、動作が安定していることが要求されている。そして、前記システムを制御プログラムにより制御するマイクロコンピュータ（以下、通常のマイクロコンピュータ、マイクロコントロールシステム又は半導体制御装置、例えば、DSP(digital signal processor)等を総称してマイクロコンピュータという）であって、複数の動作モードを有する入出力回路を内蔵するマイクロコンピュータに対しては、制御プログラムにより、マイクロコンピュータの初期化時に設定された入出力回路の動作モードが安定していることが要求されている。なぜなら、マイクロコンピュータの入出力信号は、前記入出力信号に応じて動作する、マイクロコンピュータシステムの他のデバイスに与える影響が大きいからであり、その結果、マイクロコンピュータシステム全体動作も影響されるからである。

従って、前記のマイクロコンピュータに内蔵されることにより、前記入出力回路の動作モードを、一旦設定したならば、前記動作モードを安定するように制御する回路が求められていた。

そこで、以下に、図16〜図18を用いて、マイクロコンピュータにおける入出力回路の動作制御、又は、ウオッチドッグタイマを利用する、マイクロコンピュータシステムの安定動作に係わる従来例を説明する。

図16に示す車両用ＬＡＮマイコンシステムは、マイコン602と、マイコンの動作を監視する外付けのLSIであるウオッチドッグタイマ605と、電源回路603と、ＲＯＭ606と、入力I/F回路601と、VCCIION/OFF回路607と、VCCI613と、VCCII614と、低電圧リセット回路608と、通信LSI609と、遅延回路604と、多入力アンド回路615とから構成されている。

上記の車両用LANマイコンシステムでは、マイコン602の動作を監視するウオッチドッグタイマ（以下「ウオッチドッグ」という）605を前記システムに搭載し、マイコン602が何らかの原因で、暴走状態となったときに、マイコン602に搭載されている監視信号発生回路からの信号が途絶えることを検出して、マイコンをリセットする仕組みとし、誤動作を防止している。（例えば、特許文献１）
また、図17に示すデータ処理装置は、シングルチップマイクロコンピュータであって、中央処理装置CPU701と、システムコントローラSYSC702と、割込コントローラINT704と、リードオンリメモリROM705と、ランダムアクセスメモリRAM706と、タイマ708と、シリアルコミュニケーションインタフェースSCI707と、第１から第８の入出力ポートIOP８(709)〜１（716)、クロック発振器CPG703の機能ブロックから構成されている。

そして、上記データ処理装置は、動作モード情報を保持するシステムコントローラSYSC702をシングルチップマイクロコンピュータ内部に有し、初期化動作において、不揮発性記憶装置であるROM705に格納された情報を自動的に読み出し、動作モード情報を保持するシステムコントローラSYSC702へ、ソフトウエアでは制御されないコントロール信号で設定する。さらに、動作モード情報を保持するシステムコントローラSYSC702の動作モード情報は、初期化動作後の動作においては、CPU（中央処理装置）701のソフトウエアでは書き換えられない仕組みとすることにより、動作モードを誤って書き換えることを防止している。（例えば、特許文献２）
また、図18に示すマイクロコンピュータは、CPU801と、メモリ802と、プロテクト制御レジスタ804、アドレスデコーダ811〜814、論理素子805〜810、論理素子827を有するプロテクト制御回路830と、制御レジスタ815を有するクロック発生回路819と、制御レジスタ816を有する周辺ユニットＡ820と、制御レジスタ817を有する周辺ユニットＢ821と、制御レジスタ818を有する周辺ユニットＣ822とから構成されている。

そして、上記マイクロコンピュータは前記制御レジスタ815〜818に対するデータの書込みを許可するか、又は禁止するかの情報を制御レジスタ毎に前記プロテクト制御レジスタ804が保持し、書込み動作が発生したときに書込みの対象となっている前記制御レジスタを特定し、前記プロテクト制御レジスタ804の情報に応じて、前記プロテクト制御回路830が書込信号を制御する仕組みとすることによりプログラムの暴走等に起因する制御レジスタに対する誤書込みを防止している。（例えば、特許文献３）
特開平５−３２１４２特開平８−６３４４５特開平８−２３５０７３

制御プログラムにより処理を行うマイクロコンピュータでは、マイクロコンピュータが複数の動作モードを有する入出力回路を内蔵する場合に、制御プログラムのみにより、動作モードを決定するのでは、制御プログラムにより、意図しない動作モードの再設定がおきることがある。一方、上記のような動作モードの再設定が起きないように、上記の動作モードの決定をマイクロコンピュータのハードウエアのみにより行う場合には、融通性、拡張性がなくなる問題があった。

例えば、従来のデータ処理装置では、マイコンの誤動作中に、動作モード等が、CPUのソフトウエアに起因する命令により書き換わることは防止できるが、ソフトウエアでは制御されないコントロール信号により、動作モード情報を保持するレジスタ手段を制御するため、不揮発性記憶装置に格納された情報でしか動作モードを設定できないということになり、融通性、拡張性がなくなるという問題があった。

また、従来のマイクロコンピュータでは、動作モードを決定する制御レジスタへの書込みを許可するか、禁止するかを決定するプロテクト制御レジスタ及び動作モードを決定する制御レジスタを選択するプロテクト制御回路が大規模なハードウエアを必要とする問題があった。さらに、上記のマイクロコンピュータでは、マイクロコンピュータの暴走による動作モードを決定する制御レジスタの書き換えは、プロテクト回路で防止できるが、プロテクト制御レジスタはソフトウエアに起因する命令により書き換え可能であるため、まず、プロテクト制御レジスタがマイクロコンピュータの暴走時にソフトウエアに起因する命令で書換られ、その結果、動作モードを決定する制御レジスタが書き換え可能となり、意図しない動作モードに設定されるという問題点があった。

さらに、マイクロコンピュータシステム内蔵のマイクロコンピュータが制御プログラムに起因する命令により、入出力回路の入出力属性（例えば、入力モード、出力モードの切り換え）の切り換えや、A/D変換器又は１６ビット長インターバルタイマ等の内蔵周辺機能の内、どの内蔵周辺機能からの出力信号をマイクロコンピュータシステム外部へ出力するかを切り換え可能である。一方、マイクロコンピュータが暴走すると、マイクロコンピュータが自発的に発生している監視信号が途切れるので、監視信号の途切れを検出したマイクロコンピュータシステム内蔵のウオッチドッグからリセット信号が出て、マイクロコンピュータシステムの誤動作は防止される。

従って、暴走したマイクロコンピュータの命令により、マイクロコンピュータシステム外部に出力される内蔵周辺機能の出力信号に切り換えが起こり、監視信号に換わって、監視信号と相似なタイマ信号が出る場合には、ウオッチドッグは、監視信号の途切れを検出できなくなり、マイクロコンピュータの暴走状態を止めるリセット信号を発生しない。

そうすると、ウオッチドッグによる監視機能を内蔵しながら、マイクロコンピュータシステムの誤動作が防止されないという問題があった。

加えて、マイクロコンピュータは正常に動作している場合であって、かつ、マイクロコンピュータ内部のノイズ（外部からのノイズに呼答して発生した場合も含む）によって、マイクロコンピュータが、その発生を命令しないのに、動作モードの設定に係る命令が発生した場合に、その結果、ウオッチドックへの監視信号を出力する出力回路のモードが再設定され、監視信号が途切れることにより、ウオッチドックよりリセット信号が送られ、マイクロコンピュータが正常であっても、マイクロコンピュータがリセットされてしまう問題点もあった。

そこで、本発明は、制御プログラムにより処理を行うマイクロコンピュータであって、マイクロコンピュータが複数の動作モードを有する入出力回路を内蔵する場合に、上記の動作モードの融通性、拡張性を保ちながら、上記動作モードの意図しない再設定を抑止する動作モード制御回路、前記動作モード制御回路を内蔵したマイクロコンピュータ、前記マイクロコンピュータとウオッチドックタイマから構成される制御システムを提供する。

本発明の一観点によれば、制御信号発生部と、外部からのリセット信号によるリセット後において制御信号発生部からの最初の第１の出力信号を受けたときに限って、第１の出力信号をバッファしたバッファ信号を発生する書込抑止回路と、書込抑止回路からのバッファ信号に応答して、制御信号発生部からの第２の出力信号を保持する制御回路とを備え、制御回路に保持された第２の出力信号に基づいて入出力制御回路による入出力回路の動作モードの設定を行う動作モード制御回路が提供される。
本発明の一観点によれば、制御信号発生部と、制御信号発生部からの第１のデコード信号及び第２のデコード信号を連続して受けたときに限って、制御信号発生部からの第１の出力信号をバッファしたバッファ信号を発生する書込抑止回路と、書込抑止回路からのバッファ信号に応答して、制御信号発生部からの第２の出力信号を保持する制御回路とを備え、制御回路に保持された第２の出力信号に基づいて入出力制御回路による入出力回路の動作モードの設定を行う動作モード制御回路が提供される。
本発明の一観点によれば、制御信号発生部と、初期化プログラムの実行開始後において、当該初期化プログラムにおける所定の初期化ルーチン以前の段階を実行中であるときは、制御信号発生部からの第１の出力信号をバッファしたバッファ信号を出力し、それ以外の時は、固定した信号を出力する書込抑止回路と、書込抑止回路からのバッファ信号に応答して、制御信号発生部からの第２の出力信号を保持する制御回路とを備え、制御回路に保持された第２の出力信号に基づいて入出力制御回路による入出力回路の動作モードの設定を行う動作モード制御回路が提供される。

本発明によれば、以下の効果がある。
マイクロコンピュータ内部において、マイクロコンピュータの動作モード、例えば、周辺機能回路とI/O(Input/Output)バッファとの接続の設定、I/Oバッファの動作モード等の設定は、動作モード設定期間に、マイクロコンピュータの制御プログラムによって、状況に応じて、設定可能という効果がある。

一方、動作モード設定期間に設定した動作モードの設定は、マイクロコンピュータ内部の動作モード制御回路の効果により、外部からリセットされるまで、マイクロコンピュータの状態（例えば、暴走状態であっても）いかんによらず再設定できないという効果がある。

従って、周辺機能回路の一種であるウオッチドックタイマ用の監視信号発生回路と監視信号出力ポートのI/Oバッファの接続の設定、及び、前記I/Oバッファの動作モードに対して、上記動作モード制御回路を適用すると、マイクロコンピュータの状態いかんによらず、動作モード設定期間に設定された上記の設定は、外部からのリセット信号によりリセットされるまで、保持されるという効果がある。
その結果、ウオッチドックタイマは、高い信頼性をもって、マイクロコンピュータの暴走状態の検出を行うことができる効果がある。

発明を実施する最良の形態に係るマイクロコンピュータ（以下、通常のマイクロコンピュータ、マイクロコントロールシステム又は半導体制御装置、例えば、DSP(digital signal processor)等を総称してマイクロコンピュータという）について、以下に説明する。上記のマイクロコンピュータは、制御信号発生部を含むCPU（中央処理装置）と、出力データレジスタと、動作モード制御回路と、タイマと、セレクタと、複数の動作モードを有するI/Oバッファとを備えている。また、動作モード制御回路は、オア回路と、周辺選択レジスタと、入出力制御レジスタと、書込抑止回路を備えている。

そして、前記CPUはマイクロコンピュータの制御プログラムにより、それ以外の制御回路を制御している。また、前記CPUは前記制御プログラム中の動作モード設定ルーチンにより、制御信号発生部を通じて、動作モードを設定するために、入出力制御レジスタ、周辺選択レジスタ等の動作モード設定に関係するレジスタへ書込み信号を発生する。

前記出力データレジスタは、CPUから、I/Oバッファを通じて、マイクロコンピュータ外部へ出力するデータの一時格納場所である。

前記タイマは、周辺機能回路の具体例であって、マイクロコンピュータが外部装置をコントロールする為の一定のインターバルを示す信号を発生する。

前記セレクタは、周辺選択レジスタからの信号の論理値に応じて、出力データレジスタの出力又はタイマからの出力のうち、一方を選択して、I/Oバッファに接続する回路である。

前記動作モード制御回路は、前記周辺選択レジスタを通じて、前記セレクタの選択を制御する。また、前記入出力制御レジスタ及び前記オア回路を通じて、I/Oバッファの動作モードを制御する。そして、前記動作モード制御回路を構成する回路は、以下のように動作する。

前記周辺選択レジスタは、前記書込信号に応じて、前記出力データレジスタの出力を前記I/Oバッファに接続する為の信号を前記セレクタと前記オア回路に出力する。

前記入出力制御レジスタは前記I/Oバッファの動作モードを設定する信号を、前記オア回路へ出力する。

前記オア回路には、前記周辺選択レジスタの出力と前記入出力レジスタの出力が入力されている。前記オア回路は、前記周辺選択レジスタからの信号の論理値が“０”であるときは、論理値“０”を出力し、一方、前記周辺選択レジスタからの信号の論理値が“１”であるときは、前記入出力制御レジスタの信号と同様な論理値を出力する。

前記書込抑止回路は、前記周辺選択レジスタが前記出力データレジスタの出力を前記I/Oバッファに接続する為の論理値“０”の信号を前記セレクタと前記オア回路に出力し、前記オア回路から論理値“０”の信号が出力され、前記I/Oバッファの動作モードを設定した後は、外部からのリセット信号によりリセットされるまで、前記入出力回路の動作モードを再設定することを抑止する。

前記複数の動作モ-ドを有するI/Oバッファは前記オア回路からの信号の論理値により設定される動作モードにより、前記マイクロコンピュータの外部との信号を入出力する。ここで、論理値“０”に対応する動作モードは出力モード、論理値“１”に対応する動作モードは入力モードである。

発明を実施する最良の形態によれば、CPUの制御プログラム中の動作モード設定ルーチンが動作している間は、出力データレジスタの出力をI/Oバッファに接続する設定、及び、I/Oバッファの動作モードを、ソフトウエアにより設定可能である。しかし、動作モード設定ルーチン終了後は、前記動作モード制御回路及び前記動作モード制御回路を構成する書込抑止回路の効果により、外部からのリセット信号によりリセットされるまでは、前記I/Oバッファの動作モードの設定及び出力データレジスタとI/Oバッファの接続の設定を再設定することは抑止される。従って、CPUが暴走した結果、予期しないソフトウエアが動作しても、上記の設定は維持される。

第１の実施形態

図１〜図４を用いて第１の実施形態について、説明する。

まず、図１に示すマイクロコンピュータ850は、制御信号発生部861を含むCPU（中央処理装置）860と、RAM(Random Access Memory)851と、ROM(Read Only Memory)852と、動作モード検出回路853と、出力データレジスタ855と、リセット回路870と、動作モード制御回路862と、タイマ854と、セレクタ856と、インプットバッファ864と、I/O(Input/Output)バッファ867と、データバス863と、リセット信号871と、動作モード設定ポート865と、監視信号出力ポート866と、リセット信号受け入れポート869を備えている。また、動作モード制御回路862は、オア回路868と、周辺選択レジスタ857と、入出力制御レジスタ858と、書込抑止回路859を備えている。

そして、監視信号出力ポート866は、マイクロコンピュータ850からウオッチドックタイマへの監視信号を出力するポートである。ここで、ウオッチドックタイマは、上記の監視信号の出力タイミング、すなわち、監視信号間の間隔、或いは、単位時間あたりの出力回数等を監視し、マイクロコンピュータ850内部のCPU860が正常動作をしているか否かを判断する、外付け回路である。

次に動作モード設定ポート865は、マイクロコンピュータ850の動作モードを決定する期間に、マイクロコンピュータ850外部からの動作モードを決定する外部入力信号を受け入れるポートである。

次にリセット信号受け入れポート869は、ウオッチドックタイマが、マイクロコンピュータ850内部のCPU860が誤動作、あるいは、暴走状態であると判断したときに発生するリセット信号を受けるポートである。また、マイクロコンピュータ850を初期化するために入力する、マイクロコンピュータ850外部からのリセット信号(以下「マイクロコンピュータ850外部からのリセット信号」という)を受け入れるポートでもある。すなわち、「外部からのリセット信号」には、「ウオッチドックタイマからのリセット信号」、及び、マイクロコンピュータ850を初期化するために入力する、「マイクロコンピュータ850外部からのリセット信号」が含くまれる。

そして、CPU860はマイクロコンピュータ850の制御プログラムにより、マイクロコンピュータ850全体を制御する中央処理装置である。また、制御信号発生部861は、CPU860内部にあって、CPU860以外の回路の動作モード決定に関する、マイクロコンピュータ850の内部回路を制御する信号の発生部分である。

また、RAM851、ROM852は、例えば、制御プログラムや設定条件の格納場所やマイクロコンピュータ850内の機能回路間で受け渡されるデータの一時格納場所の役割を果たす。

加えて、データバス863はマイクロコンピュータ850内の機能回路間で受け渡されるデータが通過するバスである。ここで、データバス863は、CPU860が接続されている、いわゆる共通バスを含むが、CPU860が接続されていず、CPU860以外の機能回路間に存在するバスも含む。

また、リセット回路870は、「ウオッチドックタイマからのリセット信号」、又は、「マイクロコンピュータ850外部からのリセット信号」に応じて、マイクロコンピュータ850内部の回路への内部リセット信号904、又は、リセット信号871を発生させ、マイクロコンピュータ850内部の関係する各回路をリセットする。ここで、上記のリセット信号871は、CPU860の他、リセットが必要な関係回路へ接続されている。

さらに、動作モード検出回路853は、マイクロコンピュータ850の動作後に、動作モードを決定する期間に、動作モード設定ポート865に与えられた入力状態を判定する回路である。

次に、I/Oバッファ867は、マイクロコンピュータ850の外部にデータを出力する出力回路とマイクロコンピュータ850の外部からデータを受け入れる入力回路とをかね備え、例えば、入力モード、出力モード、そのどちらでもないモード等の複数の入出力モードを有することができるものであるが、動作モード設定端子を有し、論理値“０”の信号を受けた時に出力モード、論理値“１”を受けた時に入力モードに設定されることが、本実施例では望ましい。

加えて、出力データレジスタ855は、CPU860から、I/Oバッファ867を通じて、マイクロコンピュータ850外部へ出力するデータの一時格納場所である。そして、出力データレジスタ855は、格納したデータを所定のタイミングで、I/Oバッファ867へ引き渡しをする。従って、前記I/Oバッファ867が、マイクロコンピュータ850からウオッチドックタイマへのデータを出力する監視信号出力ポート866へ接続されている場合、出力データレジスタ855は、マイクロコンピュータ850からウオッチドックタイマへのデータを一時格納し、CPU860の制御により、CPU860が正常動作をしている証拠となる、所定のタイミングを形成する。

次に、タイマ854は、周辺機能回路の具体的な例であり、マイクロコンピュータ850が外部装置をコントロールする為の一定のインターバルを示す信号を発生する回路である。

また、セレクタ856は、周辺選択レジスタ857からの信号の論理値に応じて、出力データレジスタ855からの出力、又は、タイマ854からの出力の内、一方を選択して、I/Oバッファ867へ接続する回路である。すなわち、周辺選択レジスタ857からの信号の論理値が“０”であるときは、出力データレジスタ855からの出力を選択し、周辺選択レジスタ857からの信号の論理値が“１”であるときは、タイマ854からの出力を選択する。

加えて、動作モード制御回路862は、上記I/Oバッファ867の入出力モードの制御及び上記セレクタ856に対して選択を指示する回路であって、動作モード制御回路862を構成する回路は、以下のように動作する。

入出力制御レジスタ858は、入出力モードを設定する信号を保持する回路であって、保持している信号と同一の論理値を示す信号を、オア回路868へ出力する。

また、周辺選択レジスタ857は、上記セレクタ856に対して、選択を指示する信号を保持する回路であって、保持する信号と同一の信号をセレクタ856と、オア回路868に出力する。

さらに、書込抑止回路859は、「マイクロコンピュータ850外部からのリセット信号」又は「ウオッチドックタイマからのリセット信号」により、リセットされるまで、セレクタ856に対して選択を指示する信号の周辺選択レジスタ857への再書込を、抑止する。

加えて、オア回路868は、周辺選択レジスタ857からのセレクタ856に対する、選択を指示する信号が論理値“０”であるとき、すなわち、セレクタ856が出力データレジスタ855からの出力信号を選択しているとき、論理値“０”の信号を出力する。その結果、I/Oバッファ867は出力モードに設定される。

一方、オア回路868は、周辺選択レジスタ857からのセレクタ856に対する、選択を指示する信号が論理値“１”であるとき、すなわち、セレクタ856がタイマ854からの出力信号を選択しているとき、入出力制御レジスタ858からの信号に応じた論理値を出力する。その結果、I/Oバッファ867は、入出力制御レジスタ858からの信号の論理値に応じた入出力モードに設定される。

従って、以上に説明した動作モード制御回路862は、マイクロコンピュータ850の動作モード設定期間に、上記出力データレジスタ855からの出力信号をＩ／Ｏバッファ867に接続する設定、及び、接続されたI/Oバッファ867の動作モードの設定をする。そして、動作モード制御回路862を構成する書込抑止回路859の働きにより、動作モード制御回路862は、出力データレジスタ855の出力をI/Oバッファ867へ接続し、I/Oバッファの動作モードを出力モードに設定した後は、「マイクロコンピュータ850外部からのリセット信号」又は「ウオッチドックタイマからのリセット信号」により、リセットされるまで、上記の設定が再設定されるのを抑止する。

また、インプットバッファ864は、動作モード設定ポート865に入力された信号を動作モード検出回路853に伝える信号バッファ回路である。

次に、図２に示すマイクロコンピュータ850の制御プログラムは、初期化モジュール903と、モード設定モジュール909と、表示制御モジュール910と、ウオッチドックタイマモジュール905と、タスク制御モジュール907と、周辺機能に対応した周辺機能1モジュール906及び周辺機能2モジュール908を少なくとも備えている。そして、上記マイクロコンピュータ850の制御モジュールは、「マイクロコンピュータ850外部から入力される外部リセット信号900」、又は、「ウオッチドックタイマからのリセット信号902」の入力を契機としてリセットされる。また、監視信号901は、ウオッチドックタイマモジュール905が動作した結果発生する信号である。さらに、内部リセット信号904は、初期化モジュール903が起動のため、ウオッチドックタイマモジュール905から発生する信号である。

そして、制御プログラムの各モジュールは、CPU850が行う一固まりのルーチンと対応している。

従って、制御プログラムの一部であるモード設定モジュール909の実行中は、例えば、動作モード設定ポート865からの設定信号を、動作モード検出回路853にて検出し、CPU860からの制御により、動作モード制御回路862が、セレクタ856の選択の設定、I/Oバッファ867の動作モードの設定をする。

また、制御プログラムの一部であるウオッチドックタイマモジュール905を実行中は、例えば、出力データレジスタ885は、CPU860からのデータを受け取り、I/Oバッファ867は、出力データレジスタ855からの出力を、監視信号901として、マイクロコンピュータ850の監視信号出力ポート866から、出力する。そして、ウオッチドックタイマからのリセット信号902をマイクロコンピュータ850が受け取ると、内部リセット信号904を発生させ、初期化モジュール903を起動する。

すなわち、CPU860が正常動作をしていれば、所定の信号が、所定のタイミングで、監視信号901として出力されるため、まったく、所定の信号が出力されない場合、又は、所定の信号が、所定のタイミングで出力されない場合は、CPU860が誤動作を起こしていることが認知できる。

ここで、「ウオッチドックタイマからのリセット信号902」と「マイクロコンピュータ850外部からのリセット信号900」はリセット信号受入ポート869で受けることを第１の実施形態では想定しており、「ウオッチドックタイマからのリセット信号902」と「マイクロコンピュータ850外部からのリセット信号900」の区別はリセット回路870が各々の信号の特徴に従って行っている。また、その場合、発生される内部リセット信号904と図1に図示されているリセット信号871は、CPU860を含む同様な関係回路に供給される。しかし、「ウオッチドックタイマからのリセット信号902」と「マイクロコンピュータ850外部からのリセット信号900」は別々のポートからマイクロコンピュータ850へ入力されることであってもよい。さらに、「ウオッチドックタイマからのリセット信号902」と「マイクロコンピュータ外部からのリセット信号900」を区別して扱わなくてもよく、その場合は、図３の制御プログラムのフローチャート概略図に示すエントリーポイントであるウオッチドックタイマからのリセット915とリセットエントリー916は、図３のウオッチドックタイマモジュール918へ、統合して、接続することになる。また、図２においては、初期化モジュール903へ入力される「マイクロコンピュータ850外部リセット信号900」と「ウオッチドックからのリセット信号902」は、図２のウオッチドックタイマモジュール905へ入力される「外部からのリセット信号」に統合される。

さらに、制御プログラムの一部であるタスク制御モジュール907実行中は、所定のアルゴリズムにより、各種のモジュールを実行するタイミングを決定する。

加えて、制御プログラムの一部である初期化モジュール903は、「マイクロコンピュータ850外部からのリセット信号900」が入力されると、最初に実行され、マイクロコンピュータ850の状態を所定の初期状態に設定する。

また、制御プログラムの一部である表示モジュール910実行中は、マイクロコンピュータ850内部の、あるいは、マイクロコンピュータ850が制御している装置の状態について、マイクロコンピュータ850が、制御する外部表示装置上に、所定の状態を表示する信号を発生する。

加えて、制御プログラムの一部である周辺機能１モジュール906、周辺機能２モジュール908等の周辺機能に関するモジュールの実行中は、マイクロコンピュータ850内のタイマ854等の周辺機能回路を動作させる。

次に、図３にマイクロコンピュータ850の制御プログラムのフローチャートの概略を示す。プログラムが正常に動作した場合、「マイクロコンピュータ850外部からのリセット信号900」がはいると、マイクロコンピュータ850の制御プログラムは、リセットエントリー916し、初期化モジュール917、モード設定モジュール923の実行の後、タスク制御モジュール921を実行する。また、タスク制御モジュール921の実行中に所定のアルゴリズムにより、周辺機能制御モジュール925やウオッチドックタイマモジュール918が実行される。一方、制御プログラムが正常に動作しなくなると、すなわち、CPU860が暴走すると、制御プログラムは所定のアルゴリズムで動作せず、例えば、ウオッチドックタイマモジュール918が所定のタイミングで動作しなくなる状態、或いは、まったくウオッチドックタイマモジュール918が動作しなくなる状態となる。その場合は、「ウオッチドックタイマからのリセット信号902」により、ウオッチドックタイマからのリセットエントリー915からウオッチドックタイマモジュール918が起動されることとなる。

次に、図４にマイクロコンピュータ850の制御プログラムを構成するモード設定モジュール923のフローチャートの概略を示す。すなわち、モード設定モジュール923が、モード設定向け入力状態の認識のステップ、周辺選択レジスタ857へのデータを出力するステップ、周辺選択レジスタ857へのデータを保持させるステップ、入出力制御レジスタ858へのデータを出力するステップ、入出力制御レジスタ858へのデータを保持させるステップを少なくとも含む点が図示されている。そして、「マイクロコンピュータ850外部からのリセット信号」又は「ウオッチドックタイマからのリセット信号」により書込抑止回路859の抑止が解除された後、上記モード設定向け入力状態の認識のステップで認識した動作モードに対応して、周辺選択レジスタ857、及び、入出力制御レジスタ858へ所定のデータを保持させることにより、マイクロコンピュータ850の動作モードは設定され、書込抑止回路859が有する機能により抑止が開始する。

そこで、第１の実施形態のマイクロコンピュータ850は、CPU860の状態（例えば、暴走状態であっても）によらず、マイクロコンピュータ850の動作モードを設定した後、「マイクロコンピュータ850外部からのリセット信号900」又は「ウオッチドックタイマからのリセット信号902」により、機能が解除されるまで、周辺機能の選択を指示する信号を、周辺選択レジスタ857へ再書込することを抑止するため、周辺選択レジスタ857の周辺機能を選択する信号の設定、及び、前記I/Oバファ867の動作モードの設定を再設定しないという効果を有する。

すなわち、マイクロコンピュータ850の動作モード設定期間に、制御プログラムにより制御されたCPU860が、前記出力データレジスタ855を、前記I/Oバッファ867を通じて、監視信号出力ポート866へ接続する設定、及び、前記I/Oバッファ855の入出力モードを、出力モードとする設定をした後は、マイクロコンピュータ850の動作モードは固定される。

従って、CPU860が暴走状態となっても、タイマ854からの出力がI/Oバッファ867に接続されるように選択を指示する信号が、周辺選択レジスタ857に保持されることはなく、マイクロコンピュータ850からウオッチドックタイマへの監視信号が、正常な監視信号と相似なタイマ854からの信号に置き換わることもない。

その結果、常に、CPU860の状態を反映した信号が、監視信号出力ポート866からマイクロコンピュータ850外部へ出力されるため、ウオッチドックタイマは、高い信頼性をもって、CPU860の暴走状態の検出を行うことができる。

第２の実施形態

まず、図５に示すマイクロコンピュータ880は、制御信号発生部891を含むCPU（中央処理装置）890と、RAM881と、ROM882と、動作モード検出回路883と、出力データレジスタ885と、リセット回路889と、動作モード制御回路886と、周辺機能回路884と、インプットバッファ893と、アウトプットバッファ899と、I/Oバッファ897と、周辺機能回路用ポート895と、動作モード設定ポート894と、監視信号出力ポート896と、リセット信号受け入れポート898と、データバス892と、リセット信号879とを備えている。また、動作モード制御回路886は、入出力制御レジスタ887と、書込抑止回路888を備えている。

ここで、第１の実施形態のマイクロコンピュータ850と比較すると、第２の実施形態に係るマイクロコンピュータ880では、周辺機能回路の具体例であるタイマ854にかわって、タイマ854を含む一般的な周辺機能回路884が構成要素となっている点、周辺機能回路884からの出力は周辺機能回路用ポート895からマイクロコンピュータ外部へ出力される点、セレクタ856が構成要素になく、出力データレジスタ885に対するI/Oバッファ897と、周辺機能回路884に対するアウトプットバッファ899とは個別に存在する点、周辺選択レジスタ857が動作モード制御回路886の構成要素でない点が異なる。

ここで、周辺機能回路用ポート895は、マイクロコンピュータ880が有する周辺機能回路884からの信号を出力するポートである。

周辺機能回路884は、マイクロコンピュータ880がマイクロコンピュータ880外部の装置を制御するための信号を生成する回路であり、例えば、インターバルタイマや16ビットA/D変換器等がある。

また、動作モード制御回路886は、上記I/Oバッファ897の入出力モードの制御を行う回路である。そして、入出力制御レジスタ887は、入出力モードを設定する信号を保持する回路である。また、書込抑止回路888は、「マイクロコンピュータ880外部からのリセット信号」又は「ウオッチドックタイマからのリセット信号」により、リセットされるまで、入出力制御レジスタ887に対する入出力モードを設定する信号の再書込を抑止する回路である。従って、上記の動作モード制御回路886は、マイクロコンピュータ880の動作モード設定期間に、上記出力データレジスタ885が接続されているI/Oバッファ897の動作モードの設定をする。そして、動作モード制御回路886を構成する書込抑制回路888の働きにより、動作モード制御回路886は、上記の設定を行った後は、「マイクロコンピュータ880外部からのリセット信号」又は「ウオッチドックタイマからのリセット信号」により、リセットされるまで、上記の設定を再設定されるのを抑止する。

また、インプットバッファ893は動作モード設定ポート894から動作モード検出回路883に信号を伝える信号バッファ回路である。

さらに、アウトプットバッファ899は周辺機能回路884から周辺機能回路用ポート895へ信号を伝える信号バッファ回路である。
一方、その他のマイクロコンピュータ880の構成要素である、CPU890、制御信号発生部891、RAM881、ROM882、動作モード検出回路883、出力データレジスタ885、リセット回路889、及び、I/Oバッファ897については、第１の実施形態で示した回路と同様な機能をもつものである。加えて、監視信号出力ポート896及びリセット信号受け入れポート898も第１の実施形態と同様な役割を持つポートである。さらに、データバス892及びリセット信号879も第1の実施形態と同様な役割を持つバス、或いは、信号である。

さらに、CPU890を制御するマイクロコンピュータの制御プログラムも第１の実施形態におけるマイクロコンピュータ880の制御プログラムと同様な機能をもち、上記制御プログラムを構成する、タスク制御モジュール、動作モード設定モジュール、初期化モジュール、ウオッチドックタイマ制御モジュール、周辺機能制御モジュールも同様な機能をもつ。

そこで、第２の実施形態のマイクロコンピュータ880は、第２の実施形態の動作モード制御回路886の作用により、入出力モードを設定する信号の入出力制御レジスタ887への誤った書込が行われないように、マイクロコンピュータ880の動作モードを設定した後、「マイクロコンピュータ880外部からのリセット信号」又は「ウオッチドックタイマからのリセット信号」により、機能が解除されるまで、入出力モードを設定する信号の入出力制御レジスタ887への書込を抑止する効果を有する。

すなわち、前記I/Oバッファ897が、監視信号出力ポート896へ接続されている場合、マイクロコンピュータ880の動作モード設定期間に、出力モードへ設定された後は、動作モードが固定される。

従って、CPU890が正常であるにもかかわらず、マイクロコンピュータ880内部のノイズにより、入出力モードを設定する信号の入出力制御レジスタ887への誤った書込が行われることがなく、
マイクロコンピュータ880からウオッチドックタイマへの監視信号が常に出力される。その結果、常に、CPU890の動作状態を反映した、監視信号がウオッチドックタイマに届くため、ウオッチドックタイマは、高い信頼性をもってCPU890の状態を監視し続けることができる。

第３の実施形態

図６及び図７を用いて、第３の実施形態について、説明する。第３の実施形態は第２の実施形態の動作モード制御回路に関し、さらに詳細に記載するものである。

まず、図６は、書込抑止回路10を含む動作モード制御回路20と、動作モード制御回路20で制御される出力データレジスタ２及び入出力I/O３と、入出力I/O３からの出力信号が出力される端子８を表している。ここで、入出力I/O３は、例えば、出力信号を出力しない動作モードや出力信号を出力する動作モード等を有し、その動作モードが変更可能なものである。一方、出力データレジスタ２は、入出力I/O３から出力される出力データをラッチしておくものである。

また、動作モード制御回路20は、ライトパルス生成部１と、ライトパルス生成部１からの最初の入出力制御レジスタ書込信号12を受け、入出力制御レジスタ書込信号12のバッファ信号を出力する書込抑止回路10と、入出力制御レジスタ書込信号12のバッファ信号を受け、データバス14からデータをラッチする入出力制御レジスタ４から構成されている。さらに、ライトパルス生成部１は、出力データレジスタ２へデータバス14を通して出力データを供給し、出力データレジスタ２へ出力データレジスタ書込信号11を供給して前記の出力データをラッチさせる。また、入出力制御レジスタ４のQ端子の出力は、入出力I/O３へ供給され、前記Q端子の出力の論理値に応じて、入出力I/O３の動作モードが決定される。

さらに、書込抑止回路10は、入出力制御レジスタ書込信号12を一方の入力端子で受けるアンド回路５と、アンド回路５の出力をデータ取り込み信号とするフリップフロップ（以下「FF」という)６と、FF６の出力を入力に受け、アンド回路５の他方の入力端子へ、出力するバッファ７から構成されている。

そして、書込抑止回路10への２回目以降の入出力制御レジスタ書込信号12の入力に対して、書込抑止回路10が、入出力制御レジスタ４への入出力制御レジスタ書込信号12のバッファ信号の伝達を、抑止するので、動作モード制御回路20は、初期化後に、入出力制御レジスタ４にラッチされた最初の動作モード設定値を維持する。

従って、入出力制御レジスタ４にラッチされた最初の動作モード設定値は、入出力I/O３の動作モードを決定するので、ライトパルス生成部１から出力される出力データレジスタ書込信号11を受けて出力データレジスタ２にラッチされたデータバス14からのデータは、最初の入出力制御レジスタ書込信号12で設定され、それ以降、マイクロコンピュータの暴走やマイクロコンピュータ内部のノイズによっても変化しない入出力I/O３の動作モードに応じて出力されるという効果がある。

なお、上記では、ライトパルス生成部１がパルス信号を発生することを前提としているが、状態が変化する信号であっても、書込抑止回路10が、ライトパルス生成部１からの最初の入出力制御レジスタ書込信号12からに限って、パルス信号を発生することとすれば、入出力制御レジスタ４には、最初の一回の書込みしか行われず、動作モード制御回路20は同様に初期化後の最初の動作モード設定値を維持することができる。

ここで、書込抑止回路10の動作を明確にするため、図７を用いて、以下に説明する。

まず、リセット信号15がR端子に入力されることにより、FF６はリセットされ、FF６はＱ端子から“０”を出力する。ここで、リセット信号15は動作モード制御回路20を含むシステム又はマイクロコンピュータの全体回路をリセットする信号をいう。その結果、バッファ７は“１”を出力し、アンド回路５は一方の端子でバッファ７の出力信号“１”を受け、アンド回路５は他方の端子からの信号を通過させる状態となる。

次に、パルス信号である入出力制御レジスタ書込信号12がアンド回路５の他方の端子に入力され、アンド回路５の出力からＦＦ６のＣＫ端子にパルス信号が伝えられると、Ｄ端子には常にＶＣＣ電源９、すなわち、論理値“１”の信号が入力されているので、ＦＦ６はＱ端子から“１”を出力する。一方で、アンド回路５の出力は書込抑止信号10として入出力制御レジスタにも伝えられ、データバス14からデータを取り込み、データをラッチする。

次にＦＦ６のＱ端子の出力“１”は、バッファ７に入力され、バッファ７の出力は“０”に反転する。前記バッファ７の出力はアンド回路５の一方の端子に入力され、２回目の入出力制御レジスタ書込信号12をブロックする。この段階で、バッファ７、アンド回路５、ＦＦ６の出力状態は、次のリセット信号15がくるまで維持されるので、２回目以降の入出力制御レジスタ書込信号12は、入出力制御レジスタ４に対して、何の作用もしなくなる。

つまり、入出力制御レジスタ書込信号に対応して書込抑止回路10は、パルス信号を発生するが、入出力制御レジスタ書込信号12によりFF６及びバッファ７の出力がラッチされるので、次の書込抑止回路10のパルス発生は抑止されることとなる。

図６の第３の実施形態に係る書込抑止回路10及び動作モード制御回路20によれば、前記書込抑止回路10により入出力制御レジスタ４は、一回目の入出力制御レジスタ書込信号により設定された設定値を、マイクロコンピュータの暴走や内部ノイズがあっても維持するので、動作モードが意図しないソフトウエア命令によって変更されない効果がある。

なお、上記では、入出力I/Oに関する動作モードの設定を例に説明を行ったが、入出力制御レジスタ４を動作モード制御レジスタと、入出力制御レジスタ書込信号12を動作モード制御レジスタ書込信号とすれば、動作モード制御回路20及び書込抑止回路10は、一般的な動作モードを制御することもでき、上記と同様な効果を奏する。

第４の実施形態

図８及び図９を用いて、第４の実施形態について説明する。第４の実施形態は、第２の実施形態の動作モード制御回路を、さらに詳細に記載したものである。

まず、図８は、書込抑止回路120を含む動作モード制御回路130と、動作モード制御回路130で制御される出力データレジスタ102及び入出力I/O103と、入出力I/O103からの出力信号が出力される端子113を表している。ここで、出力データレジスタ102及び入出力I/O103は、図６の第３の実施形態で対応する出力データレジスタ２及び入出力I/O３と同様な機能を有する。

一方、図６の第３の実施形態では、書込抑止回路10が、初期化後の一回に限って入出力レジスタ４への、入出力I/O３の動作モード設定値の書込を許可するのに対し、第５図の第２の実施形態では、書込抑止回路120は、書込抑止回路120へ、ライトパルス生成部101からの２以上の連続デコードがあったときに、入力レジスタ104への、入出力I/O３の動作モードの設定値の書込みを許可する点で相違する。

また、動作モード制御回路130は、ライトパルス生成部101と、前記ライトパルス生成部101からの入出力制御レジスタ書込信号122を受けてパルス信号を発生する書込抑止回路120と、前記書込抑止回路120からのパルス信号を受けてデータバス124からのデータをラッチする入出力制御レジスタ104とから構成されている。さらに、ライトパルス生成部101は、出力データレジスタ102へデータバス124を通して出力データを供給し、出力データレジスタ102へ出力データレジスタ書込信号121を供給して前記の出力データをラッチさせる。また、入出力制御レジスタ104のQ端子の出力は、入出力Ｉ／Ｏ103へ供給され、前記Q端子の出力の論理値に応じて、入出力I/O103の動作モードが決定される。

さらに、書込抑止回路120は、データバス124からデータ“５５”又はデータ“ＡＡ”を受けた場合に、それぞれのデータに対応したデコード信号を発生するデコーダ105と、データ“ＡＡ”に対応するデコード信号を一方の入力として受けるアンド回路106と、アンド回路106の出力を入出力制御レジスタ書込信号122により取り込むフリップフロップ（以下「FF」という)107と、FF107の出力及びデータ“５５”に対応するデコード信号とを入力として受けるアンド回路108と、アンド回路108の出力を入出力制御レジスタ書込信号122により取り込むＦＦ109と、ＦＦ109の出力を入力として受け、アンド回路106の一方の入力へ、出力するバッファ110と、ＦＦ109の出力である書込抑止信号123が一方の端子より入力され、入出力制御レジスタ書込信号122が他方の端子より入力されるアンド回路111とから構成されている。

そして、データ“５５”及びデータ“ＡＡ”により連続してデコードされることにより、ライトパルス生成部101からの入出力制御レジスタ書込信号122を受け、アンド回路111へ通過許可信号として書込抑止信号123が発生され、アンド回路111が入出力制御レジスタ書込信号122をバッファした信号を出力するため入出力制御レジスタ104において入出力I/O103の動作モードに対応する値が設定される。

一方、データ“５５”及びデータ“ＡＡ”によるデコードが終了すると、書込抑止回路120が、入出力制御レジスタ書込信号122を受けたときに、アンド回路111へ通過禁止信号として書込抑止信号123が発生され、入出力制御レジスタ書込信号122が入出力制御レジスタ104へ伝えられるのを抑止する。その結果、動作モード制御回路130は初期化後の最初の動作モード設定値を維持することができる。

なお、上記では、入出力制御レジスタ書込信号122がパルス信号であることを前提としているが、複数のデコード信号（ここでは、データ“５５”及びデータ“ＡＡ”）が連続して入力されたときに限って、ライトパルス生成部101から出力された入出力制御レジスタ書込信号122から、書込抑止回路120がパルス信号を発生することとしても、入出力制御レジスタ104に、動作モードの書込が行われるため、動作モード制御回路130は同様に動作モード設定値を維持することができる。

従って、ライトパルス生成部101から出力された出力データレジスタ書込信号121を受けて、出力データレジスタ102にラッチされたデータは、書込抑止回路120が連続デコードし、入出力制御レジスタ書込信号122によって設定された動作モードに応じて入出力Ｉ／O103から出力されるという効果がある。

また、マイクロコンピュータが暴走しても特定のデータによる連続デコードが起こる確率は低いため、入出力制御レジスタ書込信号122によって設定された動作モードは、マイクロコンピュータの暴走によっても変更されないという効果もある。

ここで、書込抑止回路120の動作を明確化するため、図９を用いて、以下に説明する。

まず、リセット信号112で、FF107及びFF109をリセットし、各々のFFの出力端子Qからの出力を“０”とする。次に、データ“ＡＡ”に応じて、デコーダ105は、前記データ“ＡＡ”に対応する信号“１”を発生する。次に、アンド回路106はバッファ110の出力信号“１”及びデータ“ＡＡ”に対応する信号“１”を受け、アンド回路106は信号“１”を出力する。次にＦＦ107は、アンド回路106の出力“１”を、パルス信号である入出力制御レジスタ書込信号122を受けてラッチし、Ｑ端子より“１”を出力する。

次に、データ“ＡＡ”によるデコードを取りやめ、デコーダ105がデータ“５５”によるデコードを受けると、アンド回路108は、ＦＦ107からの出力“１”及びデータ“５５”に対応する信号“１”を受けて、信号“１”を出力する。次に、ＦＦ109は、アンド回路108の出力“１”を入出力制御レジスタ書込信号122により取り込み、書込抑止信号123として“１”を出力する。その結果、アンド回路111は入出力制御レジスタ104へ入出力制御レジスタ書込信号122をバッファして出力し、入出力制御レジスタ104はデータバス124からのデータをラッチする。

その後、データ“５５”デコードも止めると、デコーダ105からは、“０”信号が出力され、この状態で入出力制御レジスタ書込信号122がライトパルス生成部101から出力されると、ＦＦ109からは、書込抑止信号123として“０”信号が出力される。その結果、アンド回路111の一方の入力端子には、“０”信号の書込抑止信号123が入力されているため、アンド回路111が入出力制御レジスタ書込信号122をバッファして出力するのを抑止する。

すなわち、書込抑止回路120が異なるデコード信号で、連続デコードを受けたときのみ、書込抑止回路120は入出力制御レジスタ書込信号122をバッファして入出力制御レジスタ104に出力するが、デコードされないとき、又は、連続デコードがされないときは、入出力制御レジスタ書込信号122をバッファして入出力制御レジスタ104に出力しない。

図８の第４の実施形態に係わる書込抑止回路120及び動作モード制御回路130によれば、マイクロコンピュータの暴走があっても、連続して“５５”と“ＡＡ”データを出力する確率は低いので、連続デコード時に設定した入出力I/Oの動作モードは維持される。従って、意図しないソフトウエア命令や内部ノイズによる制御レジスタ書込信号122及びデコード信号の出力によって、動作モードが変更されないという効果がある。

なお、上記では、入出力I/Oに関する動作モードの設定を例に説明を行ったが、入出力制御レジスタ104を動作モード制御レジスタと、入出力制御レジスタ書込信号122を動作モード制御レジスタ書込信号とすれば、動作モード制御回路130及び書込抑止回路120は、一般的な動作モードを制御することもでき、上記と同様な効果を奏する。

第５実施形態

図10及び図11を用いて、第５の実施形態について説明する。第５の実施形態は、第１の実施形態の動作モード回路を、さらに詳細に記載したものである。

まず、図10は、書込抑止回路220を含む動作モード制御回路230と、動作モード制御回路230で制御される出力データレジスタ204及び入出力I/O205と、セレクタ203と、入出力I/O205からの出力信号が出力される端子212と、タイマ回路を表している。ここで、タイマ202は一定周期のクロック信号を出力するものである。また、セレクタ203はタイマ202からの出力信号、又は、出力データレジスタ204からの出力信号かを選択する回路であり、論理値“１”を設定するとタイマ202からの出力信号を選択し、論理値“０”を設定すると出力データレジスタ204からの出力信号を選択するものである。さらに、出力データレジスタ204はライトパルス生成回路201からの出力データを、データバス221を通して受け取り、ラッチする回路である。

図６の第３の実施形態では、書込抑止回路10が、初期化後の一回に限って入出力レジスタ４への、入出力I/O３の動作モード設定値の書込みを許可するのに対し、図10の第５の実施形態では、書込抑止回路220が、初期化後、所定のデータ信号を書込抑止回路220へ送り、それがラッチされるまでの期間のみ、セレクタ203で使用される周辺選択レジスタ207の選択設定値の書込みを許可する点で異なる。

また、動作モード制御回路230は、ライトパルス生成部201と、前記ライトパルス生成部201からの周辺選択レジスタ書込信号223を受け、書込抑止信号224を発生する書込抑止回路220と、前記ライトパルス生成部201からの入出力制御レジスタ書込信号222を受け、データバス221上のデータをラッチする入出力制御レジスタ208と、前記書込抑止回路220からの書込抑止信号224を受け、データバス221上のデータをラッチする周辺選択レジスタ207と、入出力制御レジスタ208のQ端子からの出力及び周辺選択レジスタ207のQ端子からの出力を入力端子で受け、論理和をとるオア206とから構成されている。

そして、周辺選択レジスタ207のQ端子からの出力はセレクタ203に供給され、選択信号として働く。ここで、上記選択信号が“１”の場合は、タイマ202からの信号を選択し、オア206からも上記選択信号の論理値と同等な論理値が出力されるため、入出力I/O205は論理値“１”に対応した動作モードで動作する。一方、上記選択信号が“０”の場合は、出力データレジスタ204からの信号を選択するが、オア206からは、入出力制御レジスタのQ端子からの出力と同様な論理信号が出力され、入出力I/O205は入出力制御レジスタのQ端子からの出力に応じた動作モードで動作する。

書込抑止回路220は、データバス221からのデータを受け取るバッファ210と、バッファ210の出力をライトパルス生成部201からの周辺選択レジスタ書込信号223によりラッチするフリップフロップ（以下「FF」という)209と、ライトパルス生成部201からの周辺選択レジスタ書込信号223及びFF209からの出力信号を入力として受けるアンド回路211とから構成されている。ここで、データバス221は少なくとも、出力データレジスタ204向けの信号、周辺選択レジスタ207向けの信号、入出力制御レジスタ208向けの信号、FF209向けの信号を含むデータバスである。

そして、リセット信号213をR端子に入力することにより、書込抑止回路220のFF209のXQ端子が“１”に設定されてから、データバス221のFF209向けの信号に“０”が設定され、前記データバス221のFF209向けの信号に設定された“０”を周辺選択レジスタ書込信号223でFF209がラッチした結果、FF209のXQ端子が“０”に変化するときまでの間(以下「アンド回路211開放期間」という)、アンド回路211は周辺選択レジスタ書込信号223をそのまま書込抑止信号224として出力する。言い換えれば、リセット信号により書込抑止回路220のFF209のXQ端子が“１”に設定された後、データバス221のFF209向けの信号に“１”信号が設定されている間は、周辺選択レジスタ書込信号223が発生する度に、周辺選択レジスタ207は書込抑止信号224によりデータバス221の周辺選択レジスタ207向けの信号をラッチする効果がある。一方、上記アンド回路211開放期間以外は、FF209のXQ端子に“０”が設定される結果、アンド回路211の出力信号である書込抑止信号224は論理値“０”の固定信号となり、周辺選択レジスタ207のラッチを抑止する効果がある。

ここで、書込抑止回路220の動作を明確にするため、図11を用いて、以下に説明する。

最初にリセット信号213をR端子に入力することで、FF209をリセットし、FF209のXQ端子を”１”に設定する。次にライトパルス生成部201からの周辺選択レジスタ書込信号223を発生させると、アンド回路211は周辺選択レジスタ書込信号223をそのまま書込抑止信号224として出力し、FF209は書込抑止信号224を受け、データバス221のFF209向けの信号をラッチする。

このとき、データバス221のFF209向けのデータ信号を“１”に設定している場合は、FF209のXQ端子は“１”を維持する。従って、アンド回路211は、次の周辺選択レジスタ書込信号223も、書込抑止信号224として通過させる。

しかし、データバス221のFF209向けのデータ信号を“０”に設定した場合には、FF209のXQ端子は“０”に変化する。その結果、アンド回路211は書込抑止信号224として、固定された“０”信号を出力するので、周辺選択レジスタ207及びFF209への書込みは抑止される。

また、FF209のXQ端子の出力が“０”の状態では、アンド回路211の出力が“０”に維持されるため、FF209をリセット信号213でリセットしない限り、周辺選択レジスタ207及びFF209への書込の抑止状態は維持される。

なお、上記では、周辺選択レジスタ書込信号223がパルス信号であることを前提としたが、周辺選択レジスタ書込信号223が状態変化信号であっても、書込抑止回路220が、ライトパルス発生部201からの周辺選択レジスタ書込信号223を受けて、パルス信号を発生することとすれば同様な効果を奏する。また、パルス信号の発生のためには、書込抑止回路220中のアンド回路211の直後に、状態変化信号を受けてパルスを発生する回路が含まれることが望ましい。

従って、動作モード制御回路230は、周辺選択レジスタ207の設定値をセレクタ203への出力とし、入出力制御レジスタ書込信号224で設定した入出力制御レジスタ208の設定値を入出力I/O205への出力とするが、書込抑止回路220が周辺選択レジスタ207への書込信号を抑止した後は、上記の出力は固定されるという効果がある。

その結果、周辺選択レジスタ207の出力が“０”であった場合には、セレクタ203はタイマ202からの出力ではなく、出力データレジスタ204の出力を、入出力制御レジスタ208の設定値に従って設定された動作モードに応じて入出力I/O205より出力されるという効果がある。

また、周辺選択レジスタ207の設定値は、アンド回路211の出力が“０”に固定されているため、マイクロコンピュータの暴走や内部ノイズによっても、維持されるので、常にタイマ202からの出力は出力されず、出力データレジスタ213の出力が出力されるという効果がある。

なお、上記では、入出力Ｉ／Ｏに関する動作モードの設定を例に説明を行ったが、入出力制御レジスタ208を動作モード制御レジスタと、入出力制御レジスタ書込信号222を動作モード制御レジスタ書込信号とすれば、動作モード制御回路230及ぶ書込抑止回路220は、一般的な動作モードを制御することもでき、上記と同様な効果を奏する。

第６の実施形態

図12及び図13を用いて、第６の実施形態について説明する。第６の実施形態は、第２の実施形態の動作モード制御回路を、さらに詳細に記載したものである。

まず、図12は書込抑止回路310を含む動作モード制御回路320と、動作モード制御回路320で制御される出力データレジスタ302及び入出力I/O304と、入出力I/O304からの出力信号が出力される端子309を表している。ここで、出力データレジスタ302及び入出力I/O304は、図６の第３の実施形態で対応する出力データレジスタ２及び入出力I/O３と同様な機能を有する。

一方、図６の第３の実施形態では、書込抑止回路10が、初期化後の一回に限って入出力制御レジスタ４への、入出力I/O３の動作モード設定値の書込を許可するのに対し、第12図の第６の実施形態では、書込抑止回路310が、初期化ルーチンにおける実行状態において、所定の初期化ルーチンが実行されている間は、入出力制御レジスタ303への、入出力I/O304の動作モードの設定値の書込を許可する点で相違する。

また、動作モード制御回路320は、ライトパルス生成部301と、前記ライトパルス生成部301からの入出力制御レジスタ書込信号313を受け、そのままバッファとして出力するか、抑止するかを、初期化プログラムの実行状態により決定する書込抑止回路310と、前記入出力制御レジスタ書込信号313のバッファ信号を受け、データバス317からのデータをラッチする入出力制御レジスタ303とから構成されている。

第６の実施形態に係わる書込抑止回路310は、初期化プログラムの読み取り状態であることを示す初期化ルーチン状態信号311を発生する初期化ルーチン実行表示回路（以下「表示回路」という）305と、初期化プログラムの現在実行中のシーケンスが所定のシーケンス以降であることを示す、初期化ルーチンの所定領域内状態信号(以下「所定内状態信号」という)312を発生する初期化ルーチンにおける実行状態の判定回路（以下「判定回路」という）306と、前記所定内状態信号及び初期化ルーチン状態信号を入力とするアンド回路316と、アンド回路316の出力をラッチするセット／リセットフリップフロップ（以下「SRFF」という)307と、一方の入力端子からは入出力制御レジスタ書込信号を受け入れ、他方の入力端子からは前記ＳＲＦＦ307からの出力信号を受け入れて書込抑止信号を出力するアンド回路308とから構成されている。

そして、書込抑止回路310は初期化プログラムの現在実行中のシーケンスが所定のシーケンス以前のものであれば、ライトパルス生成部301から出力された入出力制御レジスタ書込信号313をバッファして通過させ、初期化プログラムの現在実行中のシーケンスが所定のシーケンス以降のものであるときには、前記入出力書込信号の通過を阻止する効果がある。

さらに、動作モード制御回路320は、初期化プログラムの所定のシーケンス以降は、ライトパルス生成部301からの入出力制御レジスタ信号を、書込抑止回路310が抑止するので、マイクロコンピュータが暴走しても、入出力制御レジスタ303に設定された動作モードに関する設定値を維持する効果がある。

その結果、動作モード制御回路320の設定した動作モードにより、入出力Ｉ／Ｏ304は出力データレジスタ302に取り込んだデータを、出力するという効果がある。

ここで、書込抑止回路310の動作を明確化するため、図13を用いて、以下に説明する。

まず、リセット信号318により、SRFF307の出力端子Qの出力を“１”に設定する。ここで、リセット信号とは、動作モード制御回路320及び書込抑止回路310を含むシステム又はマイクロコンピュータの回路をリセットする信号をいう。

次にマイクロコンピュータを初期化する初期化ルーチンを開始すると、表示回路305から論理値が“１”である初期化ルーチン状態信号311が出力される。一方、判定回路306からは、当初には論理値“１”であるが、初期化ルーチンが進み、初期化ルーチンのシーケンスが所定の領域外に出たときに、論理値“０”に変化する所定内状態信号312が出力される。その結果、初期化ルーチン開始後であって、初期化ルーチンの所定領域内であるときには、アンド回路316は“１”を出力するが、所定領域内をすぎると、アンド回路316は“０”を出力する。

次にＳＲＦＦ307はアンド回路316の出力が“０”から“１”に変化し、さらに、“１”から“０”へ変化すると、出力端子Qが“１”から“０”へ変化する。

そこで、初期化ルーチン開始後であって、初期化ルーチンの所定領域内であるときに、ライトパルス生成部301から入出力制御レジスタ書込信号313が、出力されると、入出力制御レジスタ書込信号313はアンド回路308でバッファされ、入出力制御レジスタ303へ出力される。

一方、初期化プログラムが実行されていないとき及び初期化ルーチンが所定領域外にあるときには、SRFF307の出力端子は“０”なので、入出力制御レジスタ書込信号313は、アンド回路308で抑止される。

図12の動作モード制御回路320及び書込抑止回路310によれば、初期化プログラムであって、所定の初期化ルーチン以前の段階を実行中に、動作モード制御回路320における入出力制御レジスタ303に設定した動作モードは、初期化プログラム以外のソフトウエアによっては制御されない書込抑止回路310により、入出力制御レジスタ303への書込みが抑止されているので、内部ノイズやマイクロコンピュータが暴走したことに原因する意図しないソフトウエアによって、変更されないという効果がある。

第７の実施形態

図14を用いて、第７の実施形態について説明する。

第７の実施形態に係るマイクロコンピュータ400は、ＣＰＵ401（中央処理装置）と、ROM（Read Only Memory）405と、RAM（Random Access Memory)404と、タイマ403と、書込抑止回路402と、アドレス入出力I/O用の入出力制御レジスタ＆アドレスレジスタ406と、制御信号I/O用の入出力制御レジスタ＆制御信号レジスタ415と、データ入出力I/O用の入出力制御レジスタ＆データレジスタ409と、アドレス入出力I/O１(407)と、アドレス入出力I/O２(408)と、データ入出力I/O410と、制御信号I/O411と、セレクタ417と、周辺選択レジスタ416とから構成されており、前記書込抑止回路402は、第１の実施形態乃至第４の実施形態に係わる書込抑止回路であり、前記書込抑止回路402と、前記入出力レジスタと、周辺選択レジスタは第3の実施形態にかかわる動作モード制御回路を構成している。そして、CPU（中央処理装置）401は、第乃至第4の実施形態におけるライトパルス生成部として機能する。

ここで、マイクロコンピュータ400内のタイマ403等の周辺機能と、マイクロコンピュータ外部との入出力に必要な制御信号、データ、アドレスを蓄積するそれぞれのレジスタ等の入出力機能とは、データ又は信号をマイクロコンピュータ外部に出力するにあたり、同一の入出力I/Oを兼用することがある。例えば、図14では、アドレス入出力I/O１(407)の一部をタイマ403の出力とが兼用であることを示している。

この場合にCPU（中央処理装置)401は、どの機能からの出力を入出力I/Oに出力するかを示す設定値を、周辺選択レジスタ書込信号を送るとともに、データバスを通じてデータを送ることにより、周辺選択レジスタ416に設定し、どの入出力I/Oにどのような動作モードをもたせるかを、周辺選択レジスタ416の場合と同様にして、入出力制御レジスタに設定する。そして、周辺選択レジスタ416の設定値に基づいて出力された信号で、セレクタ417は、複数の機能のうちどの機能からの信号を出力するかを選択し、入出力制御レジスタの設定値に基づいて出力された信号で、入出力I/Oは出力動作モードを選択する。

また、書込抑止回路402は、周辺選択レジスタ416及び各入出力制御レジスタの設定値を、第３の実施形態から第６の実施形態に示した機能により、CPU(中央処理装置)からの信号を受けて、所定の設定方法により設定する以外の方法によっては書き換えられないようにする役割を有する。

従って、第７の実施形態に係わるマイクロコンピュータ400によれば、書込抑止回路402にてウオッチドッグへの監視信号のように、重要な入出力I/Oに係わる出力属性を決定する制御レジスタの設定値を、マイクロコンピュータが暴走しても確保することができるため、マイクロコンピュータが暴走したときの対処が確実に行える、一方、マイクロコンピュータの通常動作時においても、マイクロコンピュータのソフトウエア命令により出力される信号によっては入出力I/Oに係わる出力属性が変化しないので、ソフトウエア命令の間違いがあっても、マイクロコンピュータが暴走しているか否かの判定が確実に行える。従って、第５の実施形態に係わるマイクロコンピュータをシステムに使用した場合に、安全性の高いシステムとすることができるという効果がある。

第８の実施形態

第15図を用いて、第８の実施形態について説明する。

第８の実施形態に係る制御システム500は、タイマ502等の周辺機能回路と、監視信号に係る出力データレジスタ503と、前記タイマ502等の周辺機能回路からの出力又は前記出力データレジスタ503からの出力のどちらかを選択するセレクタ507と、前記セレクタ507からの出力を出力するI/Oバッファ508と、監視信号を出力する監視信号出力ポート511と、前記セレクタ507を制御する周辺選択レジスタ504と、前記I/Oバッファ508の入出力モードを制御する入出力制御レジスタ505と、前記周辺選択レジスタ504又は入出力制御レジスタ505へのデータ書込を抑止する書込抑止回路506と、CPU510（中央処理装置）と、RAM516と、ROM517と、リセット回路509と、マイクロコンピュータ全体をリセットするリセット信号を受け入れるリセット信号受入ポート512とから構成されるマイクロコンピュータ501及び前記マイクロコンピュータ501からの監視信号514を受信し、信号が途絶えたときに、リセット信号515を発生するウオッチドッグ513を少なくとも有している。ここで、上記の書込抑止回路506は第１〜４の実施形態の書込抑止回路であり、書込抑止回路506と、入出力制御レジスタ505と、周辺選択レジスタ504とは、第５の実施形態に示す動作モード制御回路を構成している。

第８の実施形態に係わる制御システム500によれば、前記制御システム500を組み込んだ装置を、制御システム500がコントロールしている最中に、何らかの原因で、制御システム500が有するマイクロコンピュータ501が暴走したとき、監視信号出力ポート511から監視信号の出力が途切れる結果、ウオッチドッグ513が前記の信号の途切れを検出し、ウオッチドッグ513がマイクロコンピュータ501向けにリセット信号515を発生し、マイクロコンピュータ501がリセットされるので、自動的に暴走状態から復帰することができる。一方、前記制御システム500の通常動作時においても、前記制御システム内のマイクロコンピュータ501のソフトウエア命令により出力される信号によっては、マイクロコンピュータ501のI/Oバッファ508に係わる出力属性は変化せず、また、ウオッチドッグとの監視信号出力ポートがソフトウエア命令の間違いがあっても、監視信号を出力するための出力データレジスタ503からの出力がタイマ502の出力に切り換えられることがないので、マイクロコンピュータ501が暴走しているか否かの判定が確実に行える。従って、第８の実施形態に係わる制御システム500を使用した装置を、安全性の高い装置とすることができるという効果がある。
（付記１）
外部からのリセット信号によりリセットされ、制御プログラムにより処理を行うマイクロコンピュータであって、
複数の動作モードを有する入出力回路と、
制御信号発生部と、
制御回路と、
抑止回路とを備え、
前記制御信号発生部は、前記制御プログラム中の動作モード設定ルーチンにより、書込み信号を発生し、
前記制御回路は、前記書込信号に応じて、前記入出力回路の動作モードを設定し、
前記抑止回路は、前記制御回路が前記動作モードを設定した後は、前記外部からのリセット信号によりリセットされるまで、前記入出力回路の動作モードを再設定することを抑止し、
前記入出力回路は前記制御回路が設定する動作モードにより、前記マイクロコンピュータの外部との信号を入出力することを特徴とするマイクロコンピュータ。
（付記２）
制御信号発生部と
初期化後において前記制御信号発生部からの最初の第１の出力信号からに限って、前記第１の出力信号のバッファ信号を発生する書込抑止回路と
前記書込抑止回路からの前記バッファ信号に応答して、前記制御信号発生部からの第２の出力信号を保持する制御回路とを備え、
前記制御回路は、保持された前記第２の出力信号に基づいて外部との信号の入出力制御回路の動作モードを設定することを特徴とする動作モード制御回路。
（付記３）
付記２に記載した動作モード制御回路であって、
前記第１の出力信号はパルス信号であることを特徴とする動作モード制御回路。
（付記４）
付記２に記載した動作モード制御回路であって、
前記書込抑止回路が、
前記制御信号発生部からの前記第１の出力信号に応答して、前記第１の出力信号のバッファ信号又は固定論理信号を出力するバッファ手段と、
前記制御信号発生部からの前記第１の出力信号により保持し、保持状態を示す状態信号を出力する保持手段とを備え、
前記バッファ手段が、さらに、前記保持手段からの前記状態信号を受ける入力端子を有し、前記状態信号が前記保持状態であることを示した場合は、前記固定論値信号を出力し、前記保持状態を示していない場合は、前記バッファ信号を出力することを特徴とする動作モード制御回路。
（付記５）
付記２に記載した動作モード制御回路であって、
前記書込抑止回路が、
前記制御信号発生部からの前記第１の出力信号を入力の一方に受けるアンド回路と、
前記アンド回路の出力が保持端子に接続され、パルス信号が前記保持端子に入力されると論理値“１”の信号を出力するフリップフロップ回路と、
前記フリップフロップ回路からの信号に応答して、論理値を反転させた信号を前記アンド回路の他方の入力へ、出力するバッファ回路とを備え、
前記アンド回路は前記制御信号発生部からの前記第１の出力信号と前記論理値を反転させた信号と論理積をとることを特徴とする動作モード制御回路。
（付記６）
少なくとも、付記２から付記５のいずれかに記載した動作モード制御回路と、
外部との信号の入出力を制御する前記入出力制御回路と、
前記動作モード制御回路からのデータ信号を、前記動作モード制御回路からのデータレジスタ書込信号により、保持するデータレジスタ回路とを備え、
前記データレジスタ回路は、前記データ信号に応じた信号を、前記入出力制御回路へ出力することを特徴とするマイクロコンピュータ。
（付記７）
制御信号発生部と、
前記制御信号発生部からの第１のデコード信号及び第２のデコード信号を連続して受けたときに限って、前記制御信号発生部からの第１の出力信号をバッファしたバッファ信号を発生する書込抑止回路と、
前記書込抑止回路からの前記バッファ信号に応答して、前記制御信号発生部からの第２の信号を保持する制御回路とを備え、
前記制御回路は、保持された前記第２の出力信号に基づいて外部との信号の入出力制御回路の動作モードを設定することを特徴とする動作モード制御回路。
（付記８）
付記７に記載した動作モード制御回路であって、
前記第１の出力信号はパルス信号であることを特徴とする動作モード制御回路。
（付記９）
制御信号発生部と、
前記制御信号発生部から所定の複数のデコード信号を連続して受けたときに限って、前記制御信号発生部からの第１の出力信号をバッファしたバッファ信号を発生する書込抑止回路と、
前記書込抑止回路からの前記バッファ信号に応答して、前記制御信号発生部からの第２の信号を保持する制御回路とを備え、
前記制御回路は、保持された前記第２の出力信号に基づいて外部との信号の入出力制御回路の動作モードを設定することを特徴とする動作モード制御回路。
（付記１０）
付記７に記載した動作モード制御回路であって、
前記書込抑止回路が、
前記制御信号発生部からの前記第１のデコード信号及び、前記第２のデコード信号に応じて、第１の選択状態信号及び、第２の選択状態信号を出力するデコーダ回路と、
前記第１の選択状態信号を一方の入力端子に受ける第１のアンド回路と、
前記第２の選択状態信号を一方の入力端子に受ける第２のアンド回路と、
第３のアンド回路と、
前記制御信号発生部からの前記第１の出力信号に応答して、前記第１のアンド回路の出力信号を保持し、前記第２のアンド回路の他方の入力端子へ、第１のデータを出力する第１のフリップフロップ回路と、
前記制御信号発生部からの前記第１の出力信号に応答して、前記第２のアンド回路の出力信号を保持し、前記第３のアンド回路の一方の入力端子へ、第２のデータを出力する第２フリップフロップ回路と、
前記第２のデータを論理的に反転した第３の出力信号を、第１のアンド回路の他方の入力へ、出力するバッファ回路とを備え、
前記第１のアンド回路は前記第１の選択状態信号と前記第３の出力信号と論理積し、
前記第２のアンド回路は前記第２の選択状態信号と前記第１のデータと論理積し、
前記第３のアンド回路は前記第２のデータと前記第１の出力信号と論理積し、
前記制御回路は、前記第３のアンド回路からの出力信号に応答して、前記制御信号発生部からの前記第２の出力信号を保持する第３のフリップフロップ回路を備えたことを特徴とする動作モード制御回路。
（付記１１）
少なくとも、付記７から付記１０のずれかに記載した動作モード制御回路と、
外部との信号の入出力を制御する前記入出力制御回路と、
前記動作モード制御回路からのデータ信号を、前記動作モード制御回路からのデータレジスタ書込信号により、保持するデータレジスタ回路とを備え、
前記データレジスタ回路は、前記データ信号に応じた信号を、前記入出力制御回路へ出力することを特徴とするマイクロコンピュータ。
（付記１２）
少なくとも、制御信号発生部と、
前記制御信号発生部からの第１の出力信号に応答して、前記制御信号発生部からの第２の出力信号を保持し、保持した信号の論理値に応じた書込信号を発生する書込抑止回路と
前記書込信号に応答して、前記制御信号発生部からの第３の出力信号を保持し、保持した信号の論理値に応じた制御信号を発生する制御回路とを備え、
前記制御信号発生部からの前記第２の出力信号の論理値に応じた前記書込信号は、一方は論理値が固定した信号であり、他方は前記制御信号発生部からの前記第１の出力信号のバッファ信号であって、
前記制御信号は、少なくともデータレジスタ回路を含む複数の信号発生回路の中から、外部へ信号を伝える信号発生回路を選択する選択回路へ、供給されることを特徴とする動作モード制御回路。
（付記１３）
少なくとも、制御信号発生部と、
前記制御信号発生部からの第１の出力信号に応答して、前記制御信号発生部からの第２の出力信号を保持し、保持した信号の論理値に応じた書込信号を発生する書込抑止回路と
前記書込信号に応答して、前記制御信号発生部からの第３の出力信号を保持し、保持した信号の論理値に応じた第１の制御信号を発生する第１の制御回路と、
前記制御信号発生部からの第４の出力信号に応答して、前記制御信号発生部からの第５の出力信号を保持し、保持した信号の論理値に応じた第２の制御信号を発生する第２の制御回路と、
前記第１の制御信号と前記第２の制御信号の論理和をとり、その結果である動作モード設定信号を出力するオア回路を備え、
前記制御信号発生部からの前記第２の出力信号の論理値に応じた前記書込信号は、一方は論理値が固定した信号であり、他方は前記制御信号発生部からの前記第１の出力信号のバッファ信号であって、
前記第１の制御信号は、少なくともデータレジスタ回路を含む複数の信号発生回路の中から、外部へ信号を伝える信号発生回路を選択する選択回路へ供給され、
前記動作モード設定信号は、外部との入出力信号の制御をする回路へ、該回路の動作モードを設定するために供給されることを特徴とする動作モード制御回路。
（付記１４）
付記１２に記載した動作モード制御回路であって、
前記書込抑止回路が、
前記制御信号発生部からの前記第１の出力信号に応答して、前記第１の出力信号のバッファ信号又は固定した信号を出力するバッファ手段と、
前記バッファ信号に応答して、前記制御信号発生部からの前記第２の出力信号を保持し、前記第２の出力信号の論理値に応じた論理信号を出力する保持手段とを備え、
前記バッファ手段は前記保持手段からの論理信号を受け取り、一方の論理値に応じて前記固定した信号を出力し、他方の論理値に応じて前記バッファ信号を出力することを特徴とする動作モード制御回路。
（付記１５）
付記１２に記載した動作モード制御回路であって、
前記書込抑止回路が、
前記制御信号発生部からの前記第１の出力信号を一方の入力端子で受けるアンド回路と、
前記制御信号発生部からの前記第２の出力信号を論理的に反転したバッファ信号を出力するバッファ回路と、
前記バッファ信号をデータ端子で受け、前記アンド回路の出力に応答して、前記バッファ信号を保持し、前記バッファ信号の論理値に応じた論理信号を発生する保持回路とを備え、
前記アンド回路は前記論理信号と前記第１の出力信号と論理積することを特徴とする動作モード制御回路。
（付記１６）
少なくとも、付記１２乃至付記１５に記載した動作モード制御回路と、
外部との信号の入出力を制御する入出力制御回路と、
前記動作モード制御回路からのデータレジスタ書込信号に応答して、前記動作モード制御回路からのデータ信号を保持するデータレジスタ回路と、
1つ以上の一定周期のクロックを発生可能なタイマ回路と、
前記動作モード制御回路からの前記第１の制御信号に応じて、前記データレジスタ回路又は前記タイマ回路を選択する選択回路とを備え、
前記データレジスタ回路は、前記データ信号に応じた信号を、前記入出力制御回路へ出力することを特徴とするマイクロコンピュータ。
（付記１７）
制御信号発生部と、
初期化プログラム実行後において、所定の初期化ルーチン以前の段階を実行中であるときは、前記制御信号発生部からの第１の出力信号をバッファしたバッファ信号を出力し、それ以外の時は、固定した信号を出力する書込抑止回路と、
前記書込抑止回路からの出力信号に応答して、前記制御信号発生部からの第２の出力信号を保持する制御回路とを備え、
前記制御回路は、保持された前記第２の出力信号に応じて、外部との信号の入出力制御回路の動作モードを設定することを特徴とする動作モード制御回路。
（付記１８）
付記１７に記載した動作モード制御回路であって、
前記制御信号発生部からの前記第１の出力信号はパルス信号であることを特徴とする動作モード制御回路。
（付記１９）
付記１７に記載した動作モード制御回路であって、
前記書込抑止回路が、
初期化プログラムを実行中であることを示す第１の状態信号を発生する第１の状態信号発生回路と、
所定の初期化ルーチン以前の段階を実行中であることを示す第２の状態信号を発生する第２の状態信号発生回路と、
前記第１の状態信号と前記第２の状態信号と論理積する第１のアンド回路と、
リセット状態では論理値“１”を出力し、前記第１のアンド回路からの出力を受け、前記第１のアンド回路からの出力が所定の信号であったときは、論理値“０”を出力するセット／リセットフリップフリップ回路と、
前記制御信号発生部からの前記第１の信号と前記セット／リセットフリップフリップ回路の出力信号と論理積する第２のアンド回路とを備えることを特徴とする動作モード制御回路。
（付記２０）
少なくとも、付記１７から付記１９のいずれかに記載した動作モード制御回路と、
外部との信号の入出力を制御する前記入出力制御回路と、
前記動作モード制御回路からのデータ信号を、前記動作モード制御回路からのデータレジスタ書込信号により、保持するデータレジスタ回路とを備え、
前記データレジスタ回路は、前記データ信号に応じた信号を、前記入出力制御回路へ出力することを特徴とするマイクロコンピュータ。
（付記２１）
少なくとも、ウオッチドッグと
付記６、付記１１、付記１６又は付記２０に記載したマイクロコンピュータとを備え、
前記マイクロコンピュータはさらに、監視信号を前記ウオッチドッグへ出力する監視信号出力ポートと
前記ウオッチドッグからの第１のリセット信号を受け入れるリセット信号受入ポートと
前記第１のリセット信号に応じて、前記マイクロコンピュータの所定の回路への、第２のリセット信号を発生するリセット回路を有し、
前記入出力制御回路からの出力が前記ウオッチドッグへの前記監視信号であって、
前記ウオッチドッグは前記第１のリセット信号を前記マイクロコンピュータに出力することを特徴とする制御システム。

本発明に係わるマイクロコンピュータの動作モード制御回路は、I/Oバッファの入出力属性を決定する入出力レジスタ、及び、周辺機能の選択をする周辺選択レジスタに対して、所定の設定方法により設定する以外の方法によっては書換られないようにする書込抑止の効果があり、動作モード設定期間に設定した動作モードは、マイクロコンピュータの状態いかんによらず、外部からのリセット信号によりリセットされるまで、動作モードの再設定が防止される。

従って、ウオッチドックタイマ用の監視信号を出力するポートのI/Oバッファの設定と上記I/Oバッファにウオッチドックタイマ用の監視信号発生回路を接続する設定は、所定の期間、マイクロコンピュータ自身によって再設定されないため、マイクロコンピュータの状態いかんによらず、ウオッチドックタイマに対し、マイクロコンピュータの状態を表した監視信号を送り続けることができる。
そのため、ウオッチドックタイマは高い信頼性をもって、マイクロコンピュータの状態（例えば、暴走した状態）を監視し続けることができる。

その結果、本発明によれば、動作モードの再書込を防止する動作モード制御回路、及び、安定的に動作可能なマイクロコンピュータ、上記マイクロコンピュータを使用した制御システムを提供することができる。

第１の実施形態に係るマイクロコンピュータ全体回路の概略図第１の実施形態に係るマイクロコンピュータの制御プログラム概略図第１の実施形態に係る制御プログラムのフローチャート概略図第１の実施形態に係るモード設定ルーチンのフローチャート概略図第２の実施形態に係るマイクロコンピュータ全体回路概略図第３の実施形態の概略図第３の実施形態の書込抑止回路の動作波形図第４の実施形態の概略図第４の実施形態の書込抑止回路の動作波形図第５の実施形態の概略図第５の実施形態の書込抑止回路の動作波形図第６の実施形態の概略図第６の実施形態の書込抑止回路の動作波形図第７の実施形態（マイクロコンピュータ全体回路の概要）の概略図第８の実施形態（制御システム）の概略図従来例１（車両マイコンシステム）の概略図従来例２（データ処理装置）の概略図従来例３（マイクロコンピュータ）の概略図

符号の説明

１ライトパルス生成部
２出力データレジスタ
３入出力Ｉ／Ｏ
４入出力制御レジスタ
５アンド回路
６ＦＦ
７バッファ
８端子
９ＶＣＣ電源
１０書込抑止回路
１１出力データレジスタ書込信号
１２入出力制御レジスタ書込信号
１３書込抑止信号
１４データバス
１５リセット信号
２０動作モード制御回路
１０１ライトパルス生成部
１０２出力データレジスタ
１０３入出力Ｉ／Ｏ
１０４入出力制御レジスタ
１０５デコーダ
１０６アンド回路
１０７ＦＦ
１０８アンド回路
１０９ＦＦ
１１０バッファ
１１１アンド回路
１１２リセット信号
１１３端子
１２０書込抑止回路
１２１出力データレジスタ書込信号
１２２入出力データレジスタ書込信号
１２４データバス
１３０動作モード制御回路
２０１ライトパルス生成部
２０２タイマ
２０３セレクタ
２０４出力データレジスタ
２０５入出力Ｉ／Ｏ
２０６オア
２０７周辺選択レジスタ
２０８入出力制御レジスタ
２０９ＦＦ
２１０バッファ
２１１アンド回路
２１２端子
２１３リセット信号
２２０書込抑止回路
２２１データバス
２２２入出力制御レジスタ書込信号
２２３周辺選択レジスタ書込信号
２２５出力データレジスタ書込信号
２３０動作モード制御回路
３０１ライトパルス生成部
３０２出力データレジスタ
３０３入出力制御レジスタ
３０４入出力Ｉ／Ｏ
３０５初期化ルーチン実行表示回路
３０６初期化ルーチンにおける実行状態の判定回路
３０７ＳＲＦＦ
３０８アンド回路
３０９端子
３１０書込抑止回路
３１１初期化ルーチン状態信号
３１２初期化ルーチンの所定領域内状態信号
３１３入出力制御レジスタ書込信号
３１４出力データレジスタ書込信号
３１６アンド回路
３１７データバス
３１８リセット信号
３２０動作モード制御回路
４００マイクロコンピュータ
４０１ＣＰＵ（中央処理装置）
４０２書込抑止回路
４０３タイマ
４０４ＲＡＭ
４０５ＲＯＭ
４０６入出力制御レジスタ＆アドレスレジスタ
４０７アドレス入出力Ｉ／Ｏ１
４０８アドレス入出力Ｉ／Ｏ２
４０９入出力制御レジスタ＆データレジスタ
４１０データ入出力Ｉ／Ｏ
４１１制御信号Ｉ／Ｏ
４１３コントロール信号
４１４データバス
４１５入出力制御レジスタ＆制御信号レジスタ
４１６周辺選択レジスタ
５００制御システム
５０１マイクロコンピュータ
５０２タイマ
５０３出力データレジスタ
５０４周辺選択レジスタ
５０５入出力制御レジスタ
５０６書込抑止回路
５０７セレクタ
５０８Ｉ／Ｏバッファ
５０９リセット回路
５１０ＣＰＵ（中央処理装置）
５１１監視信号出力ポート
５１２リセット信号受入ポート
５１３ウオッチドッグ
５１４監視信号
５１５リセット信号
５１６ＲＡＭ
５１７ＲＯＭ
５１８データバス
６０１入力Ｉ／Ｆ回路
６０２マイコン
６０３電源回路
６０４遅延回路
６０５ウオッチドッグタイマ
６０６ＲＯＭ
６０７ＶＣＣＩＩＯＮ／ＯＦＦ回路
６０８低電圧リセット回路
６０９通信ＬＳＩ
６１０スリープ／ウエイクアップ信号
６１１Ｐ．ＲＵＮ信号
６１２ＲＥＳＥＴ信号
６１３ＶＣＣＩ
６１４ＶＣＣＩＩ
６１５多入力アンド回路
７０１ＣＰＵ（中央処理装置）
７０２ＳＹＳＣ
７０３ＣＰＧ
７０５ＲＯＭ
７０６ＲＡＭ
７０７ＳＣＩ
７０８タイマ
７０９ＩＯＰ８
７１０ＩＯＰ７
７１１ＩＯＰ６
７１２ＩＯＰ５
７１３ＩＯＰ４
７１４ＩＯＰ３
７１５ＩＯＰ２
７１６ＩＯＰ１
７１７内部バス
７１８書込要求信号
８０１ＣＰＵ
８０２メモリ
８０３アドレスデコーダ
８０４プロテクト制御レジスタ
８０５論理素子
８０６論理素子
８０７論理素子
８０８論理素子
８０９論理素子
８１０論理素子
８１１アドレスデコーダ
８１２アドレスデコーダ
８１３アドレスデコーダ
８１４アドレスデコーダ
８１５制御レジスタ
８１６制御レジスタ
８１７制御レジスタ
８１８制御レジスタ
８１９クロック発生回路
８２０周辺ユニットＡ
８２１周辺ユニットＢ
８２２周辺ユニットＣ
８２３内部バス
８２４ＡＬＥ
８２５ＳＰＣＷＲ
８２６ＷＲ
８２７論理素子
８３０プロテクト制御回路
８５０マイクロコンピュータ
８５１ＲＡＭ
８５２ＲＯＭ
８５３動作モード検出回路
８５４タイマ
８５５出力データレジスタ
８５６セレクタ
８５７周辺選択レジスタ
８５８入出力制御レジスタ
８５９書込抑止回路
８６０ＣＰＵ（中央処理装置）
８６１制御信号発生装置
８６２動作モード制御回路
８６３データバス
８６４Ｉ／Ｏバッファ
８６５動作モード設定ポート
８６６監視信号出力ポート
８６７Ｉ／Ｏバッファ
８６８オア回路
８６９リセット信号受け入れポート
８７０リセット回路
８７１リセット信号
８７９リセット信号
８８０マイクロコンピュータ
８８１ＲＡＭ
８８２ＲＯＭ
８８３動作モード検出回路
８８４周辺機能回路
８８５出力データレジスタ
８８６動作モード制御回路
８８７入出力制御レジスタ
８８８書込抑止回路
８８９リセット回路
８９０ＣＰＵ（中央処理装置）
８９１制御信号発生部
８９２データバス
８９３Ｉ／Ｏバッファ
８９４動作モード設定ポート
８９５周辺機能回路用ポート
８９６監視信号出力ポート
８９７Ｉ／Ｏバッファ
８９８リセット信号受入ポート
８９９Ｉ／Ｏバッファ
９００外部リセット信号
９０１監視信号
９０２ウオッチドックタイマからのリセット信号
９０３初期化モジュール
９０４内部リセット信号
９０５ウオッチドックタイマモジュール
９０６周辺機能１モジュール
９０７タスク制御モジュール
９０８周辺機能２モジュール
９０９モード設定モジュール
９１０表示制御モジュール
９１５ウオッチドックタイマからのリセット
９１６リセットエントリー
９１７初期化モジュール
９１８ウオッチドックタイマ制御モジュール
９２１タスク制御モジュール
９２３モード設定モジュール
９２５周辺機能制御モジュール

Claims

入出力回路の動作モードを制御する入出力制御回路を有し、外部からのリセット信号によりリセットされ、制御プログラムにより処理を行うマイクロコンピュータに内蔵された動作モード制御回路であって、
制御信号発生部と、
リセット後において前記制御信号発生部からの最初の第１の出力信号を受けたときに限って、前記第１の出力信号をバッファしたバッファ信号を発生する書込抑止回路と、
前記書込抑止回路からの前記バッファ信号に応答して、前記制御信号発生部からの第２の出力信号を保持する制御回路とを備え、
前記制御回路に保持された前記第２の出力信号に基づいて前記入出力制御回路による前記入出力回路の動作モードの設定が行われることを特徴とする動作モード制御回路。
請求項１に記載した動作モード制御回路であって、
前記書込抑止回路が、前記制御信号発生部からの前記第１の出力信号を入力の一方に受けるアンド回路と、
前記アンド回路の出力が保持端子に接続され、パルス信号が前記保持端子に入力されると論理値“１”の信号を出力するフリップフロップ回路と、
前記フリップフロップ回路からの信号に応答して、論理値を反転させた信号を前記アンド回路の他方の入力へ、出力するバッファ回路とを備え、
前記アンド回路は前記制御信号発生部からの前記第１の出力信号と前記論理値を反転させた信号と論理積をとることを特徴とする動作モード制御回路。
請求項１に記載した動作モード制御回路であって、
前記書込抑止回路が、
前記制御信号発生部からの前記第１の出力信号に応答して、前記第１の出力信号のバッファ信号又は固定論理信号を出力するバッファ手段と、
前記制御信号発生部からの前記第１の出力信号により保持し、保持状態を示す状態信号を出力する保持手段とを備え、
前記バッファ手段が、さらに、前記保持手段からの前記状態信号を受ける入力端子を有し、前記状態信号が前記保持状態であることを示した場合は、前記固定論理信号を出力し、前記保持状態を示していない場合は、前記バッファ信号を出力することを特徴とする動作モード制御回路。
入出力回路の動作モードを制御する入出力制御回路を有し、制御プログラムにより処理を行うマイクロコンピュータに内蔵された動作モード制御回路であって、
制御信号発生部と、
前記制御信号発生部からの第１のデコード信号及び第２のデコード信号を連続して受けたときに限って、前記制御信号発生部からの第１の出力信号をバッファしたバッファ信号を発生する書込抑止回路と、
前記書込抑止回路からの前記バッファ信号に応答して、前記制御信号発生部からの第２の出力信号を保持する制御回路とを備え、
前記制御回路に保持された前記第２の出力信号に基づいて前記入出力制御回路による前記入出力回路の動作モードの設定が行われることを特徴とする動作モード制御回路。
請求項４に記載した動作モード制御回路であって、
前記書込抑止回路が、前記制御信号発生部からの前記第１のデコード信号及び、前記第２のデコード信号に応じて、第１の選択状態信号及び、第２の選択状態信号を出力するデコーダ回路と、
前記第１の選択状態信号を一方の入力端子に受ける第１のアンド回路と、
前記第２の選択状態信号を一方の入力端子に受ける第２のアンド回路と、
第３のアンド回路と、
前記制御信号発生部からの前記第１の出力信号に応答して、前記第１のアンド回路の出力信号を保持し、前記第２のアンド回路の他方の入力端子へ、第１のデータを出力する第１のフリップフロップ回路と、
前記制御信号発生部からの前記第１の出力信号に応答して、前記第２のアンド回路の出力信号を保持し、前記第３のアンド回路の一方の入力端子へ、第２のデータを出力する第２のフリップフロップ回路と、
前記第２のデータを論理的に反転した第３の出力信号を、第１のアンド回路の他方の入力へ、出力するバッファ回路とを備え、
前記第１のアンド回路は前記第１の選択状態信号と前記第３の出力信号と論理積し、前記第２のアンド回路は前記第２の選択状態信号と前記第１のデータと論理積し、前記第３のアンド回路は前記第２のデータと前記第１の出力信号と論理積し、前記制御回路は、前記第３のアンド回路からの出力信号に応答して、前記制御信号発生部からの前記第２の出力信号を保持する第３のフリップフロップ回路を備えたことを特徴とする動作モード制御回路。
入出力回路の動作モードを制御する入出力制御回路を有し、制御プログラムにより処理を行うマイクロコンピュータに内蔵された動作モード制御回路であって、
制御信号発生部と、
初期化プログラムの実行開始後において、当該初期化プログラムにおける所定の初期化ルーチン以前の段階を実行中であるときは、前記制御信号発生部からの第１の出力信号をバッファしたバッファ信号を出力し、それ以外の時は、固定した信号を出力する書込抑止回路と、
前記書込抑止回路からの前記バッファ信号に応答して、前記制御信号発生部からの第２の出力信号を保持する制御回路とを備え、
前記制御回路に保持された前記第２の出力信号に基づいて前記入出力制御回路による前記入出力回路の動作モードの設定が行われることを特徴とする動作モード制御回路。
少なくとも、請求項２〜６の何れか１項に記載した動作モード制御回路と、
外部との信号の入出力を制御する前記入出力制御回路と、
前記動作モード制御回路からのデータ信号を、前記動作モード制御回路からのデータレジスタ書込信号により、保持するデータレジスタ回路とを備え、
前記データレジスタ回路は、前記データ信号に応じた信号を、前記入出力制御回路へ出力することを特徴とするマイクロコンピュータ。
少なくとも、ウオッチドッグと
請求項７に記載したマイクロコンピュータとを備え、
前記マイクロコンピュータはさらに、監視信号を前記ウオッチドッグへ出力する監視信号出力ポートと
前記ウオッチドッグからの第１のリセット信号を受け入れるリセット信号受入ポートと
前記第１のリセット信号に応じて、前記マイクロコンピュータの所定の回路への、第２のリセット信号を発生するリセット回路を有し、
前記入出力制御回路からの出力が前記ウオッチドッグへの前記監視信号であって、
前記ウオッチドッグは前記第１のリセット信号を前記マイクロコンピュータに出力することを特徴とする制御システム。