JP2003280988A - Ｉ／ｏ装置の制御装置及びそのｉ／ｏ制御装置を用いた制御システム - Google Patents

Abstract

(57)【要約】 【課題】 装置主制御部であるＣＰＵ１からのＩ／Ｏポ
ートへのアクセスを、装置ソフトウエアを介さず、ハー
ド的に制限する。 【解決手段】 ＣＰＵ１からは、書込み指令として、書
き込みデータとアドレス情報とコントロール信号である
ライト信号が出力される。バスバッファ２には、Ｉ／Ｏ
装置４へアクセス制限を行うためのアドレスを設定する
複数のコンパレータ５（５ａ，５ｂ，・・・５ｎ）が設
けられ、コンパレータ５の出力側には信号変換部６が設
けられる。各コンパレータ５には、１０００番地、２０
００番地・・・などのアドレスが設定される。信号変換
部６は、コンパレータ５に設定されたアドレスとＣＰＵ
１から出力されたアドレス信号とが一致したときに、ラ
イトイネーブル信号をライトイネーブル信号からライト
ディスイネーブル信号へ変換後、Ｉ／Ｏポート３に対し
てライトイネーブル信号を出力しないようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はコンピュータ（ＣＰ
Ｕ）がＩｎｐｕｔ／Ｏｕｔｐｕｔ（以下Ｉ／Ｏという）
装置へアクセスする場合に、そのアクセス許可、不許可
の動作を、アクセスを制限するアドレスの設定登録とそ
のアクセスに対応するコントロール信号の制御により、
実行できるようにしたＩ／Ｏ装置の制御に関するもので
ある。

【０００２】

【従来の技術】Ｉ／Ｏとは入出力のことであり、コンピ
ュータ（ＣＰＵ）との間でデータの入力および出力をす
る周辺機器をＩ／Ｏ装置という。入力装置にはマウスや
キーボードなど、出力装置にはプリンタや表示装置な
ど、入出力装置にはハードディスクなどがある。

【０００３】コンピュータ（ＣＰＵ）と、ハードディス
ク装置のようなＩ／Ｏ装置とにより構成され、両装置間
においてデータの送受信を行なうことによりハードディ
スク装置にデータの書込みを行なうデータ処理システム
では、従来から、ＣＰＵからの指令として、コントロー
ル信号であるライト信号（ライトイネーブル）が出力さ
れ、このコントロール信号とアドレス情報及びデータ情
報により、Ｉ／Ｏポートを介して接続されているＩ／Ｏ
装置（ハードディスク、表示装置等）の指定のアドレス
に、データの書込みが行なわれるようになっている。

【０００４】また、Ｉ／Ｏ装置からのデータの読出しに
際しては、コントロール信号であるリード信号（リード
イネーブル）が出力され、このコントロール信号と読み
出すアドレスを指定するアドレス情報により、Ｉ／Ｏポ
ートを介して接続されているＩ／Ｏ装置内の指定された
アドレス上のデータの読み出しが行なわれるようになっ
ている。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うな従来からのＩ／Ｏ装置へのコントロール方法では、
例えばハードディスク装置の様なＩ／Ｏ装置において、
通常読み書きに使用している記憶領域に書換えしたくな
いデータである重要なデータが格納された場合、ＣＰＵ
からの読み出し／書き込み命令に対して防御をかけるこ
とができないという問題があった。

【０００６】本発明は上記従来の課題に鑑みてなされた
もので、その目的は、ＣＰＵがＩ／Ｏ装置にアクセスし
た場合に指定されたアドレスに対して、コントロール信
号の出力可否設定を行なうバスバッファを、ＣＰＵとＩ
／Ｏ装置との間に設け、ＣＰＵのＩ／Ｏ装置へのアクセ
スを制限できるようにすることである。

【０００７】

【課題を解決するための手段】本発明は、上記目的を達
成するため、Ｉ／Ｏ装置を接続し、Ｉ／Ｏ装置とのイン
タフェースを取る物理ポートと、前記Ｉ／Ｏ装置に対し
てデータの読み出し及び書き込み処理を行う主制御部
と、前記主制御部と前記Ｉ／Ｏ装置との間に接続され、
前記主制御部が前記Ｉ／Ｏ装置にアクセスする場合、前
記主制御部からのアドレス信号、データ信号及びコント
ロール信号を終端し、前記Ｉ／Ｏ装置への信号を制御す
る信号制御部とを有し、前記信号制御部は、前記主制御
部からのアクセスを制限するアドレスを登録するアドレ
ス登録部と、前記アドレス登録部に登録されたアドレス
に対して主制御部からアクセスがあった場合に、これを
制限するアクセス制限部とを備えたことを特徴とする。

【０００８】また、前記アドレス登録部にアクセス制限
用のアドレスの登録があり、前記主制御部が前記Ｉ／Ｏ
装置にアクセスした場合に、前記アクセス制限部は、前
記主制御部が前記Ｉ／Ｏ装置に対するアクセスしたアド
レスと、前記アドレス登録部に登録されたアドレスとを
比較するアドレス比較部と、前記アドレス比較部が比較
した結果、前記主制御部がアクセスしたアドレスと前記
登録部に登録されたアドレスとが一致した場合に、前記
主制御装置から受信した前記コントロール信号、前記ア
ドレス信号又は、前記データ信号の何れかを前記Ｉ／Ｏ
装置に対して出力させないように動作する信号出力制御
部とを備えたことを特徴とする。

【０００９】これにより、Ｉ／Ｏ装置の上記設定された
アドレスに書換えしたくないデータ、重要なデータが格
納されているような場合、主制御部からの読み出しや書
込み命令に対して防御をかけることができる。

【００１０】

【発明の実施の形態】（実施の形態１）以下、本発明の
第１の実施の形態について図面を参照して説明する。図
１は本発明の第１の実施の形態に係るＩ／Ｏ装置の制御
装置１００の内部ブロック図である。

【００１１】図１において、１は制御装置１００の主制
御部であり、Ｉ／Ｏ装置４を制御するＣＰＵ、２はＩ／
Ｏ装置４へのアクセス制限を行うバスバッファ、３はＩ
／Ｏ装置との物理インタフェースをとるＩ／Ｏポート、
４はＩ／Ｏ装置としてのハードディスク装置である。

【００１２】Ｉ／Ｏポート３とは、ＣＰＵ１とＩ／Ｏ装
置４の間でデータをやり取りしたり、Ｉ／Ｏ装置４のス
テータスをＣＰＵ１が読み取るための物理的ポートであ
る。コンピュータでは、メモリ空間とは別にＩ／Ｏ空間
というＩ／Ｏ装置４専用のアドレス空間が設けられてお
り、ここに各種のＩ／Ｏポートが割り当てられる。ＣＰ
Ｕ１はＩ／Ｏ空間に対してアドレスを指定することで、
目的のＩ／Ｏポートにアクセスしている。

【００１３】ＣＰＵ１とバスバッファ２はデータバス、
アドレスバス及びコントロール信号（リード信号及びラ
イト信号等）によって接続され、バスバッファ２とＩ／
Ｏポート３、Ｉ／Ｏポート３とＩ／Ｏ装置４間も各々デ
ータバス、アドレスバス及びコントロール信号よって接
続されている。

【００１４】ＣＰＵ１はバスバッファ２に対して、書込
み指令として、書き込みデータとアドレス情報とコント
ロール信号であるライト信号（ライトイネーブル）を出
力する。バスバッファ２は、ＣＰＵ１から受信したアド
レス信号、データ信号及びコントロール信号を一旦取り
込み、どのようなアクセス状態で、アドレスの何番地へ
のアクセスかを解析する終端機能を備えている。

【００１５】また、バスバッファ２には、ハードディス
ク装置４へアクセス制限を行うためのアドレスを設定登
録する複数のコンパレータ５（５ａ、５ｂ、5・ｃ、・・
・５ｎが設けられているとともに、コンパレータ５の出
力側には信号変換部６が設けられている。

【００１６】それぞれのコンパレータ５には、例えば１
０００番地台（５ａ）、２０００番地台（５ｂ）・・・
などのＣＰＵ１のアクセスを制限するアドレスが設定さ
れている。

【００１７】コンパレータ５へのアドレスの設定のしか
たとしては、１つのコンパレータ・・（例えば５ａ）に１
つのアドレス（例えば９８５番地等）を設定するやりか
たと、１つのコンパレータに所定のアドレス範囲（例え
ば１０００番台の番地、すなわち、１０００〜１９９９
番地）を設定するやりかたなど種々の方法がある。

【００１８】信号変換部６は、コンパレータ５に設定さ
れたアドレスとＣＰＵ１がアクセスした際に出力したア
ドレス信号とが一致したときに、ライトイネーブル（書
き込み）信号をライトイネーブルからライトディスイネ
ーブル（書き込み停止）信号へ変換後、Ｉ／Ｏポート３
にライトイネーブル信号を出力しないように動作する。
また、コンパレータ５に設定されたアドレスとＣＰＵ１
から出力されたアドレス信号とが不一致のときに、ライ
トイネーブル信号をそのままにデータ及びアドレス信号
とともにＩ／Ｏポート３に出力する機能を有している。

【００１９】また、この信号変換部６は、コンパレータ
５に設定されたアドレスとＣＰＵ１がアクセスした際に
出力したアドレス信号とが一致したときにライト信号９
のみならず、アドレス信号又はデータ信号をＩ／Ｏポー
ト３へ出力しないように信号の出力制御をおこなっても
よい。

【００２０】次に、制御装置１００の動作について、ア
ドレス１０００番地台のＩ／Ｏポートへのライトアクセ
スする場合について説明する。

【００２１】まず、コンパレータ５に対して１０００番
地台に対してアクセス制限を行うため、１０００〜１９
９９番地を登録する。次に、ＣＰＵ１からＩ／Ｏポート
３に対してライトアクセスが開始された場合に、バスバ
ッファ２がコンパレータ５に登録されたアクセス制限ア
ドレスとＣＰＵ１がアクセスしたアドレスとの比較を行
なう。コンパレータ５に設定されたアドレス（１０００
番地台）とＣＰＵ１から出力されたアドレス信号とが一
致したときは、ライトイネーブル信号からライトディス
イネーブル信号へ変換し、ライトイネーブル信号の出力
を止めるようにする。これにより、上記Ｉ／Ｏ装置４の
１０００番地へは書込みが行なわれなくなり、書換えし
たくないデータ、重要なデータを消去或いは上書きから
防御することができる。

【００２２】また、バスバッファへ２内のコンパレータ
５へのアドレス制限を行うアドレスの設定登録は、制御
装置１００の操作パネル部からの設定や、外部端末装置
（パーソナルコンピュータ：ＰＣ等）を接続しての入力
などで行えばよい。

【００２３】本実施の形態では、ライト信号９を出力す
るか否かでライトアクセスの制限を行ったが、バスバッ
ファ２が存在しないアドレス信号をＩ／Ｏポート３に出
力するようにしたり、データ信号を出力しないようにし
てライトエラーを誘発させても同様のアクセス制限を行
うことが可能である。

【００２４】また、図１は、コンパレータ５にアクセス
を許可しないアドレスを登録設定した場合についての実
施の形態を例に説明したが、アクセスを許可するアドレ
スを登録設定しても同様の効果が達成される。

【００２５】（実施の形態２）図２は本発明の第２の実
施の形態に係るＩ／Ｏ装置の制御装置の内部ブロック図
である。内部ブロックの主要構成は、Ｉ／Ｏ装置４に書
き込み命令をだすＣＰＵ１と、ＣＰＵ１からの書き込み
命令がどのアドレス（番地）に対して行われているもの
なのかを識別する複数のアドレスデコーダ１０（図中は
一つのみの記・・載）と、ＣＰＵ１からのライト信号９と
アドレスデコーダ１０からの出力とによって、ＣＰＵ１
が出力しているデータをＣＰＵ１がアクセスを希望する
Ｉ／Ｏ装置４と１対１で接続されているＩ／Ｏポート３
に出力する複数のデータゲート１２（図中は一つのみの
記載）からなり、ＣＰＵ１の書き込み命令に従い、アド
レスが異なる複数のＩ／Ｏポート３へ書き込みデータの
送出を行う。

【００２６】ＣＰＵ１とアドレスデコーダ１０は、アド
レスバス７とライト信号９が接続されており、ＣＰＵ１
とデータゲート１２は、データバス８によって接続され
ている。

【００２７】また、アドレスデコーダ１０の出力端子の
一つとＣＰＵ１のライト信号９はＯＲゲート１１に接続
され、そのＯＲゲート１１の出力はデータゲート１２の
ＣＬＯＣＫ端子１９に接続されている。

【００２８】更に、データゲート１２の出力端子は、Ｉ
／Ｏ装置との物理的インタフェースをとるＩ／Ｏポート
３に接続されている。

【００２９】実施の形態を、アドレス１０００番地台の
Ｉ／Ｏポート３にＣＰＵ１がライトアクセスする場合に
ついて具体的に説明する。

【００３０】ＣＰＵ１のアドレスバス７は、Ａ0 ，Ａ1
，・・・，Ａ14，Ａ15の１６ビット、データバス８
は、Ｄ0 ，Ｄ1 ，・・・，Ｄ7 の８ビットから構成され
るものとする。

【００３１】アドレスデコーダ１０に例えば「ＨＣ１３
８」のような集積回路（標準ロジックＩＣ）を用いた場
合、アドレス信号Ａ12とアドレスデコーダ１０の入力端
子Ａ、アドレス信号Ａ13とアドレスデコーダ１０の入力
端子Ｂ、アドレス信号Ａ14とアドレスデコーダ１０の入
力端子Ｃ、アドレス信号Ａ15とアドレスデコーダ１０の
入力端子Ｇ２Ａを接続し、アドレスデコーダ１０の入力
端子Ｇ１をＨｉレベルに固定し、アドレスデコーダ１０
の入力端子Ｇ２ＢにＣＰＵ1・のライト信号９を接続す
る。

【００３２】上記の様な接続を行うと、通常Ｈｉレベル
となっているアドレスデコーダ１０の全ての出力端子
が、ＣＰＵ１が１０００番地台をライトアクセスした場
合に、アドレスデコーダ１０の出力端子であるＹ２端子
のレベルがＬｏレベルとなり、ＣＰＵ１がライトアクセ
スしようとしているアドレスを特定できるようにしてい
る。

【００３３】ちなみに、ＣＰＵ１が２０００番地台をア
クセスすると、アドレスデコーダ１０の出力端子である
Ｙ３端子のレベルがＬｏレベルとなり、ＣＰＵ１が３０
００番地台をアクセスすると、アドレスデコーダ１０の
出力端子であるＹ４端子のレベルがＬｏレベルとなると
いった具合にＣＰＵ１がアクセスしようとするアドレス
を特定することができる。

【００３４】次にデータゲート１２の動作説明を行う。
データゲート１２には例えば「ＨＣ２７３」のような集
積回路（標準ロジックＩＣ）を用いる。ＣＰＵ１がライ
トアクセスした場合、ＣＰＵ１はライト信号９とデータ
を書き込みたい場所であるアドレス信号と、書き込みた
いデータ信号とを出力する。ＣＰＵ１からのデータバス
８のＤ0 ，Ｄ1 ，・・・，Ｄ7・のデータ信号がデータゲ
ート１２の入力端子の各々に接続されており、データゲ
ート１２のＣＬＯＣＫ端子１９に所定の信号が入力され
ると、その所定信号の立ち上がりのタイミングで、入力
端子１Ｄに入力された信号は、出力端子１Ｑへ、入力端
子２Ｄに入力された信号は、出力端子２Ｑへ、入力端子
３Ｄに入力された信号は、出力端子３Ｑへ・・・・・送
出される。

【００３５】データゲート１２のＣＬＯＣＫ端子１９に
接続される信号は、通常Ｈｉ出力レベルとなっているＯ
Ｒゲート１１の出力端子である。ＯＲゲート１１の入力
端子には先ほどのＬｏレベルでＣＰＵ１のアクセスアド
レスを特定したアドレス特定信号１６と、ＣＰＵ１のラ
イト信号９（ライト命令時Ｌｏレベル）が接続されてい
るので、ＣＰＵ１が１０００番地台をライトアクセスし
た場合にＯＲゲート１１の出力はＬｏレベルとなり、Ｃ
ＬＯＣＫ端子１９にＬｏレベルが入力される。次にライ
ト命令終了等によりライト信号９がＨｉレベルに移行す
ると、それに追従してＯＲゲート１１の出力もＨｉレベ
ルになる。

【００３６】このＯＲゲート１１の出力信号がＨｉレベ
ルに立ち上がるエッジでデータゲート１２の入力端子に
入力されたデータバス８上のデータ信号がデータゲート
１２の出力端子に伝達される。データゲート１２の出力
端子はＩ／Ｏポート３に接続されているので、ＣＰＵ１
が１０００番地台をライトアクセスした際に、Ｉ／Ｏポ
ート３を介して、アクセスを希望しているアドレスのＩ
／Ｏ装置にデータ信号を送出し、Ｉ／Ｏ装置４を制御す
る。

【００３７】例えば、Ｉ／Ｏポート３に接続されるＩ／
Ｏ装置としては、表示装置であるＬＥＤや、リレー等の
切替装置があり、ＣＰＵ１からの制御で、ＬＥＤやリレ
ーのＯＮ／ＯＦＦ制御を行う。例えば、装置主電源ライ
ンにリレーを接続しておき、電源のＯＮ／ＯＦＦ制御な
どに用いることが考えられる。

【００３８】また、データゲート１２の出力を初期状態
（出力が全てＬｏレベルとなる）に戻すためには、デー
タゲート１２のＣｌｅａｒ端子に、Ｌｏレベルの信号を
入力すればよい。

【００３９】本制御装置１００には、装置異常時に装置
全体にリセット動作を行わせるリセット信号を生成する
リセット回路３０と、片方の接点が装置ＧＮＤラインと
接続されているスイッチ１４があり、リセット回路３０
からのリセット信号と、スイッチ１４の他方の接点は、
ＡＮＤゲート１３に接続されている。ＡＮＤゲート１３
の出力端子はデータゲート１２のＣｌｅａｒ端子に接続
され、リセット回路３０からのリセット信号（リセット
時Ｌｏレベル）または、スイッチ１４をメーク状態（信
号線を強制的にＧＮＤラインに接続させ信号レベルをＬ
ｏレベルにす・・る）にした場合のいずれかの場合に、デ
ータゲート１２の出力を初期状態（出力が全てＬｏレベ
ルとなる）にすることができる。

【００４０】従って、ＣＰＵ１からの１０００番地台の
アドレスのＩ／Ｏポート３へのライトアクセスを制限す
る場合は、スイッチ１４をメーク状態に固定すること
で、データゲート１２のＣｌｅａｒ端子をＬｏレベルに
すればよい。すなわちスイッチ１４がＣＰＵ１の１００
０番地台のアクセスを制限する制限手段となっている。
このように、アドレスデコーダ１０とデータゲート１２
及びＯＲゲート１１は、上記第１の実施の形態に係るバ
スバッファ２と同様な機能を有している。

【００４１】また、ＣＰＵ１がアクセスを行うアドレス
の特定を行うアドレスデコーダ１０を複数設け、制限す
るアドレスを複数個設定できるようにし、その制限する
アドレス毎にデータゲート１２、ＯＲゲート１１、ＡＮ
Ｄゲート１３及びスイッチ１４を設ければ、複数のアク
セス制限アドレスを設定でき、個々のアドレス毎にアク
セス制限を行うことが可能となる。

【００４２】また、ＣＰＵ１からのＩ／Ｏポート３への
ライトアクセスを制限する場合の別の方法は、片方の接
点をＨｉレベルに固定されたアドレスデコーダ１０の入
力端子Ｇ１に、他方の接点を装置ＧＮＤラインとに接続
されたスイッチ１５を設け、スイッチ１５をメーク状態
にすればよい。アドレスデコーダ１０、アドレスデコー
ダ１０の出力信号が全てＨｉレベル状態となり、アドレ
ス特定信号が一切送出されず、ＣＰＵ１がＩ／Ｏポート
３へアクセスできないようにすることができる。

【００４３】（実施の形態３）図３は本発明の第３の実
施の形態に係るＩ／Ｏ装置の制御装置の内部ブロック図
である。内部ブロックの構成は、図２とほぼ同様であり
ＣＰＵ１とアドレスデコーダ１０は、アドレスバス７と
ライト信号が接続されており、ＣＰＵ１とデータゲート
１２は、データバス８によって接続されている。また、
データゲート１２の出力端子は、Ｉ／Ｏ装置４との物理
的インタフェースをとるＩ／Ｏポート３に接続されてい
る。

【００４４】また、装置異常時に装置全体にリセット動
作を行わせるリセット信号を生成するリセット回路３０
と、片方の接点が装置ＧＮＤラインと接続されているス
イッチ１４があり、リセット回路３０からのリセット信
号と、スイッチ１４の他方の接点は、ＡＮＤゲート１３
に接続されている。ＡＮＤゲート１３の出力端子はデー
タゲート１２のＣｌｅａｒ端子に接続され、リセット回
路３０からのリセット信号（リセット時Ｌｏレベル）ま
たは、スイッチ１４をメーク状態（信号線を強制的にＧ
ＮＤラインに接続させ信号レベルをＬｏレベルにする）
にした場合のいずれかの場合に、データゲート１２の出
力を初期状態（出力が全てＬｏレベルとなる）にするこ
とができる。

【００４５】実施の形態２との相違点は、実施の形態２
においてＣＰＵ１からのアクセス制限をおこなっていた
スイッチ１４、スイッチ１５のほかに、外部装置からの
指示によりアクセス制限を行う構成が追加されている。

【００４６】実施の形態２への追加構成としては、外部
端末であるパーソナルコンピュータ（以下ＰＣという）
２４を接続するＲＳ−２３２Ｃ等の物理ポート３１と、
ＰＣ２４から物理ポート３１を介して送信されるアクセ
ス制限指示（シリアル）データをパラレルデータに変換
するＳ／Ｐ変換部３２と、その変換されたアクセス制限
指示データからアクセス制限をするアドレスを確定する
第二のアドレスデコーダ３３（アドレスデコーダ１０と
同様の動作をする）と、信号レベルを反転させるインバ
ータ１７と、第二のＯＲゲート１６Ｂを追加したかたち
となっている。

【００４７】ＰＣ２４からのアクセス制限指示シリアル
データを受信したＳ／Ｐ変換部３１は、パラレルデータ
に変換後、第二のアドレスデコーダ３３に伝達する。そ
のパラレルデータを受信した第二のアドレスデコーダ３
３は、その指示データからＣＰＵ１へのアクセス制限ア
ドレスを示す信号（アドレス特定信号）を送出する出力
端子をインバータ１７の入力端子に接続し、そのインバ
ータ１７の出力端子を第二のＯＲゲート１６Ｂの一方の
入力端子に接続する。また、第二のＯＲゲート１６Ｂの
他方の入力端子には、ＣＰＵ１がアクセスした場合のア
ドレスを特定するアドレスデコーダ１０の出力端子の一
つと接続される。

【００４８】また、第二ＯＲゲート１６Ｂの出力端子
は、第一のＯＲゲート１６Ａの一方の入力端子に接続さ
れ、第一のＯＲゲート１６Ａの他方の入力端子はＣＰＵ
１のライト信号９が接続される。そして、第一のＯＲゲ
ート１６Ａの出力端子がデータゲート１２のＣＬＯＣＫ
端子に接続されている。

【００４９】実施の形態を、アドレス１０００番地台の
Ｉ／Ｏポート３にライトアクセスを行う場合について具
体的に説明する。

【００５０】通常Ｈｉレベルとなっているアドレスデコ
ーダ１０の出力端子が、ＣＰＵ１が１０００番地台をラ
イトアクセスすると、アドレスデコーダ１０の出力端子
であるＹ２端子のレベルがＬｏレベルとなる。

【００５１】また、ＰＣ２４からアクセス制限指示がな
い場合は、第二のアドレスデコーダ３３の全ての出力端
子が初期状態（Ｈｉレベル）となっており、このＨｉレ
ベルの信号をインバータ１７がＬｏレベルに変換し、第
二のＯＲゲート１６Ｂに伝達する。

【００５２】前述した通り第二のＯＲゲート１６Ｂの２
つの入力端子には、前記２つのＬｏレベルの信号が接続
されたので、第二のＯＲゲート１６Ｂの出力端子から
は、Ｌｏレベルの信号が出力され、第一のＯＲゲート１
６Ａの一方の入力端子に伝達される。第一のＯＲゲート
１６Ａの他方の入力端子には、ライト信号９が入力さ
れ、この第一のＯＲゲート１６Ａの出力信号がデータゲ
ート１２のＣＬＯＣＫ端子１９に接続されるので、この
ときのＣＬＯＣＫ端子１９の電圧レベルはＬｏレベルと
なる。

【００５３】次にライト命令終了等によりライト信号９
がＨｉレベルに移行すると、それに追従して第一のＯＲ
ゲート１６Ａの出力もＨｉレベルになる。

【００５４】この第一のＯＲゲート１６Ａの出力がＨｉ
レベルに立ち上がるエッジで、データゲート１２の入力
端子に入力されたデータバス８上のデータ信号がデータ
ゲート１２の出力端子に伝達される。データゲート１２
の出力端子はＩ／Ｏポート３に接続されているので、Ｃ
ＰＵ１が１０００番地台をライトアクセスした際に、Ｉ
／Ｏポート３を介して、アクセスを希望しているアドレ
スのＩ／Ｏ装置にデータ信号を送出し、Ｉ／Ｏ装置４を
制御する。 次にＣＰＵ１のＩ／Ｏポート３へのアクセ
スを制限する場合について説明する。

【００５５】ＣＰＵ１からのアクセスの度にデータゲー
ト１２からのデータ出力を行わせないように（アクセス
制限）するためには、データゲート１２のＣＬＯＣＫ端
子１９の信号レベルをＨｉレベル固定にすればよい。

【００５６】このため、ＰＣ２４から１０００番地台を
アクセス制限するという指示データを第二のアドレスデ
コーダ３３が受信すると、前記アドレスデコーダ１０と
同様に所定の出力端子（通常Ｈｉレベルの出力端子）の
レベルをＬｏレベルとする。

【００５７】次にこのＬｏレベルの信号（アクセス制限
信号）をインバータ１７がＨｉレベルに変換し、第二の
ＯＲゲート１６Ｂに伝達する。これにより、ＯＲゲート
１６Ｂの出力端子はＨｉレベル固定となる。これを受信
した第一のＯＲゲート１６Ａの出力はＨｉレベルとな
り、データゲート１２のＣＬＯＣＫ端子１９にＨｉレベ
ル信号が伝達される。このＣＬＯＣＫ端子１９の電圧レ
ベルがＨｉレベルに固定されることで、ＣＰＵ１のＩ／
Ｏポート３へのアクセスが不可能となる。

【００５８】ここで、制御装置１００の電源が停電等に
よりＯＦＦとなった場合でも、アクセス制限アドレス情
報を保持させておくため、第二のアドレスデコーダ３
３、Ｓ／Ｐ変換部３２とをバッテリー（ＢＡＴＴ）３４
等により電源のバックアップしておくことが望ましい。
これにより、停電復旧後であってもＩ／Ｏポート３への
アクセスが引き続き制限されるようになる。

【００５９】（実施の形態４）図４は本発明の第４の実
施の形態に係るＩ／Ｏ装置の制御装置の内部ブロック図
である。内部ブロックの構成は、図２とほぼ同様であり
ＣＰＵ１とアドレスデコーダ１０は、アドレスバス７と
ライト信号９が接続されており、ＣＰＵ１とデータゲー
ト１２は、データバス８によって接続されている。ま
た、データゲート１２の出力端子は、Ｉ／Ｏ装置との物
理的インタフェースをとるＩ／Ｏポート３に接続されて
いる。

【００６０】また、装置異常時に装置全体にリセット動
作を行わせるリセット信号を生成するリセット回路３０
と、片方の接点が装置ＧＮＤラインと接続されているス
イッチ１４があり、リセット回路３０からのリセット信
号と、スイッチ１４の他方の接点は、ＡＮＤゲート１３
に接続されている。ＡＮＤゲート１３の出力端子はデー
タゲート１２のＣｌｅａｒ端子に接続され、リセット回
路３０からのリセット信号（リセット時Ｌｏレベル）ま
たは、スイッチ１４をメーク状態（信号線を強制的にＧ
ＮＤラインに接続させ信号レベルをＬｏレベルにする）
にした場合のいずれかの場合に、データゲート１２の出
力を初期状態（出力が全てＬｏレベルとなる）にするこ
とができる。

【００６１】実施の形態２との相違点は、実施の形態２
においてＣＰＵ１からのアクセス制限をおこなっていた
スイッチ１４、スイッチ１５のほかに、アクセス制限手
段としてバウンダリスキャンコントローラ２０を備えた
点である。

【００６２】バウンダリスキャン技術については、特許
第２８２６８１２号公報、特許第３００５６２２号公
報、特許第３０４１３４０号公報、特許第３１４９３７
号公報に述べられているのでここでの詳細な説明はおこ
なわないこととする。

【００６３】バウンダリスキャンコントローラ２０は、
複数のアクセス制限用のアドレスを設定するアドレス設
定部を有するコア２１と、コア２１へのテスト信号を送
信または受信する複数のセル２２とを有し、セル２２は
信号線２３により接続されるとともに、信号線２３は外
部端子（バウンダリスキャンポート）に接続され、ＰＣ
２４を接続できるようにしている。

【００６４】ＰＣ２４からはアクセス制限用のアドレス
データがウンダリスキャンコントローラ２０に対して出
力される。アドレスデコーダ１０の出力端子Ｙ2・，Ｙ3・
・・・がバウンダリスキャンコントローラ２０のセル２
２に接続される（図４ではＹ2・がセル２２ｄ接続されて
いる）。

【００６５】また、ＣＰＵ1・からのライト信号９はアド
レスデコーダ１０の入力端子であるＧ２Ｂ端子とバウン
ダリスキャンコントローラ２０のセル２２ａに入力され
る。また、入力セル２２ａに対応する出力側のセル２２
ｈは、データゲート１２のＣＬＯＣＫ端子１９に接続さ
れている。

【００６６】実施の形態を、アドレス１０００番地台の
Ｉ／Ｏポート３にライトアクセスを行う場合について具
体的に説明する。

【００６７】ＣＰＵ１からアドレスバス７上にアドレス
情報及びデータバス８上に書き込みデータが出力され、
またライト信号９が出力される。これらの信号のうち、
アドレス情報はアドレスデコーダ１０に入力され、書き
込みデータはデータゲート１２の入力端子に入力され
る。この点までは上記図２の実施の形態における動作と
同じである。

【００６８】本実施の形態においては、ＰＣ２４からバ
ウンダリスキャンコントローラ２０に対してアクセス制
限アドレスデータが入力設定された場合であって、ＣＰ
Ｕ１が１０００番地台をライトアクセスした場合には、
アドレスデコーダ１０から１０００番地台をアクセスし
たことを特定するアドレス特定信号１６が出力され、バ
ウンダリスキャンコントローラ２０のセル２２ｄに入力
される。

【００６９】このときセル２２ａにＣＰＵ１からのライ
ト信号９が入力され、ＣＰＵ１がいずれかの番地にライ
トアクセスした状態になったと判断すると、コア２１が
ＣＰＵ１から入力されたアドレス情報とＰＣ２４から設
定されたアドレス情報の比較を行う。その判断結果に従
い、バウンダリスキャンコントローラ２０のセル２２ａ
へ入力したライト信号９をセル２２ｈから出力させる／
させないの制御を行う。

【００７０】前記判断結果において、ＣＰＵ１がアクセ
スを行おうとしているアドレス情報とＰＣ２４から設定
されたアドレス情報が一致した場合は、アクセスが制限
されているものとして、セル２２ｈからのライト信号９
の出力は行わない。これにより、ＣＰＵ１からの１００
０番地台のＩ／Ｏポートへのアクセスが制限される。

【００７１】また、前記判断結果において、ＣＰＵ１か
ら入力されたアドレス情報とＰＣ２４から設定されたア
ドレス情報が不一致の場合は、そのアクセスが制限が解
除されているものとして、セル２２ｈからライト信号９
の出力が行われ、図２と同様の動作でＩ／Ｏポート３へ
のアクセスが可能となる。

【００７２】バウンダリスキャンコントローラ２０内の
コア２１には、ＣＰＵ１がアクセスしているアドレスと
予め登録されたアクセス制限アドレスの比較判定を行う
コンパレータがあり、アクセス制限を行うか否か及び、
アクセス制限アドレスの設定登録をＰＣ２４のソフトウ
ェアでコントロールできるので、制御装置１００を管理
するユーザー側でアクセス制限を行うことができる。

【００７３】次にバウンダリスキャンコントローラ２０
を用いた別のアクセス制限方法を説明する。予め、セル
２２ｄを１０００番地台アクセス信号入力セル、セル２
２ｃを２０００番地台アクセス信号入力セル、セル２２
ｂを３０００番地台アクセス信号入力セルといった具合
に固定的にアドレスデコーダ１０の出力端子とバウンダ
リスキャンコントローラ２０の入力セルを接続させる。

【００７４】バウンダリスキャンコントローラ２０に
は、入力セルと一対一で対応する出力セルが存在する
（入力セル２２ａは出力セル２２ｈと対応、入力セル２
２ｂは出力セル２２ｇと対応・・・）。通常、入力セル
に入力されたデータは対応する出力セルからそのまま送
出される。

【００７５】この各々出力セルからの出力信号とライト
信号９とのＡＮＤ条件の信号をデータゲート１２のＣＬ
ＯＣＫ端子１９に接続させる。

【００７６】バウンダリスキャンコントローラ２０は、
ＰＣ２４からバウンダリスキャンコントローラ２０に対
して、１０００番地台のアクセス制限を行うような指示
が送られてきた場合には、１０００番地台アクセス信号
入力セル２２ｄと対応する出力セル２２ｅを自動的に閉
鎖し、セル２２ｄへ入力された信号をバウンダリスキャ
ンコントローラ２０外部に出力しないよう動作する。

【００７７】このようなときにＣＰＵ１が１０００番地
台をアクセスして、セル２２ｄにアドレスデコーダ１０
からのアドレス特定信号１６が入力されると、出力セル
２２ｅからは一切信号が送出されない。これで、ライト
信号９とアドレス特定信号１６のＡＮＤ条件がとれない
ので、ＣＬＯＣＫ端子１６への信号伝達が行えず、デー
タゲート１２への入力データはＩ／Ｏポート３へ出力さ
れることはない。すなわち１０００番地台へのアクセス
を制限した状態となる。

【００７８】図５は図４に示す制御装置１００の動作フ
ローチャートを示す。まず、ＰＣ２４からアクセス制限
を行うべきアドレスの登録をバウンダリスキャンコント
ローラ２０に対して行う（ステップＳＴ１）。次に、Ｃ
ＰＵ１からＩ／Ｏポート３へのアクセスが行われると
（ステップＳＴ２）、ＰＣ２４から設定されたアドレス
とＣＰＵ１から入力されたアドレスとを比較する（ステ
ップＳＴ３）。

【００７９】比較した結果、ＰＣ２４から設定されたア
ドレスとＣＰＵ１から入力されたアドレスが一致した場
合は、データゲート１２のＣＬＯＣＫ端子１９への信号
出力は行わない（ステップＳＴ４）。これは、Ｉ／Ｏア
クセス制限を意味する。

【００８０】次に、ＰＣ２４から設定されたアドレスと
ＣＰＵ１から入力されたアドレスとを比較した結果、Ｐ
Ｃ２４から設定されたアドレスとＣＰＵ１から入力され
たアドレスが不一致の場合は、データゲート１２のＣＬ
ＯＣＫ端子１９へ信号を送出し、通常のＩ／Ｏアクセス
を行う。（ステップＳＴ５）。

【００８１】本実施の形態においては、アドレスデコー
ダ１０やデータゲート１２を制御するＣＰＵ１とは別の
ＣＰＵ（ＰＣ２４）によりデータゲート１２をコントロ
ールしている。これは、データゲート１２の基本動作で
あるデータの入出力制御をＰＣ２４を使って行なうの
で、「現在ＣＰＵ１は使用中」といった理由で他の処理
動作と要求がぶつかって、アクセス制限処理を待たされ
るということがなくなり、ＣＰＵ１に対してＰＣ２４を
非同期で動作させることができ、同期合わせといった余
計な処理動作も不要となる。

【００８２】上記４つの実施の形態においては、ライト
アクセスの制限について記載したが、ライト信号をリー
ド信号に変えることで、Ｉ／Ｏポート３の出力するデー
タをＣＰＵ１が取り込むことが可能であり、リードアク
セス制限についても同様の構成で行うことが可能であ
る。

【００８３】

【発明の効果】以上説明したように、本発明によれば、
アクセス制限を行うアドレスをバッファやデコーダで設
定しており、ＣＰＵ１からこの設定されたアドレスを指
定してライトイネーブルが出力されたときは、バスバッ
ファ２内のコンパレータ５がアドレスの比較を行ない、
一致したなら上記ライトイネーブル信号をライトディス
イネーブル信号に切り替えるようした。このため、Ｉ／
Ｏ装置４の所定の番地に書換えしたくないデータ、重要
なデータが格納されているような場合、ＣＰＵ１からの
書込み命令を制限することができる。具体的にはコンピ
ュータウィルス等により制御装置１００がハッキングさ
れた場合においても、ハッキングされたＣＰＵ１からの
Ｉ／Ｏポート３へのアクセスが不可能になるため、Ｉ／
Ｏ制御により不正なＰＯＷＯＦＦや、ハードディスク装
置内のメモリの書き換え等が防がれ、ウィルスによる被
害を最小にとどめることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るＩ／Ｏ装置の
制御装置の内部ブロック図

【図２】本発明の第２の実施の形態に係るＩ／Ｏ装置の
制御装置の内部ブロック図

【図３】本発明の第３の実施の形態に係るＩ／Ｏ装置の
制御装置の内部ブロック図

【図４】本発明の第４の実施の形態に係るＩ／Ｏ装置の
制御装置の内部ブロック図

【図５】第４の実施の形態において実行されるアドレス
の設定とそれにともなうＩ／Ｏ装置の動作許可、不許可
の処理動作を説明するフローチャート

【符号の説明】

１・・・・・・ ＣＰＵ ２・・・・・・ バスバッファ ３・・・・・・ Ｉ／Ｏポート ４・・・・・・ Ｉ／Ｏ装置 ５・・・・・・ コンパレータ ６・・・・・・ 信号変換部 ７・・・・・・ アドレスバス ８・・・・・・ データバス ９・・・・・・ ライト信号 １０・・・・・ アドレスデコーダ １１・・・・・ ＯＲゲート １２・・・・・ データゲート １３・・・・・ ＡＮＤゲート １４・・・・・ スイッチ ２０・・・・・ バウンダリスキャンコントローラ ２１・・・・・ コア ２２・・・・・ セル ２４・・・・・ 端末装置（パーソナルコンピュータ：
ＰＣ）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 名古屋 貢 東京都中央区新川２丁目22番２号 デュア キシズ株式会社内 (72)発明者 後閑 紳一 福島県郡山市字船場向94番地 株式会社日 立テレコムテクノロジー内 (72)発明者 岩本 博志 福島県郡山市字船場向94番地 株式会社日 立テレコムテクノロジー内 (72)発明者 片桐 和宣 福島県郡山市字船場向94番地 株式会社日 立テレコムテクノロジー内 (72)発明者 今北 基夫 東京都千代田区大手町２丁目２番１号 極 東貿易株式会社内 (72)発明者 野村 義隆 東京都千代田区大手町２丁目２番１号 極 東貿易株式会社内 Ｆターム(参考） 5B014 EB05 HB13 5B017 AA01 BA01 CA07 CA16 5B065 BA01 CC01 CC03 CC08 PA02 PA12

Claims (4)

【特許請求の範囲】
1. 【請求項１】 Ｉ／Ｏ装置を接続し、Ｉ／Ｏ装置とのイ
   ンタフェースを取る物理ポートと、前記Ｉ／Ｏ装置に対
   してデータの読み出し及び書き込み処理を行う主制御部
   と、前記主制御部と前記Ｉ／Ｏ装置との間に接続され、
   前記主制御部が前記Ｉ／Ｏ装置にアクセスする場合、前
   記主制御部からのアドレス信号、データ信号及びコント
   ロール信号を終端し、前記Ｉ／Ｏ装置への信号を制御す
   る信号制御部とを有し、前記信号制御部は、前記主制御
   部からのアクセスを制限するアドレスを登録するアドレ
   ス登録部と、前記アドレス登録部に登録されたアドレス
   に対して主制御部からアクセスがあった場合に、これを
   制限するアクセス制限部とを備えたことを特徴とするＩ
   ／Ｏ装置の制御装置。
2. 【請求項２】 前記アドレス登録部にアクセス制限用の
   アドレスの登録があり、前記主制御部が前記Ｉ／Ｏ装置
   にアクセスした場合に、前記アクセス制限部は、前記主
   制御部が前記Ｉ／Ｏ装置に対するアクセスしたアドレス
   と、前記アドレス登録部に登録されたアドレスとを比較
   するアドレス比較部と、前記アドレス比較部が比較した
   結果、前記主制御部がアクセスしたアドレスと前記登録
   部に登録されたアドレスとが一致した場合に、前記主制
   御装置から受信した前記コントロール信号、前記アドレ
   ス信号又は、前記データ信号の何れかを前記Ｉ／Ｏ装置
   に対して出力させないように動作する信号出力制御部と
   を備えたことを特徴とする請求項１記載のＩ／Ｏ装置の
   制御装置。
3. 【請求項３】 制御装置と制御装置に接続されたＩ／Ｏ
   装置とからなるＩ／Ｏ制御システムであって、前記制御
   装置は、前記Ｉ／Ｏ装置に対してデータの読み出し及び
   書き込み処理を行う主制御部と、前記主制御部と前記Ｉ
   ／Ｏ装置との間に接続され、前記主制御部が前記Ｉ／Ｏ
   装置にアクセスする場合、前記主制御部からのアドレス
   信号、データ信号及びコントロール信号を終端し、前記
   Ｉ／Ｏ装置への信号を制御する信号制御部とを有し、前
   記信号制御部は、前記主制御部からのアクセスを制限す
   るアドレスを登録するアドレス登録部と、前記アドレス
   登録部に登録されたアドレスに対して主制御部からアク
   セスがあった場合に、これを制限するアクセス制限部と
   を備えたことを特徴とするＩ／Ｏ制御システム。
4. 【請求項４】 前記アドレス登録部にアクセス制限用の
   アドレスの登録があり、前記主制御部が前記Ｉ／Ｏ装置
   にアクセスした場合に、前記アクセス制限部は、前記主
   制御部が前記Ｉ／Ｏ装置に対するアクセスしたアドレス
   と、前記アドレス登録部に登録されたアドレスとを比較
   するアドレス比較部と、前記アドレス比較部が比較した
   結果、前記主制御部がアクセスしたアドレスと前記登録
   部に登録されたアドレスとが一致した場合に、前記主制
   御装置から受信した前記コントロール信号、前記アドレ
   ス信号又は、前記データ信号の何れかを前記Ｉ／Ｏ装置
   に対して出力させないように動作する信号出力制御部と
   を備えたことを特徴とする請求項３記載のＩ／Ｏ制御シ
   ステム。