JP2002536718A - アドレスリマッピング保証装置および方法 - Google Patents
アドレスリマッピング保証装置および方法Info
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- JP2002536718A JP2002536718A JP2000596462A JP2000596462A JP2002536718A JP 2002536718 A JP2002536718 A JP 2002536718A JP 2000596462 A JP2000596462 A JP 2000596462A JP 2000596462 A JP2000596462 A JP 2000596462A JP 2002536718 A JP2002536718 A JP 2002536718A
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- G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
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Abstract
(57)【要約】
アドレスデコーダは、複数のアドレスデコーダモジュールを備えている。それぞれのアドレスデコーダモジュールは、複数のデバイスのそれぞれのための選択ラインを有している。複数のＸＯＲ結合回路のそれぞれが、複数のデバイスのうちの単一のデバイスのための全ての選択ラインについて、論理的機能としての排他的論理和演算を行なう。アドレスデコーダの中の状態制御は、１回につき１つのアドレスデコーダを活性化させている。
Description
【０００１】
この発明はコンピューティングシステムの保証を含み、特にアドレスリマッピ
ングの保証に関する。
ングの保証に関する。
【０００２】
アドレスデコーダは、しばしばコンピューティングシステム内のメモリのマッ
ピングのために実用されている。例えば、アドバンストマイクロコントローラバ
ス構造（ＡＭＢＡ―Advanced Microsontroller Bus Architecture―）を用いる
システムにおいては、アドレスデコーダが、マスターバスにより供給されるアド
レスを集中的に復号すると共に適切なスレーブバスを選択する主要な機能を有し
ている。ＡＭＢＡおよびＡＭＢＡシステムバス（ＡＳＢ―ＡＭＢＡ System Bus
―）に関するより詳細な情報としては、ＷＷＷ．ＡＲＭ．ｃｏｍ．によりアドバ
ンスト・リスク・マシーン社（Advanced Risk Machines, Ltd.,）のウェブサイ
トを参照して欲しい。
ピングのために実用されている。例えば、アドバンストマイクロコントローラバ
ス構造（ＡＭＢＡ―Advanced Microsontroller Bus Architecture―）を用いる
システムにおいては、アドレスデコーダが、マスターバスにより供給されるアド
レスを集中的に復号すると共に適切なスレーブバスを選択する主要な機能を有し
ている。ＡＭＢＡおよびＡＭＢＡシステムバス（ＡＳＢ―ＡＭＢＡ System Bus
―）に関するより詳細な情報としては、ＷＷＷ．ＡＲＭ．ｃｏｍ．によりアドバ
ンスト・リスク・マシーン社（Advanced Risk Machines, Ltd.,）のウェブサイ
トを参照して欲しい。
【０００３】 集積化回路（ＩＣ―integrated circuits―）は、窃盗や悪用からの保護を目
的として保証的な特性をしばしば含んでいるが、アドレスデコーダの内部に保証
機能を組み込むことは実際には行なわれていなかった。
的として保証的な特性をしばしば含んでいるが、アドレスデコーダの内部に保証
機能を組み込むことは実際には行なわれていなかった。
【０００４】
本発明の好適な実施形態に従えばアドレスデコーダは複数のアドレスデコーダ
モジュールを含んでいる。各々のアドレスデコーダモジュールは、複数のデバイ
スのそれぞれのための選択ラインを有している。複数のＸＯＲ結合回路のそれぞ
れは、複数のデバイスにおける単一のデバイスのために全ての選択ラインから排
他的論理和（ＸＯＲ）の論理演算を行なう。アドレスデコーダ内でのステート制
御回路は、１回に１つのアドレスデコーダモジュールを活性化させる。
モジュールを含んでいる。各々のアドレスデコーダモジュールは、複数のデバイ
スのそれぞれのための選択ラインを有している。複数のＸＯＲ結合回路のそれぞ
れは、複数のデバイスにおける単一のデバイスのために全ての選択ラインから排
他的論理和（ＸＯＲ）の論理演算を行なう。アドレスデコーダ内でのステート制
御回路は、１回に１つのアドレスデコーダモジュールを活性化させる。
【０００５】 好適な実施形態において、それぞれのアドレスデコーダモジュールは、ＡＭＢ
Ａシステムバス（ＡＳＢ）のアドレスバス部分に接続されている。例えば、アド
レスデコーダがＡＭＢＡシステムバス（ＡＳＢ）のために動作しているときには
それぞれのアドレスデコーダモジュールは標準的なＡＳＢアドレスデコーダとし
て動作可能である。
Ａシステムバス（ＡＳＢ）のアドレスバス部分に接続されている。例えば、アド
レスデコーダがＡＭＢＡシステムバス（ＡＳＢ）のために動作しているときには
それぞれのアドレスデコーダモジュールは標準的なＡＳＢアドレスデコーダとし
て動作可能である。
【０００６】 好適な実施形態において、ステート制御回路は、活性化されていない全てのア
ドレスデコーダモジュールのリセット信号を出力する。あるデバイスにアクセス
するために要求されるアクセスレベルおよびあるデバイスにアクセスするために
用いられる基本アドレスは、アドレスデコーダが活性化されていることに追従し
て変化することができる。例えば、あるプロセッサ用の異なるブートアドレスは
ソフトウェアが最初にフラッシュメモリからブート（位置０）され得た後、ラン
ダムアクセスメモリ（ＲＡＭ――Randam Access Memory）がブートアドレス（位
置０）を使用して実行されるようにそのＲＡＭにコピーするようアクセスされ得
るものである。
ドレスデコーダモジュールのリセット信号を出力する。あるデバイスにアクセス
するために要求されるアクセスレベルおよびあるデバイスにアクセスするために
用いられる基本アドレスは、アドレスデコーダが活性化されていることに追従し
て変化することができる。例えば、あるプロセッサ用の異なるブートアドレスは
ソフトウェアが最初にフラッシュメモリからブート（位置０）され得た後、ラン
ダムアクセスメモリ（ＲＡＭ――Randam Access Memory）がブートアドレス（位
置０）を使用して実行されるようにそのＲＡＭにコピーするようアクセスされ得
るものである。
【０００７】 本発明は、アドレスデコーダ内にさらに保証機能を追加することを許容する。
多数のアドレスデコーダモジュールの使用は、本発明が考慮する範囲外のことで
はあるが、保証アドレスデコーダを形成するために標準的なブロックの再利用を
許容する。このように、安全性の増大に加えて、本発明はアドレスデコーダが状
態の変化を考慮する必要がある場合のより簡易化された設計を許容する。
多数のアドレスデコーダモジュールの使用は、本発明が考慮する範囲外のことで
はあるが、保証アドレスデコーダを形成するために標準的なブロックの再利用を
許容する。このように、安全性の増大に加えて、本発明はアドレスデコーダが状
態の変化を考慮する必要がある場合のより簡易化された設計を許容する。
【０００８】 ［発明の詳細な説明］ 図１は、簡略化されたブロック図であり、デバイス１１，デバイス１２，デバ
イス１３により表示される複数のデバイスの１つを選択するために、バス３０に
関するアドレスをデコードするために用いられるモジュラーアドレスデコーダ１
０を示している。
イス１３により表示される複数のデバイスの１つを選択するために、バス３０に
関するアドレスをデコードするために用いられるモジュラーアドレスデコーダ１
０を示している。
【０００９】 デバイス１１が選択されるべきことをバス３０に関するアドレスが示している
とき、アドレスデコーダ１０は、デバイス選択ライン３７に関する信号を出力す
るであろう。デバイス１２が選択されるべきことをバス３０に関するアドレスが
示しているとき、アドレスデコーダ１０はデバイス選択ライン３８に関する信号
を出力するであろう。デバイス１３が選択されるべきことをバス３０に関するア
ドレスが示しているとき、アドレスデコーダ１０はデバイス選択ライン３９に関
する信号を出力するであろう。
とき、アドレスデコーダ１０は、デバイス選択ライン３７に関する信号を出力す
るであろう。デバイス１２が選択されるべきことをバス３０に関するアドレスが
示しているとき、アドレスデコーダ１０はデバイス選択ライン３８に関する信号
を出力するであろう。デバイス１３が選択されるべきことをバス３０に関するア
ドレスが示しているとき、アドレスデコーダ１０はデバイス選択ライン３９に関
する信号を出力するであろう。
【００１０】 バス３０は、例えば、アドバンストマイクロコントローラバス構造（ＡＭＢＡ
―Advanced Microsontroller Bus Architecture―）にしたがって動作している
。
―Advanced Microsontroller Bus Architecture―）にしたがって動作している
。
【００１１】 図２は、アドレスデコーダ１０のブロック構成図である。アドレスデコーダ１
０は複数のアドレスデコーダモジュールを含んでいる。このアドレスデコーダモ
ジュールは、アドレスデコーダモジュール２１，アドレスデコーダモジュール２
２およびアドレスデコーダモジュール２３により示されている。３つのアドレス
デコーダモジュールが一例として示されているが、この発明にとって、少なくと
も２つのアドレスデコーダモジュールが設けられていることが唯一求められるこ
とである。２つより大きな数であれば受け入れることができる。
０は複数のアドレスデコーダモジュールを含んでいる。このアドレスデコーダモ
ジュールは、アドレスデコーダモジュール２１，アドレスデコーダモジュール２
２およびアドレスデコーダモジュール２３により示されている。３つのアドレス
デコーダモジュールが一例として示されているが、この発明にとって、少なくと
も２つのアドレスデコーダモジュールが設けられていることが唯一求められるこ
とである。２つより大きな数であれば受け入れることができる。
【００１２】 それぞれのアドレスデコーダは、それぞれのデバイスのための独特のデバイス
選択ラインを有している。例えば、アドレスデコーダモジュール２１は、第１の
デバイス用のデバイス選択ライン４１、第２のデバイス用のデバイス選択ライン
４４および第３のデバイス用のデバイス選択ライン４７を有している。アドレス
デコーダモジュール２２は、第１のデバイス用のデバイス選択ライン４２、第２
のデバイス用のデバイス選択ライン４５および第３のデバイス用のデバイス選択
ライン４８を有している。アドレスデコーダモジュール２３は、第１のデバイス
用のデバイス選択ライン４３、第２のデバイス用のデバイス選択ライン４６およ
び第３のデバイス用のデバイス選択ライン４９を有している。
選択ラインを有している。例えば、アドレスデコーダモジュール２１は、第１の
デバイス用のデバイス選択ライン４１、第２のデバイス用のデバイス選択ライン
４４および第３のデバイス用のデバイス選択ライン４７を有している。アドレス
デコーダモジュール２２は、第１のデバイス用のデバイス選択ライン４２、第２
のデバイス用のデバイス選択ライン４５および第３のデバイス用のデバイス選択
ライン４８を有している。アドレスデコーダモジュール２３は、第１のデバイス
用のデバイス選択ライン４３、第２のデバイス用のデバイス選択ライン４６およ
び第３のデバイス用のデバイス選択ライン４９を有している。
【００１３】 ステート制御ブロック２０は、複数のアドレスデコーダモジュールの中から１
回につきただ１つを選択するように用いられている。ステート制御ブロック２０
は選択されなかったアドレスデコーダモジュールのリセット信号を出力するであ
ろう。
回につきただ１つを選択するように用いられている。ステート制御ブロック２０
は選択されなかったアドレスデコーダモジュールのリセット信号を出力するであ
ろう。
【００１４】 例えば、アドレスデコーダモジュール２１が選択されなかったときには、ステ
ート制御ブロック２０はアドレスデコーダモジュール２１へのリセット信号を出
力するためのリセットライン３１を用いるであろう。アドレスデコーダモジュー
ル２２が選択されなかったときには、ステート制御ブロック２０はアドレスデコ
ーダモジュール２２へのリセット信号を出力するためのリセットライン３２を用
いるであろう。アドレスデコーダモジュール２３が選択されなかったときには、
ステート制御ブロック２０はアドレスデコーダモジュール２３へのリセット信号
を出力するためのリセットライン３３を用いるであろう。
ート制御ブロック２０はアドレスデコーダモジュール２１へのリセット信号を出
力するためのリセットライン３１を用いるであろう。アドレスデコーダモジュー
ル２２が選択されなかったときには、ステート制御ブロック２０はアドレスデコ
ーダモジュール２２へのリセット信号を出力するためのリセットライン３２を用
いるであろう。アドレスデコーダモジュール２３が選択されなかったときには、
ステート制御ブロック２０はアドレスデコーダモジュール２３へのリセット信号
を出力するためのリセットライン３３を用いるであろう。
【００１５】 論理的ＸＯＲ回路２４は、デバイス選択ライン３７に向けられるべき第１のデ
バイスのための選択活性化信号を選択するために用いられている。ＸＯＲ回路２
４は、第１のデバイス用の選択活性化信号がデバイス選択ライン３７に向けられ
る前に、デバイス選択ライン４１，４２および４３のうちの１つで、かつ、ただ
１つのデバイス選択ラインがアサート（選択）されるように保証する。デバイス
選択ライン４１，４２および４３の中から１以上のデバイス選択ラインが同時に
アサート（選択）されたならば、このことは、１以上のアドレスデコーダモジュ
ールが同時に活性化されたことを示しており、それゆえに、ＸＯＲ回路２４は選
択ライン３７を選択することはなくなるであろうし、その結果としてバスエラー
が起こる。
バイスのための選択活性化信号を選択するために用いられている。ＸＯＲ回路２
４は、第１のデバイス用の選択活性化信号がデバイス選択ライン３７に向けられ
る前に、デバイス選択ライン４１，４２および４３のうちの１つで、かつ、ただ
１つのデバイス選択ラインがアサート（選択）されるように保証する。デバイス
選択ライン４１，４２および４３の中から１以上のデバイス選択ラインが同時に
アサート（選択）されたならば、このことは、１以上のアドレスデコーダモジュ
ールが同時に活性化されたことを示しており、それゆえに、ＸＯＲ回路２４は選
択ライン３７を選択することはなくなるであろうし、その結果としてバスエラー
が起こる。
【００１６】 論理的なＸＯＲ回路２５は、デバイス選択ライン３８に向けられるべき第１の
デバイスのための選択活性化信号を選択するために用いられている。ＸＯＲ回路
２５は、第１のデバイス用の選択活性化信号がデバイス選択ライン３８に向けら
れる前に、デバイス選択ライン４４，４５および４６のうちの１つで、かつ、た
だ１つのデバイス選択ラインがアサート（選択）されるように保証する。デバイ
ス選択ライン４４，４５および４６の中から１以上のデバイス選択ラインが同時
にアサート（選択）されたならば、このことは、１以上のアドレスデコーダモジ
ュールが同時に活性化されたことを示しており、それゆえに、ＸＯＲ回路２５は
選択ライン３８を選択することはなくなるであろうし、その結果としてバスエラ
ーが起こる。
デバイスのための選択活性化信号を選択するために用いられている。ＸＯＲ回路
２５は、第１のデバイス用の選択活性化信号がデバイス選択ライン３８に向けら
れる前に、デバイス選択ライン４４，４５および４６のうちの１つで、かつ、た
だ１つのデバイス選択ラインがアサート（選択）されるように保証する。デバイ
ス選択ライン４４，４５および４６の中から１以上のデバイス選択ラインが同時
にアサート（選択）されたならば、このことは、１以上のアドレスデコーダモジ
ュールが同時に活性化されたことを示しており、それゆえに、ＸＯＲ回路２５は
選択ライン３８を選択することはなくなるであろうし、その結果としてバスエラ
ーが起こる。
【００１７】 論理的なＸＯＲ回路２６は、デバイス選択ライン３９に向けられるべき第１の
デバイスのための選択活性化信号を選択するために用いられている。ＸＯＲ回路
２６は、第１のデバイス用の選択活性化信号がデバイス選択ライン３７に向けら
れる前に、デバイス選択ライン４７，４８および４９のうちの１つで、かつ、た
だ１つのデバイス選択ラインがアサート（選択）されるように保証する。デバイ
ス選択ライン４７，４８および４９の中から１以上のデバイス選択ラインが同時
にアサート（選択）されたならば、このことは、１以上のアドレスデコーダモジ
ュールが同時に活性化されたことを示しており、それゆえに、ＸＯＲ回路２６は
選択ライン３９を選択することはなくなるであろうし、その結果としてバスエラ
ーが起こる。
デバイスのための選択活性化信号を選択するために用いられている。ＸＯＲ回路
２６は、第１のデバイス用の選択活性化信号がデバイス選択ライン３７に向けら
れる前に、デバイス選択ライン４７，４８および４９のうちの１つで、かつ、た
だ１つのデバイス選択ラインがアサート（選択）されるように保証する。デバイ
ス選択ライン４７，４８および４９の中から１以上のデバイス選択ラインが同時
にアサート（選択）されたならば、このことは、１以上のアドレスデコーダモジ
ュールが同時に活性化されたことを示しており、それゆえに、ＸＯＲ回路２６は
選択ライン３９を選択することはなくなるであろうし、その結果としてバスエラ
ーが起こる。
【００１８】 アドレスデコーダモジュールは、それぞれのデバイス毎に独特のパーミッショ
ン（許可）と基本アドレスとをそれぞれ有することが可能である。ステート制御
ブロック２０は、例えばレジスタ内の値を監視することによって、またはプロセ
ッサ内の状態変化を検出することによって、状態の変化を検出する。例えば、状
態変化は、正常な状態から安全な状態へとなり得るし、または正常な状態からテ
スト状態へとなり得る。
ン（許可）と基本アドレスとをそれぞれ有することが可能である。ステート制御
ブロック２０は、例えばレジスタ内の値を監視することによって、またはプロセ
ッサ内の状態変化を検出することによって、状態の変化を検出する。例えば、状
態変化は、正常な状態から安全な状態へとなり得るし、または正常な状態からテ
スト状態へとなり得る。
【００１９】 多数のアドレスデコーダモジュールの使用は、安全なアドレスデコーダを形成
するために標準的なブロックの再利用を許容する。このことは、安全性を増大さ
せ、アドレスデコーダが状態の変化を考慮する必要性があるときに、構成の簡略
化を図ることができる。
するために標準的なブロックの再利用を許容する。このことは、安全性を増大さ
せ、アドレスデコーダが状態の変化を考慮する必要性があるときに、構成の簡略
化を図ることができる。
【００２０】 図３は、アドレスデコーダモジュール５０のための簡略化された入力／出力（
Ｉ／Ｏ）を示しており、このアドレスデコーダモジュール５０は図２に示された
アドレスデコーダモジュールを代表するものである。アドレスデコーダモジュー
ル５０がＡＭＢＡシステムバス（ＡＳＢ）に伴って機能することが示されている
。アドレスデコーダモジュール５０は、２つ以上のＡＳＢスレーブ周辺機器のた
めにデコードする集中化されたアドレスを供給する。アドレスデコーダモジュー
ル５０は、デフォルト転送応答を供給し、高速および低速の２つの動作のために
構成され得るものである。アドレスデコーダモジュール５０は、また、保護ユニ
ットとしても提供されるように構成され得る。このことは、アドレス領域を読み
出し／書き込み、読み出し専用、または書き込み専用とすることにより完成させ
られるし、アドレス領域をスーパーバイザモードのみによってアクセスされ得る
ものとして完成させられるし、アドレス領域をオプコード（opcode）専用または
データ専用とすべきものとして完成させられるし、正しくない配列のメモリアク
セスを報告することによって完成させられるし、バイト、ハーフワードおよびワ
ードによりアクセスさせることによって完成させられるし、さらに、定義されな
いメモリ領域に対するアクセスを報告することによっても完成させられるもので
ある。
Ｉ／Ｏ）を示しており、このアドレスデコーダモジュール５０は図２に示された
アドレスデコーダモジュールを代表するものである。アドレスデコーダモジュー
ル５０がＡＭＢＡシステムバス（ＡＳＢ）に伴って機能することが示されている
。アドレスデコーダモジュール５０は、２つ以上のＡＳＢスレーブ周辺機器のた
めにデコードする集中化されたアドレスを供給する。アドレスデコーダモジュー
ル５０は、デフォルト転送応答を供給し、高速および低速の２つの動作のために
構成され得るものである。アドレスデコーダモジュール５０は、また、保護ユニ
ットとしても提供されるように構成され得る。このことは、アドレス領域を読み
出し／書き込み、読み出し専用、または書き込み専用とすることにより完成させ
られるし、アドレス領域をスーパーバイザモードのみによってアクセスされ得る
ものとして完成させられるし、アドレス領域をオプコード（opcode）専用または
データ専用とすべきものとして完成させられるし、正しくない配列のメモリアク
セスを報告することによって完成させられるし、バイト、ハーフワードおよびワ
ードによりアクセスさせることによって完成させられるし、さらに、定義されな
いメモリ領域に対するアクセスを報告することによっても完成させられるもので
ある。
【００２１】 スキャンテストモード（Scan Test Mode）入力ピン５１は、ハイ状態に選択さ
れたときに、アドレスデコーダモジュール５０をテスト状態へと移行させる。こ
のテスト状態では、アドレスデコーダモジュール５０の転送応答の３状態は無効
となり、スレーブ選択（dsel） 出力ピン６４が、常に１つしかもただ１つのス
レーブを選択するであろう。また、テスト状態のときには、アドレスデコーダモ
ジュール５０内のデコーダ有効（DecEnable）ラッチが、常に見えない状態とな
り、内部のテスト点が有効となる。
れたときに、アドレスデコーダモジュール５０をテスト状態へと移行させる。こ
のテスト状態では、アドレスデコーダモジュール５０の転送応答の３状態は無効
となり、スレーブ選択（dsel） 出力ピン６４が、常に１つしかもただ１つのス
レーブを選択するであろう。また、テスト状態のときには、アドレスデコーダモ
ジュール５０内のデコーダ有効（DecEnable）ラッチが、常に見えない状態とな
り、内部のテスト点が有効となる。
【００２２】 ２ビット転送タイプ（btran［１：０］）入力バスピン５２は、次のバス処理
要求の転送タイプを表示するような入力を受信する。３つのタイプのバス処理要
求は、アドレス専用（ＡＴＲＡＮ，ｂｔｒａｎ＝００）、シーケンシャル（ＳＴ
ＲＡＮ，ｂｔｒａｎ＝１１）、およびノン・シーケンシャル（ＮＴＲＡＮ，ｂｔ
ｒａｎ＝１０）である。
要求の転送タイプを表示するような入力を受信する。３つのタイプのバス処理要
求は、アドレス専用（ＡＴＲＡＮ，ｂｔｒａｎ＝００）、シーケンシャル（ＳＴ
ＲＡＮ，ｂｔｒａｎ＝１１）、およびノン・シーケンシャル（ＮＴＲＡＮ，ｂｔ
ｒａｎ＝１０）である。
【００２３】 ３２ビットアドレス（ｂａ［３１：０］）入力バスピン５３は、ＡＭＢＡシス
テムバスアドレスを受信する。
テムバスアドレスを受信する。
【００２４】 転送方向（ｂｗｒｉｔｅ）入力ピン５４は、転送方向の表示を受け入れる。転
送方向（ｂｗｒｉｔｅ）がローのとき、このことは読み出しサイクルであること
を示している。転送方向（ｂｗｒｉｔｅ）がハイの時には書き込みサイクルであ
ることを示している。
送方向（ｂｗｒｉｔｅ）がローのとき、このことは読み出しサイクルであること
を示している。転送方向（ｂｗｒｉｔｅ）がハイの時には書き込みサイクルであ
ることを示している。
【００２５】 ２ビット転送サイズ（ｂｓｉｚｅ［１：０］）入力バスピン５５は、転送され
るべきデータワードのサイズを示している。この３つの可能なサイズは、３２ビ
ット（ｂｓｉｚｅ＝００）、１６ビット（ｂｓｉｚｅ＝０１）および８ビット（
ｂｓｉｚｅ＝１０）である。
るべきデータワードのサイズを示している。この３つの可能なサイズは、３２ビ
ット（ｂｓｉｚｅ＝００）、１６ビット（ｂｓｉｚｅ＝０１）および８ビット（
ｂｓｉｚｅ＝１０）である。
【００２６】 ２ビット保護制御（ｂｐｒｏｔ［１：０］）入力バスピン５６は、基本転送保
護を実行するための転送タイプに関する情報を提供する。情報は、このデータが
オプコードであるかデータであるかを含むと共に、アクセスモードがユーザであ
るか監視側であるかを含むものである。
護を実行するための転送タイプに関する情報を提供する。情報は、このデータが
オプコードであるかデータであるかを含むと共に、アクセスモードがユーザであ
るか監視側であるかを含むものである。
【００２７】 バスクロック（ｂｃｌｋ）入力ピン５７は、システムバスクロックを受信して
いる。
いる。
【００２８】 ノットバスクロック（ｎｃｌｋ）入力ピン５８反転されたシステムバスクロッ
クを受信している。
クを受信している。
【００２９】 リセット（ｂｎｒｅｓ）入力ピン５９は、ローのときに、アドレスデコーダモ
ジュール５０の両方をリセットするリセット信号を受信している。
ジュール５０の両方をリセットするリセット信号を受信している。
【００３０】 待機応答（ｂｎｒｅｓ）双方向ピン６０は、ハイのときに、少なくとも１つの
追加サイクルがバスの処理要求を完了するために必要とされていることを表示す
ると共に、ローのときに処理要求が最新（現在）サイクルで完了すべきであるこ
とを表示する信号を搬送する。
追加サイクルがバスの処理要求を完了するために必要とされていることを表示す
ると共に、ローのときに処理要求が最新（現在）サイクルで完了すべきであるこ
とを表示する信号を搬送する。
【００３１】 エラー応答（ｂｅｒｒｏｒ）双方向ピン６１は、ハイのときに、転送エラーが
発生したことを表示するとともに、ローのときに転送が正しく続けられているこ
とを表示する信号を搬送する。エラー応答（ｂｅｒｒｏｒ）双方向ピン６１は、
また、バスの取り消しを表示するために、最終応答（ｂｌａｓｔ）双方向ピン６
２と共に用いられている。
発生したことを表示するとともに、ローのときに転送が正しく続けられているこ
とを表示する信号を搬送する。エラー応答（ｂｅｒｒｏｒ）双方向ピン６１は、
また、バスの取り消しを表示するために、最終応答（ｂｌａｓｔ）双方向ピン６
２と共に用いられている。
【００３２】 最終応答（ｂｌａｓｔ）双方向ピン６２は、ハイのときに、アドレス復号化の
ために他のサイクルが必要とされていることを表示すると共に、ローのときにバ
ーストシーケンス続けられるであろうことを表示する信号を搬送する。最終応答
（ｂｌａｓｔ）双方向ピン６２は、また、バスの取り消しを表示するために、エ
ラー応答（ｂｅｒｒｏｒ）双方向ピン６１と共に用いられている。
ために他のサイクルが必要とされていることを表示すると共に、ローのときにバ
ーストシーケンス続けられるであろうことを表示する信号を搬送する。最終応答
（ｂｌａｓｔ）双方向ピン６２は、また、バスの取り消しを表示するために、エ
ラー応答（ｂｅｒｒｏｒ）双方向ピン６１と共に用いられている。
【００３３】 スレーブ選択（ｄｓｅｌ［ｙ：０］）出力バスピン６４は、それぞれのスレー
ブデバイスのための有効性を構成するバスのための信号を生成する。丁度１つ、
または１つもないスレーブが所与の回数で選択されている。スレーブ選択（ｄｓ
ｅｌ［ｙ：０］）出力バスピン６４の単一のピン（ｄｓｅｌ［ｘ］）がハイのと
きは、スレーブｘが選択されたことを示している。スレーブ選択（ｄｓｅｌ［ｙ
：０］）出力バスピン６４の単一のピン（ｄｓｅｌ［ｘ］）がローのときは、ス
レーブｘが選択されなかったことを示している。
ブデバイスのための有効性を構成するバスのための信号を生成する。丁度１つ、
または１つもないスレーブが所与の回数で選択されている。スレーブ選択（ｄｓ
ｅｌ［ｙ：０］）出力バスピン６４の単一のピン（ｄｓｅｌ［ｘ］）がハイのと
きは、スレーブｘが選択されたことを示している。スレーブ選択（ｄｓｅｌ［ｙ
：０］）出力バスピン６４の単一のピン（ｄｓｅｌ［ｘ］）がローのときは、ス
レーブｘが選択されなかったことを示している。
【００３４】 図４は、アドレスデコーダモジュール５０を簡略化したブロック図である。ア
ドレス領域７２，メモリ転送応答ブロック７５，トランシーバ７１，１組の論理
的アンドゲート７８および制御ブロック７６が、アドレスデコーダモジュール５
０のためのアドレス復号化機能を提供している。このアドレス復号化機能は、ア
ドレスを確実に復号化すると共に、適切なスレーブデバイスを選択している。
ドレス領域７２，メモリ転送応答ブロック７５，トランシーバ７１，１組の論理
的アンドゲート７８および制御ブロック７６が、アドレスデコーダモジュール５
０のためのアドレス復号化機能を提供している。このアドレス復号化機能は、ア
ドレスを確実に復号化すると共に、適切なスレーブデバイスを選択している。
【００３５】 もしもアドレスレンジが単一のアドレスまたは２ｎのサイズであり、多数の２ ｎ でスタートするものであれば、このアドレスのデコードは、上位ビットタグ比
較により単純に構成されている。もしもアドレス範囲が２の累乗でないならば、
同一の上位ビットはタグ比較されない。非調和の低位ビットは、０からスタート
されて、０ｘＦＦＦＦＦＦＦＦで終わるアドレス範囲を除いて、２つの比較器を
用いて、その後比較される。零から始まる比較されない領域のために、０からＡ
のレンジが、丁度ａ≦Ａにより決定される。同様に、Ａから０ｘＦＦＦＦＦＦＦ
Ｆの範囲は、丁度ａ≧Ａにより決定される。
較により単純に構成されている。もしもアドレス範囲が２の累乗でないならば、
同一の上位ビットはタグ比較されない。非調和の低位ビットは、０からスタート
されて、０ｘＦＦＦＦＦＦＦＦで終わるアドレス範囲を除いて、２つの比較器を
用いて、その後比較される。零から始まる比較されない領域のために、０からＡ
のレンジが、丁度ａ≦Ａにより決定される。同様に、Ａから０ｘＦＦＦＦＦＦＦ
Ｆの範囲は、丁度ａ≧Ａにより決定される。
【００３６】 アドレス領域７２はエラーを検出し、スレーブを含まずエラー応答が生成され
ているアドレス領域にユーザがアクセスしたときに、論理的ＯＲゲート７７を介
してエラー入力８５を制御ブロック７６に出力する。
ているアドレス領域にユーザがアクセスしたときに、論理的ＯＲゲート７７を介
してエラー入力８５を制御ブロック７６に出力する。
【００３７】 メモリ境界チェックブロック７４は、アドレスデコーダ５０がアドレスをデコ
ードしている間に、もしも連続的なアクセスが依然としてアクティブアドレス領
域内に存在していることを決定するように構成されている。これを行なうために
メモリ境界チェックブロック７４は、全てのアドレス領域にとって上位の限界に
に対する現在のアドレスをチェックする。アドレス（ｂａ［３１：０］）入力バ
スの低順位のアドレスビット（Ａ［０］）は、ワードおよびハーフワード転送の
際には無視される。アドレス（ｂａ［３１：０］）入力バスの第２の低順位のア
ドレスビット（Ａ［１］）は、ワード転送の際には無視される。もしも現在のア
ドレスが上位の限界のうちの１つに一致するならば、ライン８４上のＤｅｃＬａ
ｓｔ信号が出力されると共に、アドレスデコーダモジュール５０が待ち状態を設
定する。
ードしている間に、もしも連続的なアクセスが依然としてアクティブアドレス領
域内に存在していることを決定するように構成されている。これを行なうために
メモリ境界チェックブロック７４は、全てのアドレス領域にとって上位の限界に
に対する現在のアドレスをチェックする。アドレス（ｂａ［３１：０］）入力バ
スの低順位のアドレスビット（Ａ［０］）は、ワードおよびハーフワード転送の
際には無視される。アドレス（ｂａ［３１：０］）入力バスの第２の低順位のア
ドレスビット（Ａ［１］）は、ワード転送の際には無視される。もしも現在のア
ドレスが上位の限界のうちの１つに一致するならば、ライン８４上のＤｅｃＬａ
ｓｔ信号が出力されると共に、アドレスデコーダモジュール５０が待ち状態を設
定する。
【００３８】 アドレス領域７２により行なわれるエラー検出に加えて、アドレスデコーダモ
ジュール５０は追加的なアクセス保護を提供する。この追加的な保護は、保護ユ
ニット７３により行なわれている。保護ユニット７３は、論理的ＯＲゲート７７
を介して、制御ブロック７６のエラー入力８５に出力されるエラー信号を生成す
る。
ジュール５０は追加的なアクセス保護を提供する。この追加的な保護は、保護ユ
ニット７３により行なわれている。保護ユニット７３は、論理的ＯＲゲート７７
を介して、制御ブロック７６のエラー入力８５に出力されるエラー信号を生成す
る。
【００３９】 保護ユニット７３は、００以外のサフィックスを伴うアドレスでのデータワー
ドにユーザがアクセスするならば、または、０以外のサフィックスを伴うハーフ
ワードにユーザがアクセスするのならば、アクセス整合妨害を検出する。この場
合、保護ユニット７３はエラー信号を生成する。このタイプの妨害の検出は、無
効にされる。
ドにユーザがアクセスするならば、または、０以外のサフィックスを伴うハーフ
ワードにユーザがアクセスするのならば、アクセス整合妨害を検出する。この場
合、保護ユニット７３はエラー信号を生成する。このタイプの妨害の検出は、無
効にされる。
【００４０】 保護ユニット７３は、書き込み専用領域からの読み出し、または、読み出し専
用領域への書き込みがエラー応答を生成するであろうという試みがなされたとき
に、読み出し／書き込み妨害を検出する。この場合、保護ユニット７３はエラー
信号を生成する。
用領域への書き込みがエラー応答を生成するであろうという試みがなされたとき
に、読み出し／書き込み妨害を検出する。この場合、保護ユニット７３はエラー
信号を生成する。
【００４１】 保護ユニット７３は、ユーザが監視アクセス専用としてマークされた領域にア
クセスするときに、監視領域アクセスエラーを検出する。この場合、保護ユニッ
ト７３は、エラー信号を生成する。
クセスするときに、監視領域アクセスエラーを検出する。この場合、保護ユニッ
ト７３は、エラー信号を生成する。
【００４２】 保護ユニット７３は、もしもユーザが保護されていない転送サイズ（バイト、
ハーフワードまたはワード）を伴うアドレスにアクセスするならば、不正な転送
サイズエラーを検出する。この場合、保護ユニット７３は、エラー信号を生成す
る。
ハーフワードまたはワード）を伴うアドレスにアクセスするならば、不正な転送
サイズエラーを検出する。この場合、保護ユニット７３は、エラー信号を生成す
る。
【００４３】 上述した説明は、本発明の単なる例示的な方法や実施形態を開示し、説明した
だけである。この技術に精通した専門家によって理解されであろうように、本発
明は、その要旨または本質的な特徴から逸脱することがない限り、他の特定の形
式によって実現され得るものであろう。したがって、本発明の開示は、この発明
を限定するものではなく、上述した特許請求の範囲により定義されるこの発明の
範囲内で、あくまでも説明的なものである。
だけである。この技術に精通した専門家によって理解されであろうように、本発
明は、その要旨または本質的な特徴から逸脱することがない限り、他の特定の形
式によって実現され得るものであろう。したがって、本発明の開示は、この発明
を限定するものではなく、上述した特許請求の範囲により定義されるこの発明の
範囲内で、あくまでも説明的なものである。
【図１】 本発明の好適な実施形態による、デバイスを選択するためのバスに関するアド
レスをデコードするために用いられるモジューラアドレスデコーダを示す簡略化
されたブロック構成図である。
レスをデコードするために用いられるモジューラアドレスデコーダを示す簡略化
されたブロック構成図である。
【図２】 本発明の好適な実施形態による、図１に示された保証機能に関するモジューラ
アドレスデコーダを示す簡略化されたブロック構成図である。
アドレスデコーダを示す簡略化されたブロック構成図である。
【図３】 本発明の好適な実施形態による、アドレスデコーダモジュールのための簡略化
された入力／出力（Ｉ／Ｏ）を示すブロック構成図である。
された入力／出力（Ｉ／Ｏ）を示すブロック構成図である。
【図４】 本発明の好適な実施形態による、アドレスデコーダモジュールの簡略化された
ブロック構成図である。
ブロック構成図である。
１０ アドレスデコーダ １１〜１３ デバイス ２０ ステート制御ブロック ２１〜２３ アドレスデコーダモジュール ２４〜２６ ＸＯＲ（排他的論理和）ゲート ５０ アドレスデコーダモジュール
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B014 HB11 5B017 AA01 BB03 CA00
Claims (8)
- 【請求項１】 それぞれのアドレスデコーダが複数のデバイスのそれぞれのための選択ライン
を有する複数のアドレスデコーダモジュールと、 それぞれのＸＯＲ結合回路が前記複数のデバイスのうちの単一のデバイスのた
めに全ての選択ラインにおける排他的論理和の論理演算を行なう複数のＸＯＲ結
合回路と、 前記複数のアドレスデコーダモジュールのうちから１回につき１つのアドレス
デコーダモジュールを活性化させるステート制御手段と、 を備えるアドレスデコーダ。 - 【請求項２】 前記複数のアドレスデコーダモジュールにおけるそれぞれのアドレスデコーダ
モジュールが、アドレスバスに接続されている請求項１に記載のアドレスデコー
ダ。 - 【請求項３】 前記ステート制御手段が、前記複数のアドレスデコーダモジュールのうちで、
活性化されていない全てのアドレスデコーダモジュールのリセット信号を出力す
る請求項１に記載の方法。 - 【請求項４】 アドレスデコーダモジュールが活性化されていることに基づいて、デバイスへ
のアクセスを要求する許可アクセスレベルが変化する請求項１に記載の方法。 - 【請求項５】 アドレスデコーダモジュールが活性化されていることに基づいて、デバイスに
アクセスするために用いられる基本アドレスが活性化される請求項１に記載の方
法。 - 【請求項６】 （ａ）複数のデバイスにおけるそれぞれのデバイスのための１つの選択ライン
をそれぞれのアドレスデコーダモジュールが有する複数のアドレスデコーダモジ
ュールのうちの１つのアドレスデコーダモジュールを１回につき活性化させ、 （ｂ）前記複数のデバイスのうちの第１のデバイスのための第１の選択ライン
を、前記複数のアドレスデコーダモジュールのうちの特定のアドレスデコーダモ
ジュールによって活性化させ、 （ｃ）前記デバイスのための全ての選択ラインの排他的論理和の論理演算を、
前記複数のデバイスにおけるそれぞれのデバイスのために実行する、 ステップを備えるアドレス復号化方法。 - 【請求項７】 ステップ（ａ）におけるそれぞれのアドレスデコーダモジュールがアドレスバ
スに接続されている請求項６に記載の方法。 - 【請求項８】 ステップ（ａ）は、ステート制御論理により、複数のアドレスデコーダモジュ
ールのうちで活性化されていない全てのアドレスデコーダのリセット信号を出力
するサブステップ（ａ．１）を含む請求項６に記載の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/241,263 US6260132B1 (en) | 1999-02-01 | 1999-02-01 | Method and apparatus for secure address re-mapping |
| US09/241,263 | 1999-02-01 | ||
| PCT/US1999/028356 WO2000045272A1 (en) | 1999-02-01 | 1999-11-30 | Method and apparatus for secure address re-mapping |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002536718A true JP2002536718A (ja) | 2002-10-29 |
Family
ID=22909958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000596462A Withdrawn JP2002536718A (ja) | 1999-02-01 | 1999-11-30 | アドレスリマッピング保証装置および方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6260132B1 (ja) |
| EP (1) | EP1066567B1 (ja) |
| JP (1) | JP2002536718A (ja) |
| CN (1) | CN1154930C (ja) |
| DE (1) | DE69941253D1 (ja) |
| WO (1) | WO2000045272A1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4014801B2 (ja) * | 2000-12-28 | 2007-11-28 | 株式会社ルネサステクノロジ | 不揮発性メモリ装置 |
| US7773754B2 (en) * | 2002-07-08 | 2010-08-10 | Broadcom Corporation | Key management system and method |
| US7822797B2 (en) * | 2002-07-29 | 2010-10-26 | Broadcom Corporation | System and method for generating initial vectors |
| US7469338B2 (en) * | 2002-07-29 | 2008-12-23 | Broadcom Corporation | System and method for cryptographic control of system configurations |
| KR100947213B1 (ko) * | 2005-04-06 | 2010-03-11 | 브로드콤 코포레이션 | 멀티미디어 프로세서 내의 보안 조건부 액세스 및 디지털권한 관리 기법 |
| US8402188B2 (en) * | 2008-11-10 | 2013-03-19 | Micron Technology, Inc. | Methods and systems for devices with a self-selecting bus decoder |
| CN106933751B (zh) * | 2015-12-29 | 2019-12-24 | 澜起科技股份有限公司 | 用于保护动态随机访问存储器的方法和设备 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69131440T2 (de) * | 1990-08-20 | 2000-02-03 | Kabushiki Kaisha Toshiba, Kawasaki | Verbindungszustandsbestätigungssystem und -methode für eine Expansionseinheit |
| JPH05225798A (ja) * | 1991-08-14 | 1993-09-03 | Internatl Business Mach Corp <Ibm> | メモリシステム |
| US5559992A (en) | 1993-01-11 | 1996-09-24 | Ascom Autelca Ag | Apparatus and method for protecting data in a memory address range |
| JPH07192481A (ja) * | 1993-12-27 | 1995-07-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5706407A (en) | 1993-12-28 | 1998-01-06 | Kabushiki Kaisha Toshiba | System for reallocation of memory banks in memory sized order |
| US5617559A (en) | 1994-08-31 | 1997-04-01 | Motorola Inc. | Modular chip select control circuit and method for performing pipelined memory accesses |
| US5964825A (en) * | 1996-02-09 | 1999-10-12 | Texas Instruments Incorporated | Manipulation of boolean values and conditional operation in a microprocessor |
| US5963104A (en) * | 1996-04-15 | 1999-10-05 | Vlsi Technology, Inc. | Standard cell ring oscillator of a non-deterministic randomizer circuit |
| US5657291A (en) * | 1996-04-30 | 1997-08-12 | Sun Microsystems, Inc. | Multiport register file memory cell configuration for read operation |
-
1999
- 1999-02-01 US US09/241,263 patent/US6260132B1/en not_active Expired - Lifetime
- 1999-11-30 JP JP2000596462A patent/JP2002536718A/ja not_active Withdrawn
- 1999-11-30 CN CNB998069167A patent/CN1154930C/zh not_active Expired - Fee Related
- 1999-11-30 EP EP99962947A patent/EP1066567B1/en not_active Expired - Lifetime
- 1999-11-30 DE DE69941253T patent/DE69941253D1/de not_active Expired - Lifetime
- 1999-11-30 WO PCT/US1999/028356 patent/WO2000045272A1/en active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| EP1066567A1 (en) | 2001-01-10 |
| DE69941253D1 (de) | 2009-09-24 |
| EP1066567B1 (en) | 2009-08-12 |
| CN1154930C (zh) | 2004-06-23 |
| WO2000045272A1 (en) | 2000-08-03 |
| CN1304508A (zh) | 2001-07-18 |
| US6260132B1 (en) | 2001-07-10 |
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|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090826 |