JP2002536718A - アドレスリマッピング保証装置および方法 - Google Patents
アドレスリマッピング保証装置および方法Info
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- JP2002536718A JP2002536718A JP2000596462A JP2000596462A JP2002536718A JP 2002536718 A JP2002536718 A JP 2002536718A JP 2000596462 A JP2000596462 A JP 2000596462A JP 2000596462 A JP2000596462 A JP 2000596462A JP 2002536718 A JP2002536718 A JP 2002536718A
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- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
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Abstract
(57)【要約】
アドレスデコーダは、複数のアドレスデコーダモジュールを備えている。それぞれのアドレスデコーダモジュールは、複数のデバイスのそれぞれのための選択ラインを有している。複数のXOR結合回路のそれぞれが、複数のデバイスのうちの単一のデバイスのための全ての選択ラインについて、論理的機能としての排他的論理和演算を行なう。アドレスデコーダの中の状態制御は、1回につき1つのアドレスデコーダを活性化させている。
Description
【0001】
この発明はコンピューティングシステムの保証を含み、特にアドレスリマッピ
ングの保証に関する。
ングの保証に関する。
【0002】
アドレスデコーダは、しばしばコンピューティングシステム内のメモリのマッ
ピングのために実用されている。例えば、アドバンストマイクロコントローラバ
ス構造(AMBA―Advanced Microsontroller Bus Architecture―)を用いる
システムにおいては、アドレスデコーダが、マスターバスにより供給されるアド
レスを集中的に復号すると共に適切なスレーブバスを選択する主要な機能を有し
ている。AMBAおよびAMBAシステムバス(ASB―AMBA System Bus
―)に関するより詳細な情報としては、WWW.ARM.com.によりアドバ
ンスト・リスク・マシーン社(Advanced Risk Machines, Ltd.,)のウェブサイ
トを参照して欲しい。
ピングのために実用されている。例えば、アドバンストマイクロコントローラバ
ス構造(AMBA―Advanced Microsontroller Bus Architecture―)を用いる
システムにおいては、アドレスデコーダが、マスターバスにより供給されるアド
レスを集中的に復号すると共に適切なスレーブバスを選択する主要な機能を有し
ている。AMBAおよびAMBAシステムバス(ASB―AMBA System Bus
―)に関するより詳細な情報としては、WWW.ARM.com.によりアドバ
ンスト・リスク・マシーン社(Advanced Risk Machines, Ltd.,)のウェブサイ
トを参照して欲しい。
【0003】 集積化回路(IC―integrated circuits―)は、窃盗や悪用からの保護を目
的として保証的な特性をしばしば含んでいるが、アドレスデコーダの内部に保証
機能を組み込むことは実際には行なわれていなかった。
的として保証的な特性をしばしば含んでいるが、アドレスデコーダの内部に保証
機能を組み込むことは実際には行なわれていなかった。
【0004】
本発明の好適な実施形態に従えばアドレスデコーダは複数のアドレスデコーダ
モジュールを含んでいる。各々のアドレスデコーダモジュールは、複数のデバイ
スのそれぞれのための選択ラインを有している。複数のXOR結合回路のそれぞ
れは、複数のデバイスにおける単一のデバイスのために全ての選択ラインから排
他的論理和(XOR)の論理演算を行なう。アドレスデコーダ内でのステート制
御回路は、1回に1つのアドレスデコーダモジュールを活性化させる。
モジュールを含んでいる。各々のアドレスデコーダモジュールは、複数のデバイ
スのそれぞれのための選択ラインを有している。複数のXOR結合回路のそれぞ
れは、複数のデバイスにおける単一のデバイスのために全ての選択ラインから排
他的論理和(XOR)の論理演算を行なう。アドレスデコーダ内でのステート制
御回路は、1回に1つのアドレスデコーダモジュールを活性化させる。
【0005】 好適な実施形態において、それぞれのアドレスデコーダモジュールは、AMB
Aシステムバス(ASB)のアドレスバス部分に接続されている。例えば、アド
レスデコーダがAMBAシステムバス(ASB)のために動作しているときには
それぞれのアドレスデコーダモジュールは標準的なASBアドレスデコーダとし
て動作可能である。
Aシステムバス(ASB)のアドレスバス部分に接続されている。例えば、アド
レスデコーダがAMBAシステムバス(ASB)のために動作しているときには
それぞれのアドレスデコーダモジュールは標準的なASBアドレスデコーダとし
て動作可能である。
【0006】 好適な実施形態において、ステート制御回路は、活性化されていない全てのア
ドレスデコーダモジュールのリセット信号を出力する。あるデバイスにアクセス
するために要求されるアクセスレベルおよびあるデバイスにアクセスするために
用いられる基本アドレスは、アドレスデコーダが活性化されていることに追従し
て変化することができる。例えば、あるプロセッサ用の異なるブートアドレスは
ソフトウェアが最初にフラッシュメモリからブート(位置0)され得た後、ラン
ダムアクセスメモリ(RAM――Randam Access Memory)がブートアドレス(位
置0)を使用して実行されるようにそのRAMにコピーするようアクセスされ得
るものである。
ドレスデコーダモジュールのリセット信号を出力する。あるデバイスにアクセス
するために要求されるアクセスレベルおよびあるデバイスにアクセスするために
用いられる基本アドレスは、アドレスデコーダが活性化されていることに追従し
て変化することができる。例えば、あるプロセッサ用の異なるブートアドレスは
ソフトウェアが最初にフラッシュメモリからブート(位置0)され得た後、ラン
ダムアクセスメモリ(RAM――Randam Access Memory)がブートアドレス(位
置0)を使用して実行されるようにそのRAMにコピーするようアクセスされ得
るものである。
【0007】 本発明は、アドレスデコーダ内にさらに保証機能を追加することを許容する。
多数のアドレスデコーダモジュールの使用は、本発明が考慮する範囲外のことで
はあるが、保証アドレスデコーダを形成するために標準的なブロックの再利用を
許容する。このように、安全性の増大に加えて、本発明はアドレスデコーダが状
態の変化を考慮する必要がある場合のより簡易化された設計を許容する。
多数のアドレスデコーダモジュールの使用は、本発明が考慮する範囲外のことで
はあるが、保証アドレスデコーダを形成するために標準的なブロックの再利用を
許容する。このように、安全性の増大に加えて、本発明はアドレスデコーダが状
態の変化を考慮する必要がある場合のより簡易化された設計を許容する。
【0008】 [発明の詳細な説明] 図1は、簡略化されたブロック図であり、デバイス11,デバイス12,デバ
イス13により表示される複数のデバイスの1つを選択するために、バス30に
関するアドレスをデコードするために用いられるモジュラーアドレスデコーダ1
0を示している。
イス13により表示される複数のデバイスの1つを選択するために、バス30に
関するアドレスをデコードするために用いられるモジュラーアドレスデコーダ1
0を示している。
【0009】 デバイス11が選択されるべきことをバス30に関するアドレスが示している
とき、アドレスデコーダ10は、デバイス選択ライン37に関する信号を出力す
るであろう。デバイス12が選択されるべきことをバス30に関するアドレスが
示しているとき、アドレスデコーダ10はデバイス選択ライン38に関する信号
を出力するであろう。デバイス13が選択されるべきことをバス30に関するア
ドレスが示しているとき、アドレスデコーダ10はデバイス選択ライン39に関
する信号を出力するであろう。
とき、アドレスデコーダ10は、デバイス選択ライン37に関する信号を出力す
るであろう。デバイス12が選択されるべきことをバス30に関するアドレスが
示しているとき、アドレスデコーダ10はデバイス選択ライン38に関する信号
を出力するであろう。デバイス13が選択されるべきことをバス30に関するア
ドレスが示しているとき、アドレスデコーダ10はデバイス選択ライン39に関
する信号を出力するであろう。
【0010】 バス30は、例えば、アドバンストマイクロコントローラバス構造(AMBA
―Advanced Microsontroller Bus Architecture―)にしたがって動作している
。
―Advanced Microsontroller Bus Architecture―)にしたがって動作している
。
【0011】 図2は、アドレスデコーダ10のブロック構成図である。アドレスデコーダ1
0は複数のアドレスデコーダモジュールを含んでいる。このアドレスデコーダモ
ジュールは、アドレスデコーダモジュール21,アドレスデコーダモジュール2
2およびアドレスデコーダモジュール23により示されている。3つのアドレス
デコーダモジュールが一例として示されているが、この発明にとって、少なくと
も2つのアドレスデコーダモジュールが設けられていることが唯一求められるこ
とである。2つより大きな数であれば受け入れることができる。
0は複数のアドレスデコーダモジュールを含んでいる。このアドレスデコーダモ
ジュールは、アドレスデコーダモジュール21,アドレスデコーダモジュール2
2およびアドレスデコーダモジュール23により示されている。3つのアドレス
デコーダモジュールが一例として示されているが、この発明にとって、少なくと
も2つのアドレスデコーダモジュールが設けられていることが唯一求められるこ
とである。2つより大きな数であれば受け入れることができる。
【0012】 それぞれのアドレスデコーダは、それぞれのデバイスのための独特のデバイス
選択ラインを有している。例えば、アドレスデコーダモジュール21は、第1の
デバイス用のデバイス選択ライン41、第2のデバイス用のデバイス選択ライン
44および第3のデバイス用のデバイス選択ライン47を有している。アドレス
デコーダモジュール22は、第1のデバイス用のデバイス選択ライン42、第2
のデバイス用のデバイス選択ライン45および第3のデバイス用のデバイス選択
ライン48を有している。アドレスデコーダモジュール23は、第1のデバイス
用のデバイス選択ライン43、第2のデバイス用のデバイス選択ライン46およ
び第3のデバイス用のデバイス選択ライン49を有している。
選択ラインを有している。例えば、アドレスデコーダモジュール21は、第1の
デバイス用のデバイス選択ライン41、第2のデバイス用のデバイス選択ライン
44および第3のデバイス用のデバイス選択ライン47を有している。アドレス
デコーダモジュール22は、第1のデバイス用のデバイス選択ライン42、第2
のデバイス用のデバイス選択ライン45および第3のデバイス用のデバイス選択
ライン48を有している。アドレスデコーダモジュール23は、第1のデバイス
用のデバイス選択ライン43、第2のデバイス用のデバイス選択ライン46およ
び第3のデバイス用のデバイス選択ライン49を有している。
【0013】 ステート制御ブロック20は、複数のアドレスデコーダモジュールの中から1
回につきただ1つを選択するように用いられている。ステート制御ブロック20
は選択されなかったアドレスデコーダモジュールのリセット信号を出力するであ
ろう。
回につきただ1つを選択するように用いられている。ステート制御ブロック20
は選択されなかったアドレスデコーダモジュールのリセット信号を出力するであ
ろう。
【0014】 例えば、アドレスデコーダモジュール21が選択されなかったときには、ステ
ート制御ブロック20はアドレスデコーダモジュール21へのリセット信号を出
力するためのリセットライン31を用いるであろう。アドレスデコーダモジュー
ル22が選択されなかったときには、ステート制御ブロック20はアドレスデコ
ーダモジュール22へのリセット信号を出力するためのリセットライン32を用
いるであろう。アドレスデコーダモジュール23が選択されなかったときには、
ステート制御ブロック20はアドレスデコーダモジュール23へのリセット信号
を出力するためのリセットライン33を用いるであろう。
ート制御ブロック20はアドレスデコーダモジュール21へのリセット信号を出
力するためのリセットライン31を用いるであろう。アドレスデコーダモジュー
ル22が選択されなかったときには、ステート制御ブロック20はアドレスデコ
ーダモジュール22へのリセット信号を出力するためのリセットライン32を用
いるであろう。アドレスデコーダモジュール23が選択されなかったときには、
ステート制御ブロック20はアドレスデコーダモジュール23へのリセット信号
を出力するためのリセットライン33を用いるであろう。
【0015】 論理的XOR回路24は、デバイス選択ライン37に向けられるべき第1のデ
バイスのための選択活性化信号を選択するために用いられている。XOR回路2
4は、第1のデバイス用の選択活性化信号がデバイス選択ライン37に向けられ
る前に、デバイス選択ライン41,42および43のうちの1つで、かつ、ただ
1つのデバイス選択ラインがアサート(選択)されるように保証する。デバイス
選択ライン41,42および43の中から1以上のデバイス選択ラインが同時に
アサート(選択)されたならば、このことは、1以上のアドレスデコーダモジュ
ールが同時に活性化されたことを示しており、それゆえに、XOR回路24は選
択ライン37を選択することはなくなるであろうし、その結果としてバスエラー
が起こる。
バイスのための選択活性化信号を選択するために用いられている。XOR回路2
4は、第1のデバイス用の選択活性化信号がデバイス選択ライン37に向けられ
る前に、デバイス選択ライン41,42および43のうちの1つで、かつ、ただ
1つのデバイス選択ラインがアサート(選択)されるように保証する。デバイス
選択ライン41,42および43の中から1以上のデバイス選択ラインが同時に
アサート(選択)されたならば、このことは、1以上のアドレスデコーダモジュ
ールが同時に活性化されたことを示しており、それゆえに、XOR回路24は選
択ライン37を選択することはなくなるであろうし、その結果としてバスエラー
が起こる。
【0016】 論理的なXOR回路25は、デバイス選択ライン38に向けられるべき第1の
デバイスのための選択活性化信号を選択するために用いられている。XOR回路
25は、第1のデバイス用の選択活性化信号がデバイス選択ライン38に向けら
れる前に、デバイス選択ライン44,45および46のうちの1つで、かつ、た
だ1つのデバイス選択ラインがアサート(選択)されるように保証する。デバイ
ス選択ライン44,45および46の中から1以上のデバイス選択ラインが同時
にアサート(選択)されたならば、このことは、1以上のアドレスデコーダモジ
ュールが同時に活性化されたことを示しており、それゆえに、XOR回路25は
選択ライン38を選択することはなくなるであろうし、その結果としてバスエラ
ーが起こる。
デバイスのための選択活性化信号を選択するために用いられている。XOR回路
25は、第1のデバイス用の選択活性化信号がデバイス選択ライン38に向けら
れる前に、デバイス選択ライン44,45および46のうちの1つで、かつ、た
だ1つのデバイス選択ラインがアサート(選択)されるように保証する。デバイ
ス選択ライン44,45および46の中から1以上のデバイス選択ラインが同時
にアサート(選択)されたならば、このことは、1以上のアドレスデコーダモジ
ュールが同時に活性化されたことを示しており、それゆえに、XOR回路25は
選択ライン38を選択することはなくなるであろうし、その結果としてバスエラ
ーが起こる。
【0017】 論理的なXOR回路26は、デバイス選択ライン39に向けられるべき第1の
デバイスのための選択活性化信号を選択するために用いられている。XOR回路
26は、第1のデバイス用の選択活性化信号がデバイス選択ライン37に向けら
れる前に、デバイス選択ライン47,48および49のうちの1つで、かつ、た
だ1つのデバイス選択ラインがアサート(選択)されるように保証する。デバイ
ス選択ライン47,48および49の中から1以上のデバイス選択ラインが同時
にアサート(選択)されたならば、このことは、1以上のアドレスデコーダモジ
ュールが同時に活性化されたことを示しており、それゆえに、XOR回路26は
選択ライン39を選択することはなくなるであろうし、その結果としてバスエラ
ーが起こる。
デバイスのための選択活性化信号を選択するために用いられている。XOR回路
26は、第1のデバイス用の選択活性化信号がデバイス選択ライン37に向けら
れる前に、デバイス選択ライン47,48および49のうちの1つで、かつ、た
だ1つのデバイス選択ラインがアサート(選択)されるように保証する。デバイ
ス選択ライン47,48および49の中から1以上のデバイス選択ラインが同時
にアサート(選択)されたならば、このことは、1以上のアドレスデコーダモジ
ュールが同時に活性化されたことを示しており、それゆえに、XOR回路26は
選択ライン39を選択することはなくなるであろうし、その結果としてバスエラ
ーが起こる。
【0018】 アドレスデコーダモジュールは、それぞれのデバイス毎に独特のパーミッショ
ン(許可)と基本アドレスとをそれぞれ有することが可能である。ステート制御
ブロック20は、例えばレジスタ内の値を監視することによって、またはプロセ
ッサ内の状態変化を検出することによって、状態の変化を検出する。例えば、状
態変化は、正常な状態から安全な状態へとなり得るし、または正常な状態からテ
スト状態へとなり得る。
ン(許可)と基本アドレスとをそれぞれ有することが可能である。ステート制御
ブロック20は、例えばレジスタ内の値を監視することによって、またはプロセ
ッサ内の状態変化を検出することによって、状態の変化を検出する。例えば、状
態変化は、正常な状態から安全な状態へとなり得るし、または正常な状態からテ
スト状態へとなり得る。
【0019】 多数のアドレスデコーダモジュールの使用は、安全なアドレスデコーダを形成
するために標準的なブロックの再利用を許容する。このことは、安全性を増大さ
せ、アドレスデコーダが状態の変化を考慮する必要性があるときに、構成の簡略
化を図ることができる。
するために標準的なブロックの再利用を許容する。このことは、安全性を増大さ
せ、アドレスデコーダが状態の変化を考慮する必要性があるときに、構成の簡略
化を図ることができる。
【0020】 図3は、アドレスデコーダモジュール50のための簡略化された入力/出力(
I/O)を示しており、このアドレスデコーダモジュール50は図2に示された
アドレスデコーダモジュールを代表するものである。アドレスデコーダモジュー
ル50がAMBAシステムバス(ASB)に伴って機能することが示されている
。アドレスデコーダモジュール50は、2つ以上のASBスレーブ周辺機器のた
めにデコードする集中化されたアドレスを供給する。アドレスデコーダモジュー
ル50は、デフォルト転送応答を供給し、高速および低速の2つの動作のために
構成され得るものである。アドレスデコーダモジュール50は、また、保護ユニ
ットとしても提供されるように構成され得る。このことは、アドレス領域を読み
出し/書き込み、読み出し専用、または書き込み専用とすることにより完成させ
られるし、アドレス領域をスーパーバイザモードのみによってアクセスされ得る
ものとして完成させられるし、アドレス領域をオプコード(opcode)専用または
データ専用とすべきものとして完成させられるし、正しくない配列のメモリアク
セスを報告することによって完成させられるし、バイト、ハーフワードおよびワ
ードによりアクセスさせることによって完成させられるし、さらに、定義されな
いメモリ領域に対するアクセスを報告することによっても完成させられるもので
ある。
I/O)を示しており、このアドレスデコーダモジュール50は図2に示された
アドレスデコーダモジュールを代表するものである。アドレスデコーダモジュー
ル50がAMBAシステムバス(ASB)に伴って機能することが示されている
。アドレスデコーダモジュール50は、2つ以上のASBスレーブ周辺機器のた
めにデコードする集中化されたアドレスを供給する。アドレスデコーダモジュー
ル50は、デフォルト転送応答を供給し、高速および低速の2つの動作のために
構成され得るものである。アドレスデコーダモジュール50は、また、保護ユニ
ットとしても提供されるように構成され得る。このことは、アドレス領域を読み
出し/書き込み、読み出し専用、または書き込み専用とすることにより完成させ
られるし、アドレス領域をスーパーバイザモードのみによってアクセスされ得る
ものとして完成させられるし、アドレス領域をオプコード(opcode)専用または
データ専用とすべきものとして完成させられるし、正しくない配列のメモリアク
セスを報告することによって完成させられるし、バイト、ハーフワードおよびワ
ードによりアクセスさせることによって完成させられるし、さらに、定義されな
いメモリ領域に対するアクセスを報告することによっても完成させられるもので
ある。
【0021】 スキャンテストモード(Scan Test Mode)入力ピン51は、ハイ状態に選択さ
れたときに、アドレスデコーダモジュール50をテスト状態へと移行させる。こ
のテスト状態では、アドレスデコーダモジュール50の転送応答の3状態は無効
となり、スレーブ選択(dsel) 出力ピン64が、常に1つしかもただ1つのス
レーブを選択するであろう。また、テスト状態のときには、アドレスデコーダモ
ジュール50内のデコーダ有効(DecEnable)ラッチが、常に見えない状態とな
り、内部のテスト点が有効となる。
れたときに、アドレスデコーダモジュール50をテスト状態へと移行させる。こ
のテスト状態では、アドレスデコーダモジュール50の転送応答の3状態は無効
となり、スレーブ選択(dsel) 出力ピン64が、常に1つしかもただ1つのス
レーブを選択するであろう。また、テスト状態のときには、アドレスデコーダモ
ジュール50内のデコーダ有効(DecEnable)ラッチが、常に見えない状態とな
り、内部のテスト点が有効となる。
【0022】 2ビット転送タイプ(btran[1:0])入力バスピン52は、次のバス処理
要求の転送タイプを表示するような入力を受信する。3つのタイプのバス処理要
求は、アドレス専用(ATRAN,btran=00)、シーケンシャル(ST
RAN,btran=11)、およびノン・シーケンシャル(NTRAN,bt
ran=10)である。
要求の転送タイプを表示するような入力を受信する。3つのタイプのバス処理要
求は、アドレス専用(ATRAN,btran=00)、シーケンシャル(ST
RAN,btran=11)、およびノン・シーケンシャル(NTRAN,bt
ran=10)である。
【0023】 32ビットアドレス(ba[31:0])入力バスピン53は、AMBAシス
テムバスアドレスを受信する。
テムバスアドレスを受信する。
【0024】 転送方向(bwrite)入力ピン54は、転送方向の表示を受け入れる。転
送方向(bwrite)がローのとき、このことは読み出しサイクルであること
を示している。転送方向(bwrite)がハイの時には書き込みサイクルであ
ることを示している。
送方向(bwrite)がローのとき、このことは読み出しサイクルであること
を示している。転送方向(bwrite)がハイの時には書き込みサイクルであ
ることを示している。
【0025】 2ビット転送サイズ(bsize[1:0])入力バスピン55は、転送され
るべきデータワードのサイズを示している。この3つの可能なサイズは、32ビ
ット(bsize=00)、16ビット(bsize=01)および8ビット(
bsize=10)である。
るべきデータワードのサイズを示している。この3つの可能なサイズは、32ビ
ット(bsize=00)、16ビット(bsize=01)および8ビット(
bsize=10)である。
【0026】 2ビット保護制御(bprot[1:0])入力バスピン56は、基本転送保
護を実行するための転送タイプに関する情報を提供する。情報は、このデータが
オプコードであるかデータであるかを含むと共に、アクセスモードがユーザであ
るか監視側であるかを含むものである。
護を実行するための転送タイプに関する情報を提供する。情報は、このデータが
オプコードであるかデータであるかを含むと共に、アクセスモードがユーザであ
るか監視側であるかを含むものである。
【0027】 バスクロック(bclk)入力ピン57は、システムバスクロックを受信して
いる。
いる。
【0028】 ノットバスクロック(nclk)入力ピン58反転されたシステムバスクロッ
クを受信している。
クを受信している。
【0029】 リセット(bnres)入力ピン59は、ローのときに、アドレスデコーダモ
ジュール50の両方をリセットするリセット信号を受信している。
ジュール50の両方をリセットするリセット信号を受信している。
【0030】 待機応答(bnres)双方向ピン60は、ハイのときに、少なくとも1つの
追加サイクルがバスの処理要求を完了するために必要とされていることを表示す
ると共に、ローのときに処理要求が最新(現在)サイクルで完了すべきであるこ
とを表示する信号を搬送する。
追加サイクルがバスの処理要求を完了するために必要とされていることを表示す
ると共に、ローのときに処理要求が最新(現在)サイクルで完了すべきであるこ
とを表示する信号を搬送する。
【0031】 エラー応答(berror)双方向ピン61は、ハイのときに、転送エラーが
発生したことを表示するとともに、ローのときに転送が正しく続けられているこ
とを表示する信号を搬送する。エラー応答(berror)双方向ピン61は、
また、バスの取り消しを表示するために、最終応答(blast)双方向ピン6
2と共に用いられている。
発生したことを表示するとともに、ローのときに転送が正しく続けられているこ
とを表示する信号を搬送する。エラー応答(berror)双方向ピン61は、
また、バスの取り消しを表示するために、最終応答(blast)双方向ピン6
2と共に用いられている。
【0032】 最終応答(blast)双方向ピン62は、ハイのときに、アドレス復号化の
ために他のサイクルが必要とされていることを表示すると共に、ローのときにバ
ーストシーケンス続けられるであろうことを表示する信号を搬送する。最終応答
(blast)双方向ピン62は、また、バスの取り消しを表示するために、エ
ラー応答(berror)双方向ピン61と共に用いられている。
ために他のサイクルが必要とされていることを表示すると共に、ローのときにバ
ーストシーケンス続けられるであろうことを表示する信号を搬送する。最終応答
(blast)双方向ピン62は、また、バスの取り消しを表示するために、エ
ラー応答(berror)双方向ピン61と共に用いられている。
【0033】 スレーブ選択(dsel[y:0])出力バスピン64は、それぞれのスレー
ブデバイスのための有効性を構成するバスのための信号を生成する。丁度1つ、
または1つもないスレーブが所与の回数で選択されている。スレーブ選択(ds
el[y:0])出力バスピン64の単一のピン(dsel[x])がハイのと
きは、スレーブxが選択されたことを示している。スレーブ選択(dsel[y
:0])出力バスピン64の単一のピン(dsel[x])がローのときは、ス
レーブxが選択されなかったことを示している。
ブデバイスのための有効性を構成するバスのための信号を生成する。丁度1つ、
または1つもないスレーブが所与の回数で選択されている。スレーブ選択(ds
el[y:0])出力バスピン64の単一のピン(dsel[x])がハイのと
きは、スレーブxが選択されたことを示している。スレーブ選択(dsel[y
:0])出力バスピン64の単一のピン(dsel[x])がローのときは、ス
レーブxが選択されなかったことを示している。
【0034】 図4は、アドレスデコーダモジュール50を簡略化したブロック図である。ア
ドレス領域72,メモリ転送応答ブロック75,トランシーバ71,1組の論理
的アンドゲート78および制御ブロック76が、アドレスデコーダモジュール5
0のためのアドレス復号化機能を提供している。このアドレス復号化機能は、ア
ドレスを確実に復号化すると共に、適切なスレーブデバイスを選択している。
ドレス領域72,メモリ転送応答ブロック75,トランシーバ71,1組の論理
的アンドゲート78および制御ブロック76が、アドレスデコーダモジュール5
0のためのアドレス復号化機能を提供している。このアドレス復号化機能は、ア
ドレスを確実に復号化すると共に、適切なスレーブデバイスを選択している。
【0035】 もしもアドレスレンジが単一のアドレスまたは2nのサイズであり、多数の2 n でスタートするものであれば、このアドレスのデコードは、上位ビットタグ比
較により単純に構成されている。もしもアドレス範囲が2の累乗でないならば、
同一の上位ビットはタグ比較されない。非調和の低位ビットは、0からスタート
されて、0xFFFFFFFFで終わるアドレス範囲を除いて、2つの比較器を
用いて、その後比較される。零から始まる比較されない領域のために、0からA
のレンジが、丁度a≦Aにより決定される。同様に、Aから0xFFFFFFF
Fの範囲は、丁度a≧Aにより決定される。
較により単純に構成されている。もしもアドレス範囲が2の累乗でないならば、
同一の上位ビットはタグ比較されない。非調和の低位ビットは、0からスタート
されて、0xFFFFFFFFで終わるアドレス範囲を除いて、2つの比較器を
用いて、その後比較される。零から始まる比較されない領域のために、0からA
のレンジが、丁度a≦Aにより決定される。同様に、Aから0xFFFFFFF
Fの範囲は、丁度a≧Aにより決定される。
【0036】 アドレス領域72はエラーを検出し、スレーブを含まずエラー応答が生成され
ているアドレス領域にユーザがアクセスしたときに、論理的ORゲート77を介
してエラー入力85を制御ブロック76に出力する。
ているアドレス領域にユーザがアクセスしたときに、論理的ORゲート77を介
してエラー入力85を制御ブロック76に出力する。
【0037】 メモリ境界チェックブロック74は、アドレスデコーダ50がアドレスをデコ
ードしている間に、もしも連続的なアクセスが依然としてアクティブアドレス領
域内に存在していることを決定するように構成されている。これを行なうために
メモリ境界チェックブロック74は、全てのアドレス領域にとって上位の限界に
に対する現在のアドレスをチェックする。アドレス(ba[31:0])入力バ
スの低順位のアドレスビット(A[0])は、ワードおよびハーフワード転送の
際には無視される。アドレス(ba[31:0])入力バスの第2の低順位のア
ドレスビット(A[1])は、ワード転送の際には無視される。もしも現在のア
ドレスが上位の限界のうちの1つに一致するならば、ライン84上のDecLa
st信号が出力されると共に、アドレスデコーダモジュール50が待ち状態を設
定する。
ードしている間に、もしも連続的なアクセスが依然としてアクティブアドレス領
域内に存在していることを決定するように構成されている。これを行なうために
メモリ境界チェックブロック74は、全てのアドレス領域にとって上位の限界に
に対する現在のアドレスをチェックする。アドレス(ba[31:0])入力バ
スの低順位のアドレスビット(A[0])は、ワードおよびハーフワード転送の
際には無視される。アドレス(ba[31:0])入力バスの第2の低順位のア
ドレスビット(A[1])は、ワード転送の際には無視される。もしも現在のア
ドレスが上位の限界のうちの1つに一致するならば、ライン84上のDecLa
st信号が出力されると共に、アドレスデコーダモジュール50が待ち状態を設
定する。
【0038】 アドレス領域72により行なわれるエラー検出に加えて、アドレスデコーダモ
ジュール50は追加的なアクセス保護を提供する。この追加的な保護は、保護ユ
ニット73により行なわれている。保護ユニット73は、論理的ORゲート77
を介して、制御ブロック76のエラー入力85に出力されるエラー信号を生成す
る。
ジュール50は追加的なアクセス保護を提供する。この追加的な保護は、保護ユ
ニット73により行なわれている。保護ユニット73は、論理的ORゲート77
を介して、制御ブロック76のエラー入力85に出力されるエラー信号を生成す
る。
【0039】 保護ユニット73は、00以外のサフィックスを伴うアドレスでのデータワー
ドにユーザがアクセスするならば、または、0以外のサフィックスを伴うハーフ
ワードにユーザがアクセスするのならば、アクセス整合妨害を検出する。この場
合、保護ユニット73はエラー信号を生成する。このタイプの妨害の検出は、無
効にされる。
ドにユーザがアクセスするならば、または、0以外のサフィックスを伴うハーフ
ワードにユーザがアクセスするのならば、アクセス整合妨害を検出する。この場
合、保護ユニット73はエラー信号を生成する。このタイプの妨害の検出は、無
効にされる。
【0040】 保護ユニット73は、書き込み専用領域からの読み出し、または、読み出し専
用領域への書き込みがエラー応答を生成するであろうという試みがなされたとき
に、読み出し/書き込み妨害を検出する。この場合、保護ユニット73はエラー
信号を生成する。
用領域への書き込みがエラー応答を生成するであろうという試みがなされたとき
に、読み出し/書き込み妨害を検出する。この場合、保護ユニット73はエラー
信号を生成する。
【0041】 保護ユニット73は、ユーザが監視アクセス専用としてマークされた領域にア
クセスするときに、監視領域アクセスエラーを検出する。この場合、保護ユニッ
ト73は、エラー信号を生成する。
クセスするときに、監視領域アクセスエラーを検出する。この場合、保護ユニッ
ト73は、エラー信号を生成する。
【0042】 保護ユニット73は、もしもユーザが保護されていない転送サイズ(バイト、
ハーフワードまたはワード)を伴うアドレスにアクセスするならば、不正な転送
サイズエラーを検出する。この場合、保護ユニット73は、エラー信号を生成す
る。
ハーフワードまたはワード)を伴うアドレスにアクセスするならば、不正な転送
サイズエラーを検出する。この場合、保護ユニット73は、エラー信号を生成す
る。
【0043】 上述した説明は、本発明の単なる例示的な方法や実施形態を開示し、説明した
だけである。この技術に精通した専門家によって理解されであろうように、本発
明は、その要旨または本質的な特徴から逸脱することがない限り、他の特定の形
式によって実現され得るものであろう。したがって、本発明の開示は、この発明
を限定するものではなく、上述した特許請求の範囲により定義されるこの発明の
範囲内で、あくまでも説明的なものである。
だけである。この技術に精通した専門家によって理解されであろうように、本発
明は、その要旨または本質的な特徴から逸脱することがない限り、他の特定の形
式によって実現され得るものであろう。したがって、本発明の開示は、この発明
を限定するものではなく、上述した特許請求の範囲により定義されるこの発明の
範囲内で、あくまでも説明的なものである。
【図1】 本発明の好適な実施形態による、デバイスを選択するためのバスに関するアド
レスをデコードするために用いられるモジューラアドレスデコーダを示す簡略化
されたブロック構成図である。
レスをデコードするために用いられるモジューラアドレスデコーダを示す簡略化
されたブロック構成図である。
【図2】 本発明の好適な実施形態による、図1に示された保証機能に関するモジューラ
アドレスデコーダを示す簡略化されたブロック構成図である。
アドレスデコーダを示す簡略化されたブロック構成図である。
【図3】 本発明の好適な実施形態による、アドレスデコーダモジュールのための簡略化
された入力/出力(I/O)を示すブロック構成図である。
された入力/出力(I/O)を示すブロック構成図である。
【図4】 本発明の好適な実施形態による、アドレスデコーダモジュールの簡略化された
ブロック構成図である。
ブロック構成図である。
10 アドレスデコーダ 11〜13 デバイス 20 ステート制御ブロック 21〜23 アドレスデコーダモジュール 24〜26 XOR(排他的論理和)ゲート 50 アドレスデコーダモジュール
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5B014 HB11 5B017 AA01 BB03 CA00
Claims (8)
- 【請求項1】 それぞれのアドレスデコーダが複数のデバイスのそれぞれのための選択ライン
を有する複数のアドレスデコーダモジュールと、 それぞれのXOR結合回路が前記複数のデバイスのうちの単一のデバイスのた
めに全ての選択ラインにおける排他的論理和の論理演算を行なう複数のXOR結
合回路と、 前記複数のアドレスデコーダモジュールのうちから1回につき1つのアドレス
デコーダモジュールを活性化させるステート制御手段と、 を備えるアドレスデコーダ。 - 【請求項2】 前記複数のアドレスデコーダモジュールにおけるそれぞれのアドレスデコーダ
モジュールが、アドレスバスに接続されている請求項1に記載のアドレスデコー
ダ。 - 【請求項3】 前記ステート制御手段が、前記複数のアドレスデコーダモジュールのうちで、
活性化されていない全てのアドレスデコーダモジュールのリセット信号を出力す
る請求項1に記載の方法。 - 【請求項4】 アドレスデコーダモジュールが活性化されていることに基づいて、デバイスへ
のアクセスを要求する許可アクセスレベルが変化する請求項1に記載の方法。 - 【請求項5】 アドレスデコーダモジュールが活性化されていることに基づいて、デバイスに
アクセスするために用いられる基本アドレスが活性化される請求項1に記載の方
法。 - 【請求項6】 (a)複数のデバイスにおけるそれぞれのデバイスのための1つの選択ライン
をそれぞれのアドレスデコーダモジュールが有する複数のアドレスデコーダモジ
ュールのうちの1つのアドレスデコーダモジュールを1回につき活性化させ、 (b)前記複数のデバイスのうちの第1のデバイスのための第1の選択ライン
を、前記複数のアドレスデコーダモジュールのうちの特定のアドレスデコーダモ
ジュールによって活性化させ、 (c)前記デバイスのための全ての選択ラインの排他的論理和の論理演算を、
前記複数のデバイスにおけるそれぞれのデバイスのために実行する、 ステップを備えるアドレス復号化方法。 - 【請求項7】 ステップ(a)におけるそれぞれのアドレスデコーダモジュールがアドレスバ
スに接続されている請求項6に記載の方法。 - 【請求項8】 ステップ(a)は、ステート制御論理により、複数のアドレスデコーダモジュ
ールのうちで活性化されていない全てのアドレスデコーダのリセット信号を出力
するサブステップ(a.1)を含む請求項6に記載の方法。
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US09/241,263 US6260132B1 (en) | 1999-02-01 | 1999-02-01 | Method and apparatus for secure address re-mapping |
US09/241,263 | 1999-02-01 | ||
PCT/US1999/028356 WO2000045272A1 (en) | 1999-02-01 | 1999-11-30 | Method and apparatus for secure address re-mapping |
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Publication Number | Publication Date |
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Family
ID=22909958
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000596462A Withdrawn JP2002536718A (ja) | 1999-02-01 | 1999-11-30 | アドレスリマッピング保証装置および方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6260132B1 (ja) |
EP (1) | EP1066567B1 (ja) |
JP (1) | JP2002536718A (ja) |
CN (1) | CN1154930C (ja) |
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WO (1) | WO2000045272A1 (ja) |
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US7773754B2 (en) * | 2002-07-08 | 2010-08-10 | Broadcom Corporation | Key management system and method |
US7822797B2 (en) * | 2002-07-29 | 2010-10-26 | Broadcom Corporation | System and method for generating initial vectors |
US7469338B2 (en) * | 2002-07-29 | 2008-12-23 | Broadcom Corporation | System and method for cryptographic control of system configurations |
KR100947213B1 (ko) * | 2005-04-06 | 2010-03-11 | 브로드콤 코포레이션 | 멀티미디어 프로세서 내의 보안 조건부 액세스 및 디지털권한 관리 기법 |
US8402188B2 (en) * | 2008-11-10 | 2013-03-19 | Micron Technology, Inc. | Methods and systems for devices with a self-selecting bus decoder |
CN106933751B (zh) * | 2015-12-29 | 2019-12-24 | 澜起科技股份有限公司 | 用于保护动态随机访问存储器的方法和设备 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69131440T2 (de) * | 1990-08-20 | 2000-02-03 | Kabushiki Kaisha Toshiba, Kawasaki | Verbindungszustandsbestätigungssystem und -methode für eine Expansionseinheit |
JPH05225798A (ja) * | 1991-08-14 | 1993-09-03 | Internatl Business Mach Corp <Ibm> | メモリシステム |
US5559992A (en) | 1993-01-11 | 1996-09-24 | Ascom Autelca Ag | Apparatus and method for protecting data in a memory address range |
JPH07192481A (ja) * | 1993-12-27 | 1995-07-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
US5706407A (en) | 1993-12-28 | 1998-01-06 | Kabushiki Kaisha Toshiba | System for reallocation of memory banks in memory sized order |
US5617559A (en) | 1994-08-31 | 1997-04-01 | Motorola Inc. | Modular chip select control circuit and method for performing pipelined memory accesses |
US5964825A (en) * | 1996-02-09 | 1999-10-12 | Texas Instruments Incorporated | Manipulation of boolean values and conditional operation in a microprocessor |
US5963104A (en) * | 1996-04-15 | 1999-10-05 | Vlsi Technology, Inc. | Standard cell ring oscillator of a non-deterministic randomizer circuit |
US5657291A (en) * | 1996-04-30 | 1997-08-12 | Sun Microsystems, Inc. | Multiport register file memory cell configuration for read operation |
-
1999
- 1999-02-01 US US09/241,263 patent/US6260132B1/en not_active Expired - Lifetime
- 1999-11-30 JP JP2000596462A patent/JP2002536718A/ja not_active Withdrawn
- 1999-11-30 CN CNB998069167A patent/CN1154930C/zh not_active Expired - Fee Related
- 1999-11-30 EP EP99962947A patent/EP1066567B1/en not_active Expired - Lifetime
- 1999-11-30 DE DE69941253T patent/DE69941253D1/de not_active Expired - Lifetime
- 1999-11-30 WO PCT/US1999/028356 patent/WO2000045272A1/en active Application Filing
Also Published As
Publication number | Publication date |
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EP1066567A1 (en) | 2001-01-10 |
DE69941253D1 (de) | 2009-09-24 |
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WO2000045272A1 (en) | 2000-08-03 |
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061129 |
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Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20080515 |
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A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20090826 |