JP3341738B2

JP3341738B2 - メモリのエラー検出方式

Info

Publication number: JP3341738B2
Application number: JP30232699A
Authority: JP
Inventors: 賢司佐藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1999-10-25
Filing date: 1999-10-25
Publication date: 2002-11-05
Anticipated expiration: 2019-10-25
Also published as: JP2001125835A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリのエラー検出
方式に関し、特に複数のメモリ制御部を備えた場合のパ
リティの検査に関する。

【０００２】

【従来の技術】従来、仕様・性能の異なる複数のプロセ
ッサと、メモリ制御部（以降メモリコントローラとい
う）が実装された装置では、主メモリからの読み出しデ
ータのパリティの検査をそれぞれのメモリコントローラ
内で実行していた。

【０００３】複数のメモリコントローラを実装する装置
としては、例えば、プリンタ装置の描画処理部などがあ
る。描画処理部では、ホストコンピュータから文字コー
ドやイメージコードを受信して人間の目で見えるバイナ
リイメージ（ビットマップ）データに変換する。ホスト
コンピュータから受信したデータが圧縮データの場合
は、非圧縮データに戻すための伸張処理を行ってからメ
モリに描画データを生成する必要がある。プリンタ装置
を高速化するためには、この伸張処理を高速に処理する
必要があるため、伸張処理に適した高速処理が可能なプ
ロセッサを第２のプロセッサとして実装することが必要
となる。さらに、第２のプロセッサのメモリアクセスを
高速化するために専用のメモリコントローラを設ける必
要がある。さらに、縮小・拡大の処理を高速に実行する
ために、第３のプロセッサと、第３のメモリコントロー
ラを実装する場合もある。

【０００４】また、イメージデータの処理はプリンタ装
置としてはオプションとする場合もある。この場合、基
本構成としては、上記第２のプロセッサと第２のメモリ
コントローラ等は必要ないので、基本構成を安価に実現
できる利点があり、プロセッサを分けて構成することが
多い。

【０００５】このように、仕様の異なるプロセッサを複
数搭載する場合は、それぞれに適したメモリコントロー
ラを使用することになり、従来は各メモリコントローラ
毎にそれぞれパリティチェック回路を設けて別々にパリ
ティを検査していた。

【０００６】一方、１つのメモリコントローラで装置が
構成される場合の従来例として、特開平９−２２３０７
７では、１つのプロセッサと１つのメモリアクセスコン
トローラを接続し、メモリアクセスコントローラがパリ
ティ生成回路とパリティチェック回路を備えてパリティ
を検査することが開示されている。特開昭５６−６７４
２９では、バスに接続された中央処理装置とメモリとＤ
ＭＡ（ダイレクトメモリアクセス）装置間の転送に
ついて、中央処理装置にのみ設けたパリティ生成回路と
パリティチェック回路を用いてパリティ検査することに
より、パリティ生成回路とパリティチェック回路をメモ
リやＤＭＡ装置で不要としたことが開示されている。

【０００７】しかしながら、上記２つの発明は、仕様の
異なる複数のプロセッサを備えた装置についての技術は
開示されていない。

【０００８】

【発明が解決しようとする課題】以上のように従来の技
術では、仕様の異なる複数のプロセッサと複数のメモリ
コントローラを備えた装置では、メモリコントローラ毎
にパリティチェック回路を設けて、それぞれ別々にパリ
ティを検査しかつ検査結果を保持していた。

【０００９】このため、メモリコントローラの回路規模
が大きくなってしまうという課題があった。また、パリ
ティ検査の結果、エラーが検出された場合に、障害の発
生場所を特定するために必要な上記のパリティ検査結果
を収集するために、全てのメモリコントローラから上記
パリティ検査結果を読み出さなければならないという課
題があった。

【００１０】本発明の目的は、１つのメモリコントロー
ラをアクセスしてパリティ検査結果を読み出すだけでパ
リティエラーの発生場所の特定を可能とし、さらに、メ
モリコントローラの回路規模を削減可能としたメモリの
エラー検出方式を提供することにある。

【００１１】

【００１２】

【００１３】

【００１４】

【００１５】

【課題を解決するための手段】本発明の第１のメモリの
エラー検出方式は、主メモリと、第１のプロセッサと、
前記第１のプロセッサと異なる仕様の第２のプロセッサ
と、前記第１及び第２のプロセッサと第１のバスで接続
され、前記主メモリと第２のバスで接続され、第１のプ
ロセッサの前記主メモリへのアクセスを制御する第１の
メモリ制御部と、前記第２のプロセッサと接続され、前
記主メモリと前記第２のバスで接続され、前記第２のプ
ロセッサの前記主メモリへのアクセスを制御する第２の
メモリ制御部とを有し、前記第２のメモリ制御部は、主
メモリの読み出しの際に、読み出しデータのパリティの
検査を指示するパリティチェック指示信号を出力する手
段を有し、前記第１のメモリ制御部は、主メモリの読み
出しの際に読み出しデータのパリティを検査するパリテ
ィチェック回路と、前記パリティチェック指示信号を受
けると前記パリティチェック回路でパリティを検査する
手段とを有する。

【００１６】本発明の第２のメモリのエラー検出方式
は、主メモリと、第１のプロセッサと、前記第１のプロ
セッサと異なる仕様の第２のプロセッサと、前記第１及
び第２のプロセッサと第１のバスで接続され、前記主メ
モリと第２のバスで接続され、第１のプロセッサの前記
主メモリへのアクセスを制御する第１のメモリ制御部
と、前記第２のプロセッサと接続され、前記主メモリと
前記第２のバスで接続され、前記第２のプロセッサの前
記主メモリへのアクセスを制御する第２のメモリ制御部
とを有し、前記第２のメモリ制御部は、主メモリの読み
出しの際に、読み出しデータのパリティの検査を指示す
るパリティチェック指示信号を出力する手段を有し、前
記第１のメモリ制御部は、主メモリの読み出しの際に読
み出しデータのパリティを検査するパリティチェック回
路と、前記パリティチェック指示信号を受けると前記パ
リティチェック回路でパリティを検査する手段と、前記
検査の結果が不正であった場合にセットされるエラーフ
ラグと、前記エラーフラグがセットされた際の前記パリ
ティチェック指示信号の値を保持するエラー切り分けフ
ラグとを有する。

【００１７】本発明の第３のメモリのエラー検出方式
は、第１又は第２のメモリのエラー検出方式において、
前記第１のメモリ制御部と前記第２のメモリ制御部と
が、それぞれ１つの半導体チップであることを特徴とす
る。

【００１８】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明の実施
の形態のブロック図である。主メモリ１０と、メモリコ
ントローラＡ４０と、メモリコントローラＢ５０とはメ
モリバスＸ１で接続される。システムバスＸ２には、メ
モリコントローラＡ４０と、プロセッサＡ２０と、プロ
セッサＢ３０が接続し、この他に通信制御部６０や図示
していないが入出力制御部が接続する。メモリコントロ
ーラＢ５０はプロセッサＢ３０とバスＸ３によって接続
している。プロセッサＡ２０、プロセッサＢ３０、メモ
リコントローラＡ４０、及びメモリコントローラＢ５０
は、それぞれが１チップで実現されることが多い。

【００１９】なお、本実施の形態では接続されていない
が、メモリコントローラＢ５０がシステムバスＸ２に接
続されている構成も可能である。その場合はプロセッサ
Ｂ３０からの主メモリ１０のアクセスはバスＸ３を使用
し、プロセッサＡ２０からメモリコントローラＢ５０へ
のアクセスはシステムバスＸ２を用いることになる。

【００２０】本実施の形態ではプリンタ装置内の描画処
理に関する部分として、説明して行くが、本発明の適用
範囲を限定するものではなく、同様の構成であれば本発
明を容易に適用できる。なお、説明を簡明にするため
に、メモリバスＸ１とシステムバスＸ２のデータ幅は同
じとする。

【００２１】プロセッサＡ２０は装置全体の制御・処理
を実行するプロセッサで、通信制御部６０を制御してホ
ストコンピュータからの印刷データを受信したり、圧縮
データ等を除いた通常の印刷データを処理したり、装置
全体の制御を実行する。メモリコントローラＡ４０は、
プロセッサＡ２０からの主メモリ１０へのアクセスや、
システムバスＸ２に接続される通信制御部６０等の各制
御部からの主メモリ１０へのダイレクトメモリアクセス
要求を受けると、主メモリ１０の制御タイミング信号を
発生してデータの読み出し、書き込みを実行・制御す
る。また、メモリバスＸ１とシステムバスＸ２の調停を
バス調停回路４４で行っている。

【００２２】プロセッサＢ３０は、プロセッサＡ２０と
は仕様・性能が異なり、例えば圧縮データを元に戻す伸
張処理を高速に実行するためのプロセッサである。メモ
リコントローラＢ５０は、プロセッサＢ３０とバスＸ３
で接続され、プロセッサＢ３０の主メモリ１０へのアク
セス要求に対して主メモリ１０の制御タイミング信号を
発生してデータの読み出し、書き込みを実行・制御す
る。メモリバスＸ１を使用するには、事前にメモリコン
トローラＡ４０のバス調停回路４４へ使用許可を取る制
御を行う。主メモリ１０への書き込みの際は、バスＸ３
から受け取ったデータに対してパリティ生成回路５２で
パリティを生成して、データとともに主メモリ１０へ書
き込む。

【００２３】通信制御部６０は、プロセッサＡ２０に制
御され、ホストから印刷データを受信する。また図示し
ていないが、プリンタの各機械部分を制御する制御部
や、立ち上げに関する情報と制御情報等を記憶する不揮
発性のメモリ等がシステムバスＸ２に接続される。

【００２４】図２はメモリコントローラＡ４０のブロッ
ク図である。バス調停回路４４はシステムバスＸ２とメ
モリバスＸ１の調停を制御する回路で、これらのバスに
接続する各プロセッサや各制御部との間は、バス要求や
バス使用許可等の数本の信号（図２では信号Ｘ３３で代
表している）で接続されている。メモリバスＸ１はメモ
リコントローラＡ４０とメモリコントローラＢ５０の間
でのみ調停が行われ、主メモリ１０のリフレッシュ等の
処理はメモリコントローラＡ４０が実行する。システム
バスＸ２に接続するノードからの主メモリ１０へのアク
セスについてはメモリＸ１とシステムバスＸ２の双方の
バスを獲得する必要があるが、バス調停回路４４によっ
て同時に獲得するよう制御される。ただし、プロセッサ
Ａ２０からのメモリコントローラＡ２０の内部読み出し
等の主メモリ１０へのアクセスが不要な場合はシステム
バスＸ２のみを獲得すればよい。

【００２５】ゲート回路４５は、メモリバスＸ１に対し
て、書き込み時にはデータを出力し、それ以外はデータ
を入力するように制御されている。ゲート回路４６はメ
モリバスＸ１に対して、書き込み時にはパリティを出力
し、それ以外はパリティを入力するように制御されてい
る。従って、メモリコントローラＢ５０による主メモリ
１０読み出しのときでも、読み出しデータとパリティが
入力されるため、パリティチェックが実行できるように
なっている。ゲート回路４７は、システムバスＸ２に対
して、データを受信するときは入力し、データを送信す
るときは出力するよう制御される。システムバスＸ２で
は、要求内容を示すコードとアドレスとデータが含まれ
ており、ゲート回路４５とパリティ生成回路４２にはデ
ータのみが送られ、コードとアドレスが制御回路４１へ
送られる。

【００２６】パリティ生成回路４２はゲート回路４７か
ら受信したデータのパリティを生成する回路で、生成し
たパリティはゲート回路４６へ送られる。パリティチェ
ック回路４３は、ゲート回路４５から読み出しデータを
受け、同時にゲート回路４６から読み出しパリティを受
けてパリティの正当性をチェックし、エラー検出時に出
力を“１”として制御回路４１に送る。切換回路４８
は、ゲート回路４５からの読み出しデータと制御回路４
１から読み出された内部データを切り換えてゲート回路
４７に送出する。

【００２７】制御回路４１は、パリティの検査を含む、
メモリコントローラの制御を実行する回路であり、図示
していないが、設定値や状態値などを保持しており、Ｘ
４０１から送られるコードとアドレスによってこれらの
内部データへのアクセスの指示が行われる。状態値とし
てフラグ４１１〜４１３を含んでいる。フラグ４１１は
読み出しデータのパリティチェックの結果エラーがあっ
た場合セットされるフラグである。フラグ４１２とフラ
グ４１３は読み出しデータのパリティチェックを実行し
たときの、実際のメモリ読み出しを実行していたメモリ
コントローラを切り分けるためのフラグで、フラグ４１
１がセットされた時点の、メモリコントローラＢ５０か
ら出力されるパリティチェック指示信号Ｘ３１、図示し
ていないが第３のメモリコントローラが接続された場合
に第３のメモリコントローラから出力されるパリティチ
ェック指示信号Ｘ３２をそれぞれ保持し、パリティエラ
ーの発生したメモリアクセスをどのメモリコントローラ
が実行したかを切り分ける情報を提供する。

【００２８】また制御回路４１は、主メモリ１０を制御
する制御タイミング信号Ｘ１１と主メモリ１０のアドレ
ス信号Ｘ１２を生成して主メモリ１０への読み出し・書
き込みを制御する。

【００２９】図３はメモリコントローラＢ５０のブロッ
ク図である。ゲート回路５５は、メモリバスＸ１に対し
て、書き込み時にはデータを出力し、それ以外はデータ
を入力するように制御されている。ゲート回路５７は、
バスＸ３に対して、データを受信するときは入力し、デ
ータを送信するときは出力するよう制御される。バスＸ
３では、コードとアドレスとデータが含まれており、ゲ
ート回路５５とパリティ生成回路５２へはデータのみが
送られ、制御回路５１へはコードとアドレスが送られ
る。パリティ生成回路４２はゲート回路５７で受信した
データのパリティを生成する回路で、生成したパリティ
はゲート回路５６へ送られる。ゲート回路５６はメモリ
バスＸ１に対して、書き込み時に、ゲート回路５５がデ
ータを出力するのと同時に、パリティ生成回路４２で生
成されたパリティを出力する。

【００３０】制御回路５１では主メモリ１０を制御する
制御タイミング信号Ｘ１３と主メモリ１０のアドレス信
号Ｘ１４を生成して主メモリ１０への読み出し・書き込
みを制御し、読み出しの際は読み出しデータが確定する
タイミングにパリティチェック指示信号Ｘ３１をメモリ
コントローラＡ４０へ出力する。メモリ制御タイミング
信号Ｘ１３とアドレス信号Ｘ１４は、メモリコントロー
ラＡ４０から出力されるメモリ制御タイミング信号Ｘ１
１とアドレス信号Ｘ１２とそれぞれワイヤード・オアさ
れるか、又は切換回路で切り換えて主メモリ１０へ送ら
れるが、どちらでもかまわない。

【００３１】次に図１及び図２を用いて本発明の実施の
形態の動作を詳細に説明する。まず、プロセッサＡ２０
から主メモリ１０への書き込みの動作について説明す
る。プロセッサＡ２０からバス調停回路４４に対してバ
ス使用要求が発行される。メモリバスＸ１とシステムバ
スＸ２が使用可能ならプロセッサＡ２０に使用許可が返
送され、プロセッサＡ２０はメモリ書き込み要求のコー
ドとアドレスとデータをシステムバスＸ２へ出力する。
メモリコントローラＡ４０はこれをゲート回路４７で受
信し、コードとアドレスを制御回路４１に送り、データ
をゲート回路４５とパリティ生成回路４２へ送る。

【００３２】パリティ生成回路４２ではパリティを生成
してゲート回路４６へ送る。制御回路４１はコードとア
ドレスを受けて、ローアドレスストローブ（ＲＡＳ）信
号やカラムアドレスストローブ（ＣＡＳ）信号や書き込
み許可信号等の書き込みに必要なメモリ制御タイミング
信号Ｘ１１を作成し出力する。また、送られたアドレス
からローアドレスやカラムアドレス等のアドレス信号Ｘ
１２を生成して、所定のタイミングに出力する。また所
定のタイミングでゲート回路４５とゲート回路４６から
データとパリティをメモリバスＸ１へ出力して主メモリ
１０への書き込みを実行する。

【００３３】次にプロセッサＢ３０からの主メモリ１０
への書き込みの動作について説明する。この場合は、シ
ステムバスＸ２は使わないため、プロセッサＢ３０から
バスＸ３で書き込み要求のコード、アドレス、データが
メモリコントローラＢ５０に送られ、メモリコントロー
ラＢ５０では要求を受けるとすぐに、バス調停回路４４
にメモリバスＸ１の使用要求をする。使用が許可される
と、制御回路５１は制御回路４１と同様に書き込みに必
要なメモリ制御タイミング信号Ｘ１３とアドレス信号Ｘ
１４を生成し、所定のタイミングでこれらの信号と書き
込みデータとパリティを出力して主メモリ１０への書き
込みを実行する。

【００３４】次にプロセッサＡ２０からの主メモリ１０
の読み出しの動作について説明する。プロセッサＡ２０
からバス調停回路４４に対してバス使用要求が発行され
る。メモリバスＸ１とシステムバスＸ２が使用可能なら
プロセッサＡ２０に使用許可が返送され、プロセッサＡ
２０はメモリ読み出し要求のコードとアドレスをシステ
ムバスＸ２へ出力する。メモリコントローラＡ４０はこ
れをゲート回路４７で受信し、コードとアドレスを制御
回路４１に送る。

【００３５】制御回路４１はコードとアドレスを受け
て、ＲＡＳ信号やＣＡＳ信号等の読み出しに必要なメモ
リ制御タイミング信号Ｘ１１を作成して出力し、所定の
タイミングで送られたアドレスから生成されたアドレス
信号Ｘ１２を出力する。この後制御回路４１は、主メモ
リ１０から出力される読み出しデータをゲート回路４
５、４６で取り込み、パリティチェック回路４３でパリ
ティチェックし、結果が不正であれば出力を“１”とし
て制御回路４１に送る。制御回路４１は読み出しデータ
が確定するタイミングにパリティチェック指示信号Ｘ４
１０を発生して、パリティチェック回路４３出力が
“１”のとき、オア回路４１４とアンド回路４１５を通
してフラグ４１１を“１”にセットする。フラグ４１１
がセットされるとフラグ４１２とフラグ４１３はその時
点の信号Ｘ３１と信号Ｘ３２のそれぞれの入力値（この
場合はともに“０”）を保持するように制御される。一
方、読み出しデータはゲート回路４７からシステムバス
Ｘ２に出力されて、プロセッサＡ２０へ返送される。

【００３６】次にプロセッサＢ３０からの主メモリ１０
の読み出しの動作について説明する。まず、プロセッサ
Ｂ３０はメモリ読み出し要求のコードとアドレスをバス
Ｘ３へ出力する。メモリコントローラＢ５０はこれをゲ
ート回路５７で受信し、コードとアドレスを制御回路５
１に送る。

【００３７】制御回路５１はコードとアドレスを受け
て、制御回路４１と同様に読み出しに必要なメモリ制御
タイミング信号Ｘ１３を作成して出力する。所定のタイ
ミングで、ゲート回路５７から送られたアドレスより生
成されたアドレス信号Ｘ１４を出力する。この後制御回
路５１は、主メモリ１０から出力される読み出しデータ
をゲート回路５５で取り込む。同時に、メモリコントロ
ーラＡ４０でもゲート回路４５、４６から読み出しデー
タとパリティを取り込んで、パリティチェック回路４３
はパリティチェックして結果が不正であれば出力を
“１”として制御回路４１に送る。

【００３８】制御回路５１は、読み出しデータがメモリ
コントローラＡ２０内で確定するタイミングに、パリテ
ィチェック指示信号Ｘ３１を“１”としてメモリコント
ローラＡ４０へ出力する。メモリコントローラＡ４０は
パリティチェック指示信号Ｘ３１を受信し、パリティチ
ェック回路４３出力が“１”の場合はフラグ４１１を
“１”にセットする。フラグ４１１がセットされるとフ
ラグ４１２とフラグ４１３はその時点の入力値（この場
合はフラグ４１２が“１”でフラグ４１３は“０”）を
保持するように制御される。一方、読み出しデータはゲ
ート回路５７からバスＸ３に出力されて、プロセッサＢ
３０へ返送される。

【００３９】図示していないが、第３のメモリコントロ
ーラが実装された場合は上記パリティチェック指示信号
Ｘ３１に相当する信号Ｘ３２が第３のメモリコントロー
ラから出力され同様に処理される。なお、第３のメモリ
コントローラが無い本実施の形態では、フラグ４１３は
必要ないので削除してもかまわない。

【００４０】次に、パリティエラーが検出されフラグ４
１１がセットされた場合の動作について説明する。パリ
ティエラーが検出されフラグ４１１がセットされると、
プロセッサＡ２０へエラーの発生が通知される。通知
は、他のエラーもまとめて割込により実行される。割込
により障害処理のプログラムが起動され、エラーの発生
要因を切り分けて障害箇所を特定するために、フラグ４
１１〜４１３のようにエラー要因を保持する情報を読み
出す。特に、後の復旧作業のために、障害処理プログラ
ムは、予め決められたフラグ等を読み出し、それらの情
報を障害ログデータとして不揮発性の記憶手段等に書き
込んで残すようにする。また、エラー内容を調査して、
予め決められた手順に従って、停止したり、続行した
り、再起動したりする。

【００４１】フラグ４１１〜４１３を読み出す動作につ
いて簡単に説明する。プロセッサＡ２０からバス調停回
路４４に対してバス使用要求が発行される。システムバ
スＸ２が使用可能ならプロセッサＡ２０に使用許可が返
送され、プロセッサＡ２０は内部読み出し要求のコード
とアドレスをシステムバスＸ２へ出力する。メモリコン
トローラＡ４０はこれをゲート回路４７で受信し、コー
ドとアドレスを制御回路４１に送る。

【００４２】制御回路４１は、コードとアドレスを解読
して、フラグ４１１〜４１３の読み出し要求であること
が分かると、フラグ４１１〜４１３の出力データを信号
線Ｘ４０２を通して切換回路４８へ送る。切換回路４８
は制御回路４１の制御でＸ４０２が選択され、ゲート回
路４７からフラグ４１１〜４１３の読み出しデータを出
力してプロセッサＡ２０に返送する。

【００４３】以上のように、読み出したフラグ４１１〜
４１３の値により、どのメモリコントローラのアクセス
にてパリティエラーが発生したかを容易に知ることがで
る。従って、他のメモリコントローラの内部情報を読み
出す手順を省いて全メモリコントローラのエラー情報を
知ることができるため、エラー情報の収集時間を短縮す
ることができる。

【００４４】

【発明の効果】以上説明したように、本発明によれば、
複数のメモリコントローラを備える装置であっても、メ
モリの読み出しデータのパリティチェック回路を１つの
メモリコントローラに設けるだけでよいので、他のメモ
リコントローラの回路規模を小さくすることができると
いう効果が得られる。

【００４５】また、パリティチェック回路を設けたメモ
リコントローラにエラー情報を集約して保持するため、
エラー情報の収集時間を短縮できるという効果が得られ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態を示すブロック図である。

【図２】本発明のメモリコントローラＡ４０の詳細なブ
ロック図である。

【図３】本発明のメモリコントローラＢ５０の詳細なブ
ロック図である。

【符号の説明】

１０主メモリ２０プロセッサＡ３０プロセッサＢ４０メモリコントローラＡ４１制御回路４２パリティ生成回路４３パリティチェック回路４４バス調停回路５０メモリコントローラＢ５１制御回路５２パリティ生成回路４１１フラグ４１２フラグ４１３フラグ

Claims

(57)【特許請求の範囲】

【請求項１】主メモリと、第１のプロセッサと、前記
第１のプロセッサと異なる仕様の第２のプロセッサと、
前記第１及び第２のプロセッサと第１のバスで接続さ
れ、前記主メモリと第２のバスで接続され、第１のプロ
セッサの前記主メモリへのアクセスを制御する第１のメ
モリ制御部と、前記第２のプロセッサと接続され、前記
主メモリと前記第２のバスで接続され、前記第２のプロ
セッサの前記主メモリへのアクセスを制御する第２のメ
モリ制御部とを備え、前記第２のメモリ制御部は、主メ
モリの読み出しの際に、読み出しデータのパリティの検
査を指示するパリティチェック指示信号を出力し、前記
第１のメモリ制御部は、主メモリの読み出しの際に読み
出しデータのパリティを検査するパリティチェック回路
を有し、前記パリティチェック指示信号を受けると前記
パリティチェック回路でパリティを検査することを特徴
とするメモリのエラー検出方式。
【請求項２】主メモリと、第１のプロセッサと、前記
第１のプロセッサと異なる仕様の第２のプロセッサと、
前記第１及び第２のプロセッサと第１のバスで接続さ
れ、前記主メモリと第２のバスで接続され、第１のプロ
セッサの前記主メモリへのアクセスを制御する第１のメ
モリ制御部と、前記第２のプロセッサと接続され、前記
主メモリと前記第２のバスで接続され、前記第２のプロ
セッサの前記主メモリへのアクセスを制御する第２のメ
モリ制御部とを備え、前記第２のメモリ制御部は、主メ
モリの読み出しの際に、読み出しデータのパリティの検
査を指示するパリティチェック指示信号を出力し、前記
第１のメモリ制御部は、主メモリの読み出しの際に読み
出しデータのパリティを検査するパリティチェック回路
を有し、前記パリティチェック指示信号を受けると前記
パリティチェック回路でパリティを検査し、前記検査の
結果が不正であった場合にエラーフラグをセットすると
ともに、前記パリティチェック指示信号の値をエラー切
り分けフラグに保持することを特徴とするメモリのエラ
ー検出方式。
【請求項３】前記第１のメモリ制御部及び前記第２の
メモリ制御部とが、それぞれ１つの半導体チップである
請求項１又は請求項２のメモリのエラー検出方式。