JPS6385832A - パリテイチエツク方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 メモリと入出力装置とがそれぞれパリティ生成・検査回
路を有する装置で、メモリと入ａ力装置との間でダイレ
クトメモリアクセスによるデータ転送を行うときに、こ
のメモリと入出力装置とにおいてそれぞれ生成されたパ
リティを比較することにより、パリティエラーを検出す
るようにした。

〔産業上の利用分野〕

プロセッサと、データとこのデータに付加されたパリテ
ィビットとを書込み・読出しするメモリと、このパリテ
ィビットを生成・検査するパリティ生成・検査回路とを
備えるホストプロセッサ、および、上記メモリとダイレ
クトメモリアクセス（以下、ＤＭＡ、という）によるデ
ータ転送を行いこの転送されるデータのパリティビット
を生成・検査するパリティ生成・検査回路を含む入出力
装置、とからなるプロセッサシステムにおけるパリティ
チェック方式に関する。

〔従来の技術〕

第３図は上記したような従来のプロセッサシステムの例
を示すもので、プロセッサｌとメモリ２とがデータバス
３を介して接続されており、このデータバス３から分岐
した外部バス９には入出力装置５が接続されている。こ
のメモリ２に書込みを行う際にはパリティビットを付加
し、またこのメモリから読出す際にはパリティチェック
を行うパリティ生成・検査回路４が設けられ、また、入
出力装置５には外部バス上などで誤りが生じたときにこ
の誤りを検出するためのパリティ生成・検査回路６が設
けられており、このパリティ生成・検査回路６はプロセ
ッサ１あるいはメモリ２から転送されてきたデータのパ
リティチェックを行いかつこの入出力装置５から送出さ
れるデータにっいてのパリティビットをプロセッサ１お
よびメモリ２に送出する。

そして、このパリティビットを伝送するためのパリティ
バス７がプロセッサ１、メモリ２および入出力装置５間
に設けられており、この第３図では理解を容易にするた
めに前記のデータバス３とこのパリティバス７とは別体
として示しであるが機械的にはこれらバス３、°７は一
体に形成されてよい。

これらのパリティ生成・検査回路４．６は、−般にパリ
ティの生成あるいは検査のいずれか一方の処理を行って
いるときには他方の処理を行うことができず、パリティ
の生成および検査を同時に行う機能は備えていない。

〔発明が解決しようとする問題点〕

第３図に示したようなプロセッサシステムにおいて入出
力装置５からメモリ２に対してＤＭＡ転送を行う場合に
は、メモリ２側のパリティ生成・検査回路４は入出力装
置５から送られてきたデータをメモリ２に書込むための
パリティの生成を行うので、入出力装置５からパリティ
バス７を経て伝送されてきたパリティビットを用いてパ
リティチェックを行うことができず、したがって外部バ
ス上などでデータに誤りを生じてもその誤りを発見する
ことができなかった。

また、上記メモリ側のパリティ生成・検査回路４に入出
力装置から送られてきたデータのパリティチェックを行
わせると、メモリに書込まれるデータについてのパリテ
ィの生成を行うことができないので誤ったパリティを書
込んでしまい、このデータにアクセスするたびにエラー
が発生することがあった。

〔問題点を解決するための手段〕

第１図は本発明の原理を示すブロック図であって、第３
図の構成要素に対応する構成要素には同一の符号を付し
て示してあり、本発明においてはＤＭＡ転送を行う際に
、第１図のパリティバス７をプロセッサ１畜よびメモリ
２側のパリティバス７′と入出力装置５側のパリティバ
ス７“とに分割し、これらのパリティバス７′、７“間
に比較器８を設けるようにした。

〔作　用〕

入出力装置５からメモリ２にＤＭＡ転送を行う場合、メ
モリ２側のパリティ生成・検査回路４はデータバス３上
の入出力装置５からのデータについてパリティビットを
生成してこのデータとともにメモリ２に書込むが、この
パリティビットは同時に比較器８の一方の入力端子に印
加される。

一方、入出力装置５に接続されたパリティバス７′から
は上記のメモリ２に転送されるデータについてのパリテ
ィビットが上記比較器８の他方の入力端子に供給されて
おり、入出力装置５からメモリ２に転送されたデータに
誤りがなければメモリ２側のパリティ生成・検査回路４
からのパリティビットとこの入出力装置５からのパリテ
ィビットとは一致し、もし、メモリに転送されたデータ
に誤りが生じていればこれらのパリティビットは一致し
ないので、この比較器８の比較出力を見ることによって
伝送中の誤りを検出することができる。

なお、第１図の原理図では、比較器８をプロセッサ側に
示したが、この比較器を入出力装置側に設けることによ
って複数の入出力装置の中でアクセスされている入出力
装置についてのパリティエラーを検出することができる
。

〔実施例〕

第２図は本発明の実施例を示すもので、第１図の構成要
素と対応する構成要素には同一の符号を付して示してあ
り、１０はホストプロセッサシステムで、プロセッサ１
、メモリ２、パリティ生成・検査回路４、ダイレクトメ
モリアクセスコントローラ（以下、ＤＭＡＣ，という）
およびこのパリティ生成・検査回路４をパリティバス７
′に接続するための３状態ゲ一ト回路１４．１５を含ん
でおり、２０はパリティ生成・検査回路６を含む入出力
装置２１のインタフェースであり、第１図の比較器に相
当するＥＯＲゲート回路８、パリティバス７′と上記パ
リティ生成・検査回路６のパリティ人出力端子に接続さ
れたパリティバス７′との接続を制御する３状態ゲ一ト
回路２２．２３と、ＥＯＲゲート回路２４とアンド回路
２５．２７とオア回路２６とを含んでいる。

この実施例において、メモリ２に書込みを行うときには
、プロセッサ１あるいはＤＭＡＣＩＩから書込み／続出
し制御線（以下、Ｒ／Ｗ線、という）１２に“０”が出
力され、パリティ生成・検査回路４はパリティビットを
生成するように動作し、メモリ２から読出しを行うとき
にはこのＲＺＷ線１２は“１”とされて上記パリティ生
成・検査回路４はパリティビットの検査を行うように構
成される。

入出力装置２１からメモリ２にＤＭＡ転送を行う場合に
はメモリ２への書込みであるためにＤＭＡＣＩＩからＲ
／Ｗ線１２に“０”が出力されているが、同時にＤＭＡ
ＣＩＩから転送アクノリッジ“１″がＥＯＲゲート回路
２４に印加されるためにこのゲート回路２４の出力端子
からは“１”が出力されてアンド回路２７により３状態
ゲ一ト回路２２を遮断状態に保ち、また上記のＲ／Ｗ線
１２の“０”によってアンド回路２５の反転出力端子の
出力は“１”になるのでその反転制御端子にこの“１”
が印加される３状態ゲ一ト回路２３も遮断状態となって
、プロセッサシステム１０側のパリティバス７′とイン
タフェース２０内のパリティバス７′とはこれらの３状
態ゲ一ト回路２２．２３により切り離される。

この状態で入出力装置２１からメモリ２にデータの転送
を行う場合には、入出力装置２１においてはパリティ生
成・検査回路６により送出データについてのパリティが
生成されてインタフェース２０内のパリティバス７′に
出力され、またプロセッサシステム１０内では、先にプ
ロセッサ１からのデータをメモリ２に書込む場合につい
て説明したように、プロセッサシステム１０のパリティ
生成・検査回路４がデータバス上の入出力装置２１から
転送されたデータについてパリティビットを生成してＲ
／Ｗ線１２の“０”により導通状態にある３状態ゲ一ト
回路１４からパリティビットをパリティバス７′に送出
し、メモリ２に上記の入出力装置２１からのデータとと
もに書込みを行う。

このパリティバス７′上のパリティビットはインタフェ
ース２０に送られてこのインタフェース内のパリティバ
ス７“が一方の入力端子に接続されているＥＯＲゲート
回路８の他方の入力端子に印加される。したがって、こ
のＥＯＲゲート回路８はパリティバス７′上のパリティ
ビットとパリティバス７″上のパリティビットが一致し
ないときに出力“１″を生じ、この出力は送出側である
入出力装置２１から受信側であるプロセッサシステム１
０との間のデータ伝送に誤りがあることを示すものとな
る。

また、メモリ２から入出力装置２１へのデータ転送に際
しては、ＤＭＡＣＩＩによりＲ／Ｗ線１線上２上モリ２
からの読出しを示す“１”が出力され、プロセッサシス
テム１０のパリティ生成・検査回路４を検査状態に切換
え、このＲ／Ｗ線１２の“１”により導通状態にある３
状態ゲ一ト回路１５を経てメモリ２からのパリティビッ
トをこのパリティ生成・検査回路４のパリティ入力端子
に供給し、データバス３上の入出力装置２１に伝送する
データのパリティチェックを行う。

このとき、入出力装置２１のインタフェース２０の３状
態ゲ一ト回路２２はＲ／Ｗ線１２の“１”および転送ア
クノリッジの“１”によって導通状態にあり、メモリの
パリティビット値がパリティデータとして入出力装置２
１へ送られる。このパリティ値とメモリ２からデータバ
ス３を経由して送られるデータとのパリティ検査は、入
出力装置２１のパリティ生成・検査回路６によって行わ
れる。この場合、メモリパリティエラーが発生すると、
ホストプロセッサシステム内のパリティ生成・検査回路
４、入出力装置２１内のパリティ生成・検査回路６の両
方でエラーが検出されるが、パリティ生成・検査回路４
におけるエラー検出を優先して処理すれば問題を生じな
い。

なお、この実施例の構成においては、プロセッサ１から
のデータのメモリ２への書込み、メモリ２からプロセッ
サ１へのデータの転送、プロセッサ１からのデータの入
出力装置２１への転送および入出力装置２１からプロセ
ッサ１へのデータの転送という４通りの転送態様が上記
以外にあり、これらの転送は本発明とは直接関係しない
ので以下簡単に説明する。　　　　゛ プロセッサ１からのデータをメモリ２に書込む場合には
、プロセッサ１からデータバス上のこのデータについて
パリティ生成・検査回路４においてパリティビットを生
成して、Ｒ／Ｗ線１２が“０”であることにより導通し
ている３状態ゲ一ト回路１４を経てメモリ３にこのパリ
ティビットを供給して上記データとともにこのメモリ３
に書込む。このとき、このパリティバス７′に接続され
ているインタフェース２０の３状態ゲ一ト回路２２はＤ
ＭＡＣＩＩから線１３を介して送られてくる転送アクノ
リッジが“０”でＲ／Ｗ線が“０”であるためＥＯＲゲ
ート回路２４の出力端子が“０”となるが、入出力装置
選択信号が“０”であるため３状態ゲ一ト回路２２は遮
断状態となり、またこの入出力装置２１が選択されてい
ないのでアンド回路２５の反転出力は“１”となってこ
の出力が反転入力端子に印加される３状態ゲ一ト回路２
３も遮断状態となるため、このパリティバス７′と入出
力装置２１のパリティバスとは切り離される。

メモリ２からデータを読出してプロセッサ１に転送する
場合には、Ｒ／Ｗ線１２が“１”となるのでメモリ側の
パリティ生成・検査回路４のパリティ入力端の３状態ゲ
一ト回路１５はメモリ２からのパリティをこのパリティ
生成・検査回路１５のパリティ入力端子に供給してパリ
ティチェックを行わせる。このときインタフェース２０
への入出力装置選択入力、転送アクノリッジ入力ともに
“０″であるためアンド回路２７．２５により３状態ゲ
一ト回路２２．２３は共に遮断状態を保ち、パリティバ
ス７′と７′′とは切り離される。

プロセッサ１からのデータが入出力装置２１に転送され
るときには、Ｒ／Ｗ線１２は“０″であり、同時に転送
アクノリッジ１３が“０”、入出力装置選択人力が“１
”となるので３状態ゲ一ト回路２２は導通し、プロセッ
サ１から読出したデータについてメモリ側のパリティ生
成・検査回路４が生成したパリティをパリティバス？’
　、？”を経て入出力装置２１のパリティ生成・検査回
路６に転送してプロセッサからのデータのパリティを検
査する。

入出力装置２１からプロセッサ１ヘデータを転送すると
きにはＲ／Ｗ線１２は“１”となり、入出力装置選択人
力も“１”となるのでインタフェース２０の３状態ゲ一
ト回路２３は導通状態となって、゛入出力装置２１のパ
リティ生成・検査回路６により生成されたパリティをパ
リティバス７′、７′、３状態ゲ一ト回路１５を経てホ
ストプロセッサシステムのパリティ生成・検査回路４に
送り、この回路において入出力装置からのデータのパリ
ティを検査する。

〔発明の効果〕

本発明によれば、メモリに入出力装置からＤＭＡにより
転送されてきたデータを書込むときには、メモリに書込
まれるデータに基づいて生成されたパリティが付加され
ているので、従来のように入出力装置側から転送された
パリティを記憶する場合と異なり、入出力装置からこの
メモリに至る転送期間にデータにエラーが生じてもメモ
リからの読出しの際にエラー状態になることがなく、シ
かもこの転送期間に発生したエラーは比較器により検出
できるという格別の効果を達成することができる。

【図面の簡単な説明】 第１図は本発明の原理図、第２図は本発明の実施例を示
す図、第３図は従来例を示す図である。 １はプロセッサ、２はメモリ、３はデータバス、４はメ
モリ側のパリティ生成・検査回路、５は入出力装置、６
はこの入出力装置側のパリティ生成・検査回路、７′は
メモリ側のパリティバス、７“′は入出力装置側のパリ
ティ生成・検査回路、８は比較器である。

Claims (1)

1. 【特許請求の範囲】 プロセッサ（１）と、メモリ（２）と、このメモリに書
   込む際にパリティビットを生成するとともにこのメモリ
   から読出しを行う際には読出したデータについてパリテ
   ィチェックを行うメモリ側のパリティ生成・検査回路（
   ４）と、転送するデータにパリティビットを付加するパ
   リティ生成・検査回路（６）を備えて上記のプロセッサ
   およびメモリとの間でデータ転送を行う入出力装置（５
   ）と、上記プロセッサ、メモリ、メモリ側のパリティ生
   成・検査回路と入出力装置の間を接続するデータバス（
   ３）およびパリティバスとを含むプロセッサシステムに
   おいて、 メモリ側のパリティバス（７′）上のパリティビットと
   入出力装置側のパリティバス（７″）上のパリティビッ
   トとを比較する比較器（８）を設け、これらのパリティ
   が不一致となることによって伝送の誤りを検出するよう
   にしたことを特徴とするパリティチェック方式。