JPS6373437A - パリテイ回路検査方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明はパリテイ・ビット及び反転手段で反転したパリ
テイ・ビットのどちらか一方をパリテイ・ビット選択手
段で選択してパリテイ・チェック回路に送ってパリティ
を検査するのでパリティΦチェック回路自体の正常異常
の判定が容易である。

〔産業上の利用分野〕

本発明はコンピュータのデータのパリティ回路検査方式
に係り、特に　パリテイ・ビットを付加したデータを検
査することによりデータの転送の際の誤りを検出してパ
リテイ・エラー信号を出力するパリティ拳チェック回路
のパリティ回路検査方式に関する。

〔従来の技術〕

従来、パリティ回路検査の方式としては第３図に示すも
のがあった０本方式では、パリティ−ビットすなわちデ
ータ符号に１ビット余分のビットを付加して、符号中の
１の総和が必ず奇数又は偶数になるようにし、パリテイ
・チェック回路１により符号中に１ビツトの誤りがあれ
ば偶数または奇数の検査をすることにより誤り符号の検
出をすることができるものである。パリティｅビットは
データがコンピュータの演算装置等から記憶装置として
のメモリ５や入出力装置等へ転送されるときにデータに
付けて出され、その転送の際にパリテイ・チェック回路
１により検査に使用される。

〔発明が解決しようとする問題点〕

ところで、従来のパリティ回路検査方式にあってはデー
タ転送の際の誤りを検出するパリティ・チェツク回路１
自体の動作が正常であるか異常であるかを判定するには
、電源を切る１等の方式により意識的にメモリ５の内容
を破壊した後にパリティの検査を行い、パリテイ・エラ
ー信号が発生するか否かによりパリティ・チェツク回路
１自体の動作を検査しなければならない、そのため、コ
ンピュータの運用中であって、メモリ５の内容を保持し
なければならない場合には、パリテイ・チェック回路１
の動作が正常か否かについては確認することができなか
った。

そこで、本発明はコンピュータの運用中であっても容易
にパリテイ・チェック回路の正常異常について判定する
ことができるパリティ回路検査方式を提供することを目
的としてなされたものである。

〔問題点を解決するための手段〕

本発明は第１図に示すように　パリテイ・ビットを付加
したデータを検査することによりデータの転送の際の誤
りを検出してパリテイ・エラー信号を出力するパリテイ
・チェック回路ｌを有するパリティ回路検査の方式にお
いて、パリテイ・ビットのパリティを反転させる反転手
段２と、パリテイ・ビット及び反転したパリテイ・ビッ
トのどちらか一方を選択してパリテイ・チェック回路ｌ
に転送するパリテイ・ビット選択手段３とを設けたもの
である。

〔作用〕

本発明では、データに付加したパリティｅビットをパリ
テイ・ビット選択手段３で選択しパリティ舎チェック回
路ｌに転送してデータのパリテイ・チェックを行う０次
にパリティ−ビットのパリティを反転手段２で反転させ
たパリテイ・ビットをパリテイ・ビット選択手段３で選
択してパリテイ・チェック回路１に転送してデータのパ
リテイ・チェックを行う、もし、データのパリティが正
しければ、それを反転させたパリテイ・ビットを有する
データについてのパリティは誤りと判定しパリテイ・チ
ェック回路ｌはパリティ−エラー信号を出力する。しか
し、パリティ・チェツク回路１自体の動作に異常がある
場合は反転したパリテイ・ビットを有するデータについ
ても正しい旨の判定を下してパリテイ・エラー信号を出
力しないことになる。また、データのパリティが誤って
いる場合についても同様にパリティ・チェツク回路１自
体の正常異常について判定をすることができる。

〔実施例〕

次に本発明に係るパリティ回路検査方式について説明す
る。

第２図において、ｌはパリテイ・チェック回路であり、
パリティ参ビットを付加したデータのパリティを検査し
て誤りがある場合はパリテイ・エラー信号を出力するも
ので例えば、排他的論理和により実現することができる
。

３はパリテイ・ビット選択手段であり、データに付加し
たパリテイ・ビット及び反転手段２としてＮＯＴ素子１
２で反転したパリテイ・ビットをパリテイ・チェック回
路１に転送するものである。

４はパリティ作成回路であり転送されたデータ符号に中
の１の総和が奇数または偶数になるように１ビット余分
のビット、すなわちパリティｅビットを加えるものであ
る。

５は書き込み読み出し回走メモリであり、パリティービ
ットを付加したデータの書き込み読み出しを行うもので
ある。

６はデータの処理を行うＣＰＵである。

１２はＮＯＴ素子であり、反転手段２に相当する。

本実施例は次のように作動する。

パリティ作成回路４によりパリテイ・ビットを付加され
たデータは書込み読み出し可能メモリ５に書き込まれる
。当該データが読み出されるとそのパリテイ・ビットは
パリテイ・ビット選択手段３に選択されてデータととも
にパリテイ・チェック回路１に転送されてパリティに誤
りがあるか否かが検査され誤りがある場合にはパリテイ
・エラー信号が出力される０次に書込み読み出し可能メ
モリ５から読み出されたパリテイ・ビットのパリティを
ＮＯＴ素子１２で反転したものをパリテイ・ビット選択
手段３により選択してデータとともにパリティ拳チェッ
ク回路１に転送してそのパリティを検査する。この場合
もし、パリテイ・チェック回路１が正常であるならば反
転しないパリテイ・ビットの場合と反転した場合とでは
パリテイ・エラー信号の出力があるか否かの違いがある
。一方、反転したパリテイ・ビットの場合でも反転しな
い場合でもパリテイ・エラー信号の出力が両方ともあっ
たり又はなかったりするときはパリティ・チェツク回路
１自体が異常であると判断することができる。

〔発明の効果〕

こうして、本発明の構成から明らかなようにコンピュー
タの運用中であっても本発明を使用することによりメモ
リの内容を破壊することなくパリテイ・チェック回路の
正常異常の判定をすることができるので簡単な構成で信
頼性のあるパリティ回路検査方式提供することができる
。また、パリテイ・チェック回路が正常である場合には
どのパリテイ・ビットが破壊されたかを特定することが
できる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は、実施例に
係るブロック図、第３図は、従来例に係るブロック図で
ある。 ｌ・・・パリティチェック回路 ２・・・反転手段 ３・・・パリテイ・ビット選択手段 従来イク１に係る１０９７図 第　３１！Ｉ

Claims (1)

1. 【特許請求の範囲】 パリテイ・ビットを付加したデータを検査することによ
   りデータの転送の際の誤りを検出してパリテイ・エラー
   信号を出力するパリテイ・チェック回路（１）を有する
   パリテイ回路検査の方式において、 パリテイ・ビットのパリテイを反転させる反転手段（２
   ）と、 パリテイ・ビット及び反転手段（２）が反転したパリテ
   イ・ビットのどちらか一方を選択してパリテイ・チェッ
   ク回路（１）に転送するパリテイ・ビット選択手段（３
   ）とを設け異なった２種類のパリテイ・ビットをパリテ
   イ・チェック回路にどちらか一方を供給することを特徴
   とするパリテイ回路検査方式。