JPS6232821B2 - - Google Patents
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- JPS6232821B2 JPS6232821B2 JP56022549A JP2254981A JPS6232821B2 JP S6232821 B2 JPS6232821 B2 JP S6232821B2 JP 56022549 A JP56022549 A JP 56022549A JP 2254981 A JP2254981 A JP 2254981A JP S6232821 B2 JPS6232821 B2 JP S6232821B2
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- 208000011580 syndromic disease Diseases 0.000 claims description 44
- 238000001514 detection method Methods 0.000 claims description 5
- 230000010365 information processing Effects 0.000 claims description 5
- 230000006870 function Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
本発明は誤り訂正機能を有する記憶装置に対す
る擬似故障を生成させることのできる情報処理装
置に関する。 近年、情報処理装置の信頼性に対する要求は増
大している。一方、処理内容の複雑化、および処
理量の増加にともない情報処理装置内の記憶装置
の記憶容量も増加しており、記憶装置の信頼性は
低下してしまう。この対策として、本来のデータ
ビツトに冗長ビツト（誤り訂正符号）を付加して
記憶するとともに、誤り検出訂正回路を設け、記
憶内容に生ずる誤りを訂正しつつ実行する誤り訂
正機能が多く採用されている。 誤り訂正機能の故障には、誤り未検出および検
出誤りの誤訂正等の複数の種類があり、誤り訂正
機能の正常性評価の際には充分な考慮を払う必要
がある。記憶回路の誤り訂正機能の試験方法とし
て誤りを含んだ誤り訂正符号付データを記憶回路
に書き込み、この情報を読み出す際に誤りを正し
く検出し、正しく訂正することを確認するという
方法がとられる。従来、誤りを含む誤り訂正符号
付データを生成する方法としては、予め誤りを含
む誤り訂正符号付データを外部記憶回路に準備し
記憶回路に書き込む手法、全て“０”のデータの
ような固定パターンを誤りデータに指定し、この
データに対する訂正を確認する手法、および特開
昭52−2341号公報が示すように前記固定パターン
を誤りデータの一部として用い該誤りデータに対
する訂正を確認する方法がある。 しかしながら、前者は任意のビツトに対して誤
りを生成できる利点がある一方で、外部記憶上の
データに誤りを生成するという複雑な手続きを外
部で行う必要があるとともに、外部記憶上に誤り
訂正符号という冗長なデータを保持せねばならな
いという欠点がある。 また、後２者は、エラー生成用のハードウエア
量が少ないが、誤りビツト位置が固定となるかま
たは任意のビツト位置に誤りを生成できるが、誤
り生成のために多数のレジスタと複雑な制御回路
を設ける必要があるという欠点がある。 本発明の目的は誤り訂正符号付データの任意の
ビツト位置に対する誤り生成を簡単な少ないハー
ドウエアで実現できるようにした情報処理装置を
提供することにある。 本発明の装置は誤り訂正符号を付加したデータ
を保持するデータレジスタと、該データレジスタ
の出力を参照し、該出力データのビツト対応の誤
り訂正位置検出情報であるシンドロームを生成す
るシンドローム生成回路と、 擬似誤りの該出力データのビツト位置に対応す
るシンドロームを保持する擬似シンドロームレジ
スタと、 前記シンドローム生成回路の出力と該擬似シン
ドロームレジスタの出力とを切替える切替回路
と、 該切替回路に前記２つの出力の一方を選択する
ことを指示する指示回路と、 該切替回路の出力として転送されるシンドロー
ムから該誤りビツト位置を解読し前記データレジ
スタから転送される出力データの該誤りビツト位
置に対応する１ビツトデータを反転し他のビツト
は反転せずに出力する反転データ生成回路とから
構成される。 次に本発明について図面を参照して詳細に説明
する。第１図を参照すると、本発明の第１の実施
例は、データレジスタ１、シンドローム生成回路
２、擬似シンドロームレジスタ３、切替回路４、
モード指示フリツプフロツプ５、およびデータ訂
正回路（反転データ生成回路）６から構成されて
いる。 次にこの実施例の動作を詳細に説明する。デー
タレジスタ１からの誤り訂正符号付データは、入
力データに対応したシンドローム値を生成するシ
ンドローム生成回路２に供給される。データに生
成される擬似誤りのビツト位置を指定する擬似シ
ンドロームレジスタ３の出力は切替回路４に送ら
れ、モード表示フリツプフロツプ５の指示により
シンドローム生成回路２の出力と切替出力されて
反転データ生成回路６に送られる。反転データ生
成回路６は、切替回路４の出力シンドローム値を
受け、シンドローム値を解析して誤りビツト位置
を判定し、データレジスタ１から送られるデータ
上の誤りビツト位置に対応する１ビツトのデータ
の真／偽を反転し、他のビツトは反転せずに出力
する。
る擬似故障を生成させることのできる情報処理装
置に関する。 近年、情報処理装置の信頼性に対する要求は増
大している。一方、処理内容の複雑化、および処
理量の増加にともない情報処理装置内の記憶装置
の記憶容量も増加しており、記憶装置の信頼性は
低下してしまう。この対策として、本来のデータ
ビツトに冗長ビツト（誤り訂正符号）を付加して
記憶するとともに、誤り検出訂正回路を設け、記
憶内容に生ずる誤りを訂正しつつ実行する誤り訂
正機能が多く採用されている。 誤り訂正機能の故障には、誤り未検出および検
出誤りの誤訂正等の複数の種類があり、誤り訂正
機能の正常性評価の際には充分な考慮を払う必要
がある。記憶回路の誤り訂正機能の試験方法とし
て誤りを含んだ誤り訂正符号付データを記憶回路
に書き込み、この情報を読み出す際に誤りを正し
く検出し、正しく訂正することを確認するという
方法がとられる。従来、誤りを含む誤り訂正符号
付データを生成する方法としては、予め誤りを含
む誤り訂正符号付データを外部記憶回路に準備し
記憶回路に書き込む手法、全て“０”のデータの
ような固定パターンを誤りデータに指定し、この
データに対する訂正を確認する手法、および特開
昭52−2341号公報が示すように前記固定パターン
を誤りデータの一部として用い該誤りデータに対
する訂正を確認する方法がある。 しかしながら、前者は任意のビツトに対して誤
りを生成できる利点がある一方で、外部記憶上の
データに誤りを生成するという複雑な手続きを外
部で行う必要があるとともに、外部記憶上に誤り
訂正符号という冗長なデータを保持せねばならな
いという欠点がある。 また、後２者は、エラー生成用のハードウエア
量が少ないが、誤りビツト位置が固定となるかま
たは任意のビツト位置に誤りを生成できるが、誤
り生成のために多数のレジスタと複雑な制御回路
を設ける必要があるという欠点がある。 本発明の目的は誤り訂正符号付データの任意の
ビツト位置に対する誤り生成を簡単な少ないハー
ドウエアで実現できるようにした情報処理装置を
提供することにある。 本発明の装置は誤り訂正符号を付加したデータ
を保持するデータレジスタと、該データレジスタ
の出力を参照し、該出力データのビツト対応の誤
り訂正位置検出情報であるシンドロームを生成す
るシンドローム生成回路と、 擬似誤りの該出力データのビツト位置に対応す
るシンドロームを保持する擬似シンドロームレジ
スタと、 前記シンドローム生成回路の出力と該擬似シン
ドロームレジスタの出力とを切替える切替回路
と、 該切替回路に前記２つの出力の一方を選択する
ことを指示する指示回路と、 該切替回路の出力として転送されるシンドロー
ムから該誤りビツト位置を解読し前記データレジ
スタから転送される出力データの該誤りビツト位
置に対応する１ビツトデータを反転し他のビツト
は反転せずに出力する反転データ生成回路とから
構成される。 次に本発明について図面を参照して詳細に説明
する。第１図を参照すると、本発明の第１の実施
例は、データレジスタ１、シンドローム生成回路
２、擬似シンドロームレジスタ３、切替回路４、
モード指示フリツプフロツプ５、およびデータ訂
正回路（反転データ生成回路）６から構成されて
いる。 次にこの実施例の動作を詳細に説明する。デー
タレジスタ１からの誤り訂正符号付データは、入
力データに対応したシンドローム値を生成するシ
ンドローム生成回路２に供給される。データに生
成される擬似誤りのビツト位置を指定する擬似シ
ンドロームレジスタ３の出力は切替回路４に送ら
れ、モード表示フリツプフロツプ５の指示により
シンドローム生成回路２の出力と切替出力されて
反転データ生成回路６に送られる。反転データ生
成回路６は、切替回路４の出力シンドローム値を
受け、シンドローム値を解析して誤りビツト位置
を判定し、データレジスタ１から送られるデータ
上の誤りビツト位置に対応する１ビツトのデータ
の真／偽を反転し、他のビツトは反転せずに出力
する。
【表】
【表】
表１は１ビツトエラー訂正／２ビツトエラー検
出の誤り訂正符号の説明表である。本表のデータ
ビツト部で論理“１”を記したビツト位置の排他
的論理和によりチエツクビツトＣ０〜Ｃ３の生成
が可能である。また、本表のデータビツトおよび
チエツクビツト部“１”を記したビツト位置を横
方向に抽出して排他的論理和をとることによりシ
ンドローム値Ｓ０，Ｓ１，Ｓ２，およびＳ３が得
られる。これらの論理を表の下部に示す。 次に第１図の実施例に表１の誤り訂正符号を適
用した例を詳細に説明する。 シンドローム生成回路２は表１に示したシンド
ローム生成論理により構成されており、例えば、
ビツト３がエラーであれば、その出力は“0110”
となる。シンドローム値は誤りビツトにより相異
なり、モード指示フリツプフロツプ５の値がシン
ドローム生成回路２出力の選択を切替回路４に指
示する場合には、反転データ生成回路６はシンド
ローム値をビツト位置に復号化して、誤りビツト
位置を指摘し、データレジスタ１の対応するビツ
ト位置データを反転することにより１ビツト誤り
が訂正される。 一方、データレジスタ１に正しい誤り訂正符号
付データがセツトされ、擬似シンドロームレジス
タ３に表１に記載されたシンドローム値の一つが
セツトされ、モード指示フリツプフロツプ５が切
替回路４に擬似シンドロームレジスタ出力の選択
を指示する場合には、反転データ生成回路６にお
いて、擬似シンドロームレジスタ出力の示すビツ
ト位置に対応する１ビツトデータが反転されるの
で反転データ訂正回路６の出力として１ビツトエ
ラーデータが得られる。 第２図は本発明の第２の実施例を示す図であ
る。本発明の第２の実施例は、メモリ１０、デー
タレジスタ１、シンドローム生成回路２、擬似シ
ンドロームレジスタ３、切替回路４、モード指示
フリツプフロツプ５、および反転データ生成回路
６から構成されている。 次に本実施例の動作を詳細に説明する。 第２図を参照すると、メモリ１０の出力はデー
タレジスタ１１に転送される。シンドローム生成
回路２、擬似シンドロームレジスタ３、切替回路
４、モード指示フリツプフロツプ５、および反転
データ生成回路６は第１図に示す各構成要素と同
じ機能を有し、反転データ生成回路６の出力はデ
ータレジスタ１１に転送される。本実施例におい
て、モード指示フリツプフロツプ５が切替回路４
にシンドローム生成回路２からの出力の選択を指
示する場合には、メモリ１０から転送されたデー
タに１ビツトエラーがあると、上述の第１図に示
した手順で反転データ生成回路６から訂正データ
が出力され、これをデータレジスタ１１に転送す
ることにより訂正が行なわれる。一方、モード指
示フリツプフロツプ５が擬似シンドロームレジス
タ３の出力の選択を切替回路４に指示する場合に
は、メモリ１０から転送された正しいデータに対
して、第１図で上述した手順により１ビツトエラ
ーが生成され、反転データ生成回路６からデータ
レジスタ１１にセツトされることにより１ビツト
エラーデータが得られる。ここでモード指示フリ
ツプフロツプ５からの出力でシンドローム生成回
路２の選択指示して前述の動作を行うことにより
１ビツトエラーデータの訂正を行うことにより、
１ビツトエラー訂正回路の試験を容易に実施でき
る。また、データレジスタ１の出力を他の装置に
転送することにより、１ビツトエラーを他装置に
伝送できる。 また第２図において、本発明で追加したハード
ウエアは擬似シンドロームレジスタ３と、切替回
路４とモード指示フリツプフロツプ５のみであり
他の構成要素１，２，６および１０は誤り訂正機
能を実現するために設けられている。 以上本発明によれば、従来の誤り検出訂正回路
に少量の金物量を追加することにより１ビツト誤
りデータを容易に生成できる。また、本実施例で
はデータビツト＋チエツクビツト＝12ビツト、シ
ンドローム＝４ビツトを例として説明したが、ビ
ツト幅が拡張されても１ビツトエラー生成のため
追加する金物量の増加は少くてよい。例えば、デ
ータビツト＋チエツクビツト＝72ビツトの場合に
は、シンドロームは８ビツトで済み、データが５
〜６倍に増加したのに比較し、追加する金物量は
1.6倍にしかならない。 本発明には、誤り訂正コード付データの任意の
ビツト位置に対するエラー生成を極めて少いハー
ドウエア量の増加で実現できるという効果があ
る。
出の誤り訂正符号の説明表である。本表のデータ
ビツト部で論理“１”を記したビツト位置の排他
的論理和によりチエツクビツトＣ０〜Ｃ３の生成
が可能である。また、本表のデータビツトおよび
チエツクビツト部“１”を記したビツト位置を横
方向に抽出して排他的論理和をとることによりシ
ンドローム値Ｓ０，Ｓ１，Ｓ２，およびＳ３が得
られる。これらの論理を表の下部に示す。 次に第１図の実施例に表１の誤り訂正符号を適
用した例を詳細に説明する。 シンドローム生成回路２は表１に示したシンド
ローム生成論理により構成されており、例えば、
ビツト３がエラーであれば、その出力は“0110”
となる。シンドローム値は誤りビツトにより相異
なり、モード指示フリツプフロツプ５の値がシン
ドローム生成回路２出力の選択を切替回路４に指
示する場合には、反転データ生成回路６はシンド
ローム値をビツト位置に復号化して、誤りビツト
位置を指摘し、データレジスタ１の対応するビツ
ト位置データを反転することにより１ビツト誤り
が訂正される。 一方、データレジスタ１に正しい誤り訂正符号
付データがセツトされ、擬似シンドロームレジス
タ３に表１に記載されたシンドローム値の一つが
セツトされ、モード指示フリツプフロツプ５が切
替回路４に擬似シンドロームレジスタ出力の選択
を指示する場合には、反転データ生成回路６にお
いて、擬似シンドロームレジスタ出力の示すビツ
ト位置に対応する１ビツトデータが反転されるの
で反転データ訂正回路６の出力として１ビツトエ
ラーデータが得られる。 第２図は本発明の第２の実施例を示す図であ
る。本発明の第２の実施例は、メモリ１０、デー
タレジスタ１、シンドローム生成回路２、擬似シ
ンドロームレジスタ３、切替回路４、モード指示
フリツプフロツプ５、および反転データ生成回路
６から構成されている。 次に本実施例の動作を詳細に説明する。 第２図を参照すると、メモリ１０の出力はデー
タレジスタ１１に転送される。シンドローム生成
回路２、擬似シンドロームレジスタ３、切替回路
４、モード指示フリツプフロツプ５、および反転
データ生成回路６は第１図に示す各構成要素と同
じ機能を有し、反転データ生成回路６の出力はデ
ータレジスタ１１に転送される。本実施例におい
て、モード指示フリツプフロツプ５が切替回路４
にシンドローム生成回路２からの出力の選択を指
示する場合には、メモリ１０から転送されたデー
タに１ビツトエラーがあると、上述の第１図に示
した手順で反転データ生成回路６から訂正データ
が出力され、これをデータレジスタ１１に転送す
ることにより訂正が行なわれる。一方、モード指
示フリツプフロツプ５が擬似シンドロームレジス
タ３の出力の選択を切替回路４に指示する場合に
は、メモリ１０から転送された正しいデータに対
して、第１図で上述した手順により１ビツトエラ
ーが生成され、反転データ生成回路６からデータ
レジスタ１１にセツトされることにより１ビツト
エラーデータが得られる。ここでモード指示フリ
ツプフロツプ５からの出力でシンドローム生成回
路２の選択指示して前述の動作を行うことにより
１ビツトエラーデータの訂正を行うことにより、
１ビツトエラー訂正回路の試験を容易に実施でき
る。また、データレジスタ１の出力を他の装置に
転送することにより、１ビツトエラーを他装置に
伝送できる。 また第２図において、本発明で追加したハード
ウエアは擬似シンドロームレジスタ３と、切替回
路４とモード指示フリツプフロツプ５のみであり
他の構成要素１，２，６および１０は誤り訂正機
能を実現するために設けられている。 以上本発明によれば、従来の誤り検出訂正回路
に少量の金物量を追加することにより１ビツト誤
りデータを容易に生成できる。また、本実施例で
はデータビツト＋チエツクビツト＝12ビツト、シ
ンドローム＝４ビツトを例として説明したが、ビ
ツト幅が拡張されても１ビツトエラー生成のため
追加する金物量の増加は少くてよい。例えば、デ
ータビツト＋チエツクビツト＝72ビツトの場合に
は、シンドロームは８ビツトで済み、データが５
〜６倍に増加したのに比較し、追加する金物量は
1.6倍にしかならない。 本発明には、誤り訂正コード付データの任意の
ビツト位置に対するエラー生成を極めて少いハー
ドウエア量の増加で実現できるという効果があ
る。
第１図は本発明の一実施例を示す図、および第
２図は本発明の第２の実施例を示す図である。 第１図および第２図において、１……データレ
ジスタ、２……シンドローム生成回路、３……擬
似シンドロームレジスタ、４……切替回路、５…
…モード指示FF、６……反転データ生成回路、
１０……メモリ、１１……データレジスタ。
２図は本発明の第２の実施例を示す図である。 第１図および第２図において、１……データレ
ジスタ、２……シンドローム生成回路、３……擬
似シンドロームレジスタ、４……切替回路、５…
…モード指示FF、６……反転データ生成回路、
１０……メモリ、１１……データレジスタ。
Claims (1)
- 【特許請求の範囲】 １ 誤り訂正符号を付加したデータを保持するデ
ータレジスタと、該データレジスタの出力データ
のビツト対応の誤り訂正位置検出情報であるシン
ドロームを生成するシンドローム生成回路と、 擬似誤りの該出力データのビツト位置に対応す
るシンドロームを保持する擬似シンドロームレジ
スタと、 前記シンドローム生成回路の出力と該擬似シン
ドロームレジスタの出力とを切替える切替回路
と、 該切替回路に前記２つの出力の一方を選択する
ことを指示する指示回路と、 該切替回路の出力として転送されるシンドロー
ムから誤りビツト位置を解読し前記データレジス
タから転送される出力データの該誤りビツト位置
に対応する１ビツトデータを反転し他のビツトは
反転せずに出力する反転データ生成回路とを有す
ることを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56022549A JPS57138099A (en) | 1981-02-18 | 1981-02-18 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56022549A JPS57138099A (en) | 1981-02-18 | 1981-02-18 | Information processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57138099A JPS57138099A (en) | 1982-08-26 |
| JPS6232821B2 true JPS6232821B2 (ja) | 1987-07-16 |
Family
ID=12085912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56022549A Granted JPS57138099A (en) | 1981-02-18 | 1981-02-18 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57138099A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63284776A (ja) * | 1987-05-15 | 1988-11-22 | Toshiba Electric Equip Corp | シ−リングロ−ゼツト |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59146497A (ja) * | 1983-01-29 | 1984-08-22 | Fujitsu Ltd | メモリ読出し方式 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5384654A (en) * | 1976-12-30 | 1978-07-26 | Fujitsu Ltd | Error correction circuit having test function |
| JPS5436147A (en) * | 1977-08-26 | 1979-03-16 | Nec Corp | Control unit for microprogram |
| JPS5532110A (en) * | 1978-08-28 | 1980-03-06 | Fujitsu Ltd | Check circuit for error correcting circuit |
-
1981
- 1981-02-18 JP JP56022549A patent/JPS57138099A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5384654A (en) * | 1976-12-30 | 1978-07-26 | Fujitsu Ltd | Error correction circuit having test function |
| JPS5436147A (en) * | 1977-08-26 | 1979-03-16 | Nec Corp | Control unit for microprogram |
| JPS5532110A (en) * | 1978-08-28 | 1980-03-06 | Fujitsu Ltd | Check circuit for error correcting circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63284776A (ja) * | 1987-05-15 | 1988-11-22 | Toshiba Electric Equip Corp | シ−リングロ−ゼツト |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57138099A (en) | 1982-08-26 |
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