JPS61192100A

JPS61192100A - 半導体記憶装置

Info

Publication number: JPS61192100A
Application number: JP60033732A
Authority: JP
Inventors: Hideto Hidaka; 秀人日高; Kazuyasu Fujishima; 一康藤島; Masaki Kumanotani; 正樹熊野谷; Hideji Miyatake; 秀司宮武; Katsumi Dousaka; 勝己堂阪; Tsutomu Yoshihara; 吉原　務
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1985-02-20
Filing date: 1985-02-20
Publication date: 1986-08-26

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、誤り検出・訂正（以下ｒＥＣＣＪという）機
能を備えた半導体記憶装置に関するものである。

〔従来の技術〕

近来、半導体記憶装置の高集積化に伴い、α粒子の入射
によるメモリセルの誤動作、すなわち、ソフトエラーが
問題となっている。この対策として、ＥＣＣ機能を同一
半導体基板上に備えたオンチップＥＣＣが行なわれてい
る。

第５図に従来のオンチップＥＣＣ半導体記憶装置の回路
例を示す。第５図において、１はデータ・ビットａが入
力される入力端子、２はデータ・ビットａからライト・
チェック・ビットｂを発生するライト・チェック・ビッ
ト発生回路、３はデータ・ビットａを入力し新たなデー
タ・ビットＣを出力するデータ・ビット・メモリセル・
アレイ、４はライト・チェック・ビットｂを入力し新た
なライト・チェック・ビットｄを出力するチェック・ビ
ット・メモリセル・アレイ、５はデータ・ビットＣを入
力し新たなチェック・ビットｅを出力するリード・チェ
ック・ビット発生回路、６は排他的論理和の機能を有し
シンドロームｆを出力するシンドローム発生回路、７は
シンドロームｆをデコードしシンドロームデコードデー
タｇを出力するシンドロームデコーダ、８はシンドロー
ムデコードデータｇによりデータ・ビットＣおよびライ
ト・チェック・ビットｄを訂正し訂正データｈおよび外
部出力用データｉを出力するデータ訂正回路、９は外部
へ出力する外部出力データｊを選択するアドレスデコー
ダ、１０は外部出力データｊを出力するための出力端子
、Ａはデータ・ビット・メモリセル・アレイ３とチェッ
ク・ビット・メモリセル・アレイ４から構成されるメモ
リセル・アレイである。

次にこのような構成された装置の動作について説明する
。入力端子１に入力されたｍ０ビツトのデータ・ビット
ａの書き込み時に、ライト・チェック・ビット発生回路
２により、データ・ビットａを含む複数ビーｚト（ｍビ
ットとする）のデータ・ピントに対してライト・チェッ
ク・ビット（ｋビットとする）ｂを発生させ、このライ
ト・チェック・ビットｂおよびｍビットのデータ・ビッ
トａをチェック・ビット・メモリセル・アレイ４および
データ・ビット・メモリセル・アレイ３に書き込む。

メモリセル・アレイＡからのデータ読み出し時にｍビッ
トのデータ・ビットＣとにビットのライト・チェック・
ビットｄを同時に読み出し、リード・チェック・ビット
発生回路５により、このｍビットのデータ・ビットＣか
ら新たなチェック・ビットとしてのり−ド・チェック・
ビットｅを発生させる０次にシンドローム発生回路６に
より、このリード・チェック・ビットｅとメモリセル・
アレイＡから読み出されたライト・チェック・ビットｄ
とのビット毎の排他的論理和をとる。この結果、すべて
のビットが「０」となれば誤りなし、そうでなければ誤
りありと判定する。すべてのビットがｒＯＪということ
は、リード・チェック・ビットｅとライト・チェック・
ビットｄとが一敗していることを意味する。上述した排
他的論理和のデータをシンドロームと呼ぶ。シンドロー
ムはにビットからなるデータ列である。シンドローム発
生回路６はシンドロームｆをシンドロームデコーダ７へ
出力する。

上述したシンドロームｆには誤りビットの位置情報が含
まれており、これをシンドロームデコーダ７によりデコ
ードすることにより、ｍビット中のどのビットが誤りで
あるかが分かる。これに従って、データ訂正回路８にお
いて、ｍビットのデータ・ビットＣとにビットのライト
・チェック・ビットｄのうちの誤りビットを訂正、すな
わち、反転する。一般には、ｍビットの訂正されたデー
タ群中外部データ出力となるのはｍ０ビツトである。こ
の場合、ｍ０≦ｍビットである。従ってアドレスデコー
ダ９から出力される外部出力データｊは、アドレスデコ
ーダ９に入力されるアドレス情報ｋにしたがって選択さ
れ、出力される。アドレスデコーダ９は、多くの場合、
アクセス用のデコーダ（図示されない）と大部分を兼用
することができる。

ライト・チェック・ビット発生回路２．リード・チェッ
ク・ビット発生回路５は、ｍビットのデータ・ビットか
ら誤り検出・訂正符号の構成にしたがってチェック・ビ
ットを生成する回路であり、論理操作は両者同じである
ので、同一回路で兼用する方式もある。また、シンドロ
ーム発生回路６は、前述したように、メモリセル・アレ
イＡから読み出されたライト・チェック・ビットｄとリ
ード・チェック・ビット発生回路５においてデータ・ビ
ットＣから新たに発生したリード・チェック・ビットｅ
とのビット毎の排他的論理和をとる回路である。シンド
ロームデコーダ７は、ｋビットのシンドロームｆをｍビ
ットのデータ・ビットＣおよびにビットのライト・チェ
ック・ビットｄのうちの誤りビットを指定するｍ　＋　
ｋビットの符号に変換するデコーダであり、たとえば、
ｍ＋にビットのうち、誤りビット位置のみ「１」で他は
［０」となる出力を得る。データ訂正回路８は、シンド
ロームデコーダ７から出力されるシンドロームデコード
データｇと訂正されるべきデータ・ビットＣおよびライ
ト・チェック・ビットｄとのビット毎の排他的論理和を
とる回路であり、これにより、誤りビットのみデータが
反転、すなわち、誤りが訂正される。誤りを訂正された
ｍ　＋　ｋビットの訂正データｈは、再び、メモリセル
・アレイＡ中の所定の位置に書き込まれる。さらに、訂
正されたｍビットのデータ・ビットｉ中アクセスされた
ｍ０ビツトのデータ・ビットがアドレスデコーダ９によ
り選択され、外部出力データｊとなる。

〔発明が解決しようとする問題点〕

従来のオンチップＥＣＣ付半導体記憶装置は以上のよう
に構成されているので、高集積化に伴いデータ・ビット
あるいはチェック・ビットのメモリセル・アレイの機能
テストの時間が増大するという問題があった。

本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、短時間にメモリセル・アレイの
機能テストができる半導体記憶装置を提供することにあ
る。

〔問題点を解決するための手段〕

このような問題点を解決するために本発明は、ライト・
チェ７り・ビット・ラッチ回路出力を出力するライト・
チェック・ビット・ラッチ回路と、ライト・チェック・
ビット・ラッチ回路出力、リード・チェック・ビット発
生回路から出力されるリード・チェック・ビット、チェ
ック・ビット・メモリセル・アレイから出力されるライ
ト・チェック・ビットの３データのうちの２データをシ
ンドローム発生回路に入力するチェック・ビット切り換
え回路とを設けるようにしたものである。

〔作用〕

本発明においては、ライト・チェック・ビット・ラッチ
回路はデータ書き込み時に発生したライト・チェック・
ビットをラッチし、チェック・ビット切り換え回路は入
力される外部制御信号に従ってシンドローム発生回路に
ライト・チェック・ビット、リード・チェック・ビット
、ライト・チェック・ビット・ラッチ出力の３データの
うちの２データを入力する。

〔実施例〕

本発明に係わる半導体記憶装置の一実施例を第１図に示
す。本装置は、第５図に示す従来の半導体記憶装置に加
えて、ライト・チェック・ビット・ラッチ回路１１．チ
ェック・ビット切り換え回路１２およびシンドローム出
力回路１３を備えており、これらの回路は外部制御信号
ＴＥ、Ｃ／Ｄに従って動作する。第１図において第５図
と同一部分又は相当部分には同一符号が付しである。

以下本装置により実現されるテストモードの動作につい
て説明する。

ライト・チェック・ビット・ラッチ回路１１は、データ
書き込み時にライト・チェック・ピント発生回路２で発
生したライト・チェック・ビットｂを一時記憶しておく
ためのラッチ回路である。ライト・チェック・ビットｂ
は、このラッチ回路に蓄えられると同時に、チェック・
ビット・メモリセル・アレイ４に書き込まれる。

リード時には、チェック・ビット切り換え回路１２は、
次に述べる（ａｌ〜（Ｃ１のような動作を行なう。

（ａ）ノーマルモード時、すなわち、外部制御信号ＴＥ
の論理レベルが「Ｌ」の時、リード・チェック・ビット
ｅとチェック・ビット・メモリセル・アレイ４から出力
されるライト・チェック・ビットｄをシンドローム発生
回路６に入力する。これにより、通常のＥＣＣ付読み出
しが行なわれる。

（ｂ）データ・ビットテストモード時、すなわち、外部
制御信号ＴＥの論理レベルが「Ｈ」でＣ／Ｄの論理レベ
ルがｒＬＪの時、リード・チェック・ビットｅとライト
・チェック・ビット・ラッチ回路１１から出力されるラ
イト・チェック・ビット・ランチ回路出力ｍとをシンド
ローム発生回路６に入力する。これにより、データ・ビ
ットｃから発生したリード・チェック・ビットｅとライ
ト・チェック・ビット・ラッチ出力ｍとが比較され、チ
ェック・ビット・メモリセル・アレイ４の良／不良に関
係なく、データ・ビット・メモリセル・アレイ３のテス
トができる。

（Ｃｌチェック・ビットテストモード時、すなわち、外
部制御信号ＴＥの論理レベルがｒＨＪでＣ／Ｄの論理レ
ベルがｒＨＪＯ時、ライト・チェ・ツク・ビットｄとラ
イト・チェック・ビット・う・ソチ回路出力ｍとをシン
ドローム発生回路６に入力する。

これにより、データ・ビット・メモリセル・アレイ３の
良／不良に関係なくチェック・ビット・メモリセル・ア
レイ４のテストができる。

以と述べたチェック・ビット切り換え回路１２の動作（
ａｌ〜（Ｃ）に対応してシンドローム発生回路６から出
力されるシンドロームｆは以下のようになる。（以下、
簡単のために、誤り訂正符号は１ビット誤り訂正符号と
する。）（ａ）チェック・ビット切り換え回路１２の動作が（ａ
）の場合誤り訂正の原理に従って、誤りなしの場合はシンドロー
ムｆは全ビットが「０」となり、１ビット誤りの場合は
シンドロームｒのいくつかが「ｌ」となり、これをシン
ドロームデコーダ７に入力すると、誤り位置指定信号（
シンドロームデコードデータ）ｇが得られ、誤り訂正が
行なわれる。

（ｂ）チェック・ビット切り換え回路１２の動作が（ｂ
ｌの場合シンドロームｆの全ビットはｒＯＪでない場合はデータ
・ビット中に誤りが必ず存在するが、誤りが存在する場
合に必ずシンドロームｆの全ビットがＯでないわけでは
ない。すなわち、誤りが存在していても、全ビットが「
０」になることがある。

（Ｃｌチェック・ビット切り換え回路１２の動作が（Ｃ
）の場合ライト・チェック・ビットｄの誤りビットに対応するビ
ット位置のシンドロームｆが「１」で他はｒＯＪとなる
。従って、この場合はシンドロームｆ中にライト・チェ
ック・ビットｄの誤り情報（誤り位置および個数）がす
べて含まれる。

以上のことにより、データ・ビットテストモードの場合
、シンドロームｆの全ビットがｒＯＪであるか否かによ
り、該当するデータ・ビット中に確実に誤りがあるか、
あるいは、誤りを含む可能性があるかを識別できる。ま
た、チェック・ビットテストモードの場合、シンドロー
ムｆが「１」であるビット位置に相当するライト・チェ
ック・ビットｄが誤りである。

このようにしてチェック・ビット・メモリセル・アレイ
４の良／不良の確実なテストおよびデータ・ビット・メ
モリセル・アレイ３の良／不良の一部テストが可能にな
る。

シンドローム出力回路１３は、このようにして得られた
テストモード時のシンドロームｆの情報を外部へ出力す
る。

以上のテストモード実現のための回路であるライト・チ
ェック・ビット・ラッチ回路１１．チェック・ビット切
り換え回路１２およびシンドローム出力回路１３の回路
図を第２図〜第４図に示す。

第２図に示す回路はライト・チェック・ビット・ラッチ
回路１１の１ビット分の回路であり、複数のＦＥＴから
構成されている。第２図において、２０はライト・チェ
’７り・ビット発生回路２から出力されるライト・チェ
ック・ビットｂが入力される入力端子、２１はライト・
チェック・ビット・ラッチ回路出力ｍをチェック・ビッ
ト切り換え回路１２へ出力するための出力端子である。

この回路は外部制御信号ＴＥ、Ｃ／Ｄの制御を受けず、
常時接続されている。

第３図はチェック・ビット切り換え回路１２を示し、複
数のＯＲ，ＡＮＤ、インバータから構成されている。第
３図において、３０はリード・チェック・ビット発生回
路５からのリード・チェック・ビットｅが入力される入
力端子、３１はチェック・ビット・メモリセル・アレイ
３からのライト・チェック・ビットｄが入力される入力
端子、３２はライト・チェック・ビット・ラッチ回路１
１からのライト・チェック・ビット・ラッチ回路出力ｍ
が入力される入力端子、３３．３４は外部制御信号ＴＥ
が入力される入力端子、３５は外部制御信号Ｃ／Ｄが入
力される入力端子である。第３図に示す論理回路により
、上述した動作（ａｌ〜（Ｃ１の切り換えが実現される
。

第４図はシンドローム出力回路の回路図であり、複数の
ＦＥＴから構成されている。第４図において、４０は外
部制御信号ＴＥが入力される入力端子、４１はシンドロ
ームｆをシンドロームデコーダ７へ出力するための出力
端子、４２は、たとえばにビットのシンドロームｆをそ
のまま外部に並列に出力するための出力ドライバである
。出力ドライバ４２からの出力はシンドローム出力パッ
ド（図示されない）に入力される。この回路は、テスト
モードの時、すなわち、外部制御信号ＴＥの論理レベル
がｒＨＪの時、シンドロームｆの外部出力を行ない、外
部制御信号ＴＥの論理レベルが「Ｌ」の時、シンドロー
ムｆをシンドロームデコーダ７に入力する。

以上の動作により、チェック・ビット・メモリセル・ア
レイ４およびデータ・ビット・メモリセル・アレイ３の
テストを各々にピッｌ−，ｍビット毎にまとめて行なう
ことが可能となり、メモリセル・アレイＡの機能テスト
を効率的に行なうことができ、テスト時間を大幅に減少
させることができる。

なお上記実施例では、ハミング符号を用いたＥＣＣ回路
系の例を示したが、これは、水平・垂直パリティ・チェ
ック等地の方式でもよい。

〔発明の効果〕

以上説明したように本発明は、ライト・チェック・ビッ
ト・ラッチ回路出力を出力するライト・チェック・ビッ
ト・ラッチ回路と、ライト・チェック・ビット・ラッチ
回路出力、リード・チェック・ビット、ライト・チェッ
ク・ビットの３データのうちの２データをシンドローム
発生回路に入力するチェック・ビット切り換え回路とを
設けることにより、メモリセル・アレイの機能テストを
複数ビット毎にまとめて行なうことができるようにした
ので、メモリセル・アレイの機能テストを効率的に行な
うことができ、従来の半導体記憶装置と比較して、テス
ト時間を大幅に短縮することができる効果がある。

【図面の簡単な説明】

第１図は本発明に係わる半導体記憶装置の一実施例を示
す系統図、第２図は本装置を構成するライト・チェック
・ビット・ランチ回路を示す回路図、第３図は本装置を
構成するチェック・ビット切り換え回路を示す回路図、
第４図は本装置を構成するシンドローム出力回路を示す
回路図、第５図は従来の半導体記憶装置を示す系統図で
ある。１・・・・入力端子、２・・・・ライト・チェック・ビ
ット発生回路、３・・・・データ・ビット・メモリセル
・アレイ、４・・・・チェック・ビット・メモリセル・
アレイ、５・・・・リード・チェック・ビット発生回路
、６・・・・シンドローム発生回路、７・・・・シンド
ロームデコーダ、８・・・・データ訂正回路、９・・・
・アドレスデコーダ、１０・・・・出力端子、１１・・
・・ライト・チェック・ビット・ラッチ回路、１２・・
・・チェック・ビット切り換え回路、１３・・・・シン
ドローム出力ＤＯ路。

Claims

【特許請求の範囲】

　オンチップ誤り検出・訂正機能のためのライト・チェ
ック・ビット発生回路とリード・チェック・ビット発生
回路とシンドローム発生回路とを有する半導体記憶装置
において、前記ライト・チェック・ビット発生回路から
発生されるライト・チェック・ビットを入力しライト・
チェック・ビット・ラッチ回路出力を出力するライト・
チェック・ビット・ラッチ回路と、ライト・チェック・
ビット・ラッチ回路出力、前記リード・チェック・ビッ
ト発生回路から出力されるリード・チェック・ビット、
チェック・ビット・メモリセル・アレイから出力される
ライト・チェック・ビットの３データのうちの２データ
を前記シンドローム発生回路に入力するチェック・ビッ
ト切り換え回路とを備え、前記チェック・ビット切り換
え回路は外部制御信号により切り換え動作を行なうこと
を特徴とする半導体記憶装置。