JPS6273500A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS6273500A
JPS6273500A JP60215472A JP21547285A JPS6273500A JP S6273500 A JPS6273500 A JP S6273500A JP 60215472 A JP60215472 A JP 60215472A JP 21547285 A JP21547285 A JP 21547285A JP S6273500 A JPS6273500 A JP S6273500A
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JP
Japan
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memory cell
cell array
data
check bit
bit
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Application number
JP60215472A
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Hideto Hidaka
秀人 日高
Kazuyasu Fujishima
一康 藤島
Masaki Kumanotani
正樹 熊野谷
Hideji Miyatake
秀司 宮武
Katsumi Dosaka
勝己 堂阪
Tsutomu Yoshihara
吉原　務
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は誤り検出／訂正（Ｅｒｒｏｒ　Ｃｈｅｃｋ　ａ
ｎｄ　Ｃｏ−ｒｒｅｃｔｉｏｎ、以下ｒＥＣＣＪという
）機能を備えた半導体記憶装置に関するものである。
〔従来の技術〕
近来、半導体記憶装置の高集積化に伴い、アルファ粒子
の入射によるメモリセルの誤動作が問題となっている。
この対策としてＥＣＣ機能を同一半導体基板上に備える
こと（以下「オンチツプＥＣＣＪという）が行われてい
る。
第６図にハミング符号を誤り訂正符号として用いた従来
のオンチップＥＣＣ回路の例を示す。第６図において、
１はデータピッｌ−ａが入力される入力端子、２はデー
タビットａからライトチェックビットｂを発生するライ
トチェックビット発生回路、３はデータビットａを入力
し新たなデータビットＣを出力するデータビットメモリ
セルアレイ、４はライトチェックビットｂを入力し新た
なライトチェックビットｄを出力するチェックビットメ
モリセルアレイ、５はデータビットＣを入力し新たなチ
ェックビットｅを出力するリードチェックビット発生回
路、６は排他的論理和の機能を有しシンドロームｒを出
力するシンドローム発生回路、７はシンドロームｆをデ
コードしシンドロームデコードデータｇを出力するシン
ドロームデコーダ、８はシンドロームデコードデータｇ
によりデータビットＣおよびライトチェックビットｄを
訂正し訂正データｈおよび外部出力用データｉを出力す
るデータ訂正回路、９は外部へ出力する外部出力データ
ｊを選択するアドレスデコーダ、１０は外部出力データ
ｊを出力するための出力端子、Ａはデータビットメモリ
セルアレイ３とチェックビットメモリセルアレイ４から
構成されるメモリセルアレイである。
このような構成の半導体記憶装置においては、ＥＣＣ機
能は、一般には次のようにして実現される。
■入力端子１に入力されたデータピッｌ−ａの書込み時
に、データビットａを含む複数ビット（ｍビットとする
）のデータビットに対してチェックビット（ｋビットと
する）ｂを発生させ、データビットａ、チェックビット
ｂをそれぞれメモリセルアレイＡに書込む、この場合の
チェックピントｂを発生する回路が第６図に示すライト
チェックビット発生回路２である。この（ｍ＋ｋ）ビッ
トのブロック（以下ｒＥＣＣコートコ−という）がＥＣ
Ｃの単位となり、誤り検出／訂正はこのＥＣＣコード語
毎に行われる。
■データ続出し時に、前述のデータビットＣのｍビット
とチェックビットｄのにビットを同時に読出し、ｍビッ
トのデータビットから新たなチェツークビット（以下「
リードチェックビット」という）ｅを発生させ、これと
メモリセルアレイＡから続出されたチェックビット（以
下「ライトチェックビット」という）ｄとのビット毎の
排他的論理和をとる。この結果が全て「Ｏ」　（リード
チェックビットｅとライトチェックビットｄが一致して
いることに相当）ならば誤りなし、それ以外では誤りあ
りと判定する。上記論理和をシンドローム「と呼ぶ。シ
ンドロームｆはにビットからなるデータ列である。これ
らの処理は第６図のリードチェックビット発生回路５お
よびシンドローム発生回路６で行う。
■上記のシンドロームｆには誤りビットの位置情報が含
まれており、これをデコードすることにより、ｍビット
のデータピント中のどのビットが誤りであるかがわかる
。これに従って、ｍビットのデータビットとにビットの
チェックビットのうちの誤りビット（１ビツトあるいは
複数ビット）を訂正（反転）する。こ、れを行うのが、
第６図中のシンドロームデコーダ７およびデータ訂正回
路８である。ここで注意すべきは、一般には、ｍビット
の訂正されたデータ群ｉ中、外部データ出力ｊとなるの
はｍ６ビツト（ｍ　、＜　ｍ　）であることである。従
って、外部データ出力ｊは、入力アドレス情報ｋに従っ
て選択、出力される。これは、第６図中のアドレスデコ
ーダ９により行う。このアドレスデコーダ９は、多くの
場合、アクセス用のデコーダと大部分兼用することがで
きる。
以上のようにＥＣＣが行われる。第６図中で、ライトチ
ェックビット発生回路２．リードチェックビット発生回
路５は、ｍビットのデータピントから誤り訂正／検出符
号の構成に従ってチェックビットを発生する回路であり
、論理操作は両者同じである。またシンドローム発生回
路６は、前述のごとく、メモリセルアレイＡから読出さ
れたライトチェックビットとデータビットから新たに発
生したリードチェックビットとのビット毎の排他的論理
和をとる回路である。シンドロームデコーダ７は、ｋビ
ットのシンドロームｆをｍビットのデータビットおよび
にビットのチェックビットのうちの誤りビットを指定す
る符号（ｍ＋にビット）に変換するデコーダであり、た
とえば、ｍ　＋　ｋビットのうち誤りビット位置のみ「
１」、他は「０」となる出力を得る。データ訂正回路８
は、上記シンドロームデコーダ７の出力と、訂正される
べきデータビットおよびチェックビットとのビット毎の
排他的論理和をとる部分であり、これにより、誤りビッ
トのみデータが反転される。誤り訂正された符号（ｍ＋
にビット）は、再び、メモリセルアレイＡ中の所定の位
置に書込まれる。さらに、訂正されたｍａ　（ｍ、、＜
ｍ）ビットの出力がアドレスデコーダ９により選択され
、外部出力データｊとなる。
〔発明が解決しようとする問題点〕
上記のような構成のメモリチップの機能テストをする場
合、データビットメモリセルアレイ３は外部からのアク
セスが可能であるが、チェックビットメモリセルアレイ
４は外部からのアクセスができないので、チェックビッ
トメモリセルアレイ４のみの機能テストができないとい
う問題がある。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、チェックメモリセルアレイ４の
みの機能テストを容易に行うことができる半導体記憶装
置を提供することにある。
〔問題点を解決するための手段〕
このような問題点を解決するために本発明は、チェック
ビットメモリセルアレイのテストを行うためにチェック
ビットメモリセルアレイを直接外部からアクセス可能に
するスイッチ手段を設けるようにしたものである。
〔作用〕
本発明におけるオンチップＥＣＣ系は、／ＣＡＳ信号に
よってデータビットメモリセルアレイとチェックビット
メモリセルアレイへのアクセス切替えを行うことによっ
てデータビットメモリセルアレイとチェックビットメモ
リセルアレイのテストを容易に行うことができるという
作用をもつ。
〔実施例〕
オンチップＥＣＣ付ダイナミック型半導体記憶装置の場
合には、普通、同じＥＣＣコード語に属するデータビッ
ト、チェックビットは全て同じワード線上に置くことが
望ましい。こうすると、これらデータビットチェックビ
ットは全て同時に内部で読出すことができ、ＥＣＣ系を
構成しやすいからである。
さて、テストモード時にデータビットメモリセルアレイ
およびチェックビットメモリセルアレイの双方を独立に
テストするためには、データビットメモリセルアレイの
みならずチェックビットメモリセルアレイに対しても外
部からの直接アクセスすなわち読出し／書込みを可能に
するのが簡単な方法である。この手続きとして、テスト
モード時に、まず、ＥＣＣ回路系を切り離し、さらに、
（ａｌチェックビットメモリセルアレイをテストする、
（ｂ）データビットメモリセルアレイをテストすること
が必要であるが、これには上記（ａｌ、　（ｂ）の最低
２種の切替え手段を必要とし、このためにテストモード
制御系が複雑になるという問題がある。
本発明は、この２種のモードを通常使用する外部信号の
タイミングにより切替えることにより、容易にデータビ
ットメモリセルアレイおよびチェックビットメモリセル
アレイのテストが可能なオンチップＥＣＣ付メモリのテ
ストモードを提供するものである。通常、たとえばダイ
ナミック型半導体メモリでは、／ＲＡＳ、／ＣＡＳなる
２つのコントロール信号により、それぞれ、ロウアドレ
ス、コラムアドレスをラッチしてメモリセルアレイにア
クセスする。ここで提案する動作モードは、このサイク
ルをそのまま維持して（データビットアクセスに対して
は何ら変化を与えないで）チェックビットのアクセスタ
イミングをも備えたものである。
第１図に本発明に係わる半導体記憶装置の一実施例を示
す。第１図において、１１はスイッチ手段としてのスイ
ッチ回路、１２はデータビットメモリセルアレイ３また
はチェックビットメモリセルアレイ４から入力されたデ
ータをデータｐとして出力するためのメインアンプであ
る。また第２図にその動作を説明するための動作タイミ
ング図、第３図に第２図に対応するメモリセルアレイ構
成の説明図を示す。
第２図において、第２図（ａｌのモード切替信号ＴＥ−
Ｈにしてサイクルを始めると、第２図（ｂｌの／ＲＡＳ
によりロウアドレスＲＡを取込み、次の第２図（Ｃ１の
／ＣＡＳ立ちさがりで第２図（ｄ）に示す１番目のコラ
ムアドレスＣＡＬを取り込んで、このアドレスに従った
データビットメモリセルアレイのデータＤｉ（第２図（
ｅ）参照）が読出される０次に／ＲＡＳ−Ｌのままで、
さらに／ＣＡＳの立ちあげ／立ちさげを行うと、ここで
さらに第２図（ｄｌに示す２番目のコラムアドレスＣＡ
２を取り込んで、このコラムアドレスに従ったチェック
ビットメモリセルアレイのデータＤ２（第２図（８１参
照）が出力される。
この様子を具体的に示したのが第３図である。
第３図に示すように、第１のデータ出力Ｄ１は（ＲＡ、
ＣＡＬ）で指定されたアドレスのデータビットデータ、
第２のデータ出力Ｄ２は（ＲＡ、　ＣＡ２）で指定され
たアドレスのチェックビットデータである。
この動作を行う具体的回路例を第１図に示す。
φ、φは相補信号であり（第２図（ｆ）、　（ｇ）参照
）、φは、第２図（ｆ）に示すように、／ＲＡＳ＝Ｌで
／ＣＡＳが１回立ちさがり立ちあがった時点で「！、」
になる。これにより、第１図の回路で、コラムアドレス
入力に従ったデコード信号ｄ】〜ｄｍはデータビット側
からチェックビット側へ切替えられ、チェックビットの
アクセスへと切替わる。なお、この例では、更に／ＣＡ
Ｓの立ちあがり立ちさがりがあれば、さらにチェックビ
ットのアクセスが続くことになる。
第４図および第５図には、本発明の第２の実施例による
オンチップＥＣＣ付半導体記憶装置の回路例および動作
タイミングを示す。第４図において、１３はスイッチ手
段としてのスイッチ回路である。第４図において第１図
と同一部分又は相当部分には同一符号が付しである。こ
の例では、チェックビットアクセス時のコラムアドレス
を外部から与えず、内部に備えたシフトレジスタにより
デコード信号ｄ１〜ｄｋを発生して、この出力によりチ
ェックビットメモリセルアレイをアクセスする他は第１
の実施例と同じである。このシフトレジスタは、スター
トアドレス（サイクルのはじめのアドレス）はＣＡＬと
なり、次に／ＣＡＳの立ちあがり立ちさがりがある毎に
１ビツトずつシフトしていく、これにより、外部からコ
ラムアドレスを入力しなくてもチェックビットメモリセ
ルアレイに順次アクセスできる。この場合は、コラムア
ドレス系が動作しないので、高速動作が可能であり、テ
スト時間を短縮できる。
〔発明の効果〕
以上説明したように本発明は、チェックビットメモリセ
ルアレイのテストを行うためにチェックビットメモリセ
ルアレイを直接外部からアクセス可能にするスイッチ手
段を設けることにより、データビットメモリセルアレイ
とチェックビットメモリセルアレイとのアクセス切替え
を余分な切替え信号なしに行うことができ、これらのメ
モリセルアレイのテストを容易に行うことができるとい
う効果がある。
【図面の簡単な説明】
第１図は本発明に係わる半導体記憶装置の一実施例を示
す回路図、第２図はその動作を説明するための動作タイ
ミング図、第３図はメモリセルアレイ構成を説明するた
めの説明図、第４図は本発明の第２の実施例を示す回路
図、第５図はその動作を説明するための動作タイミング
図、第６図は従来の半導体記憶装置を示す系統図である
。 ３・・・・データビットメモリセルアレイ、４・・・・
チェックビットメモリセルアレイ、１１．１３・・・・
スイッチ回路、１２・・・・メインアンプ。

Claims (6)

    【特許請求の範囲】
  1. （１）オンチップ誤り検出／訂正機能のためのチェック
    ビットメモリセルアレイを備えた半導体記憶装置におい
    て、前記チェックビットメモリセルアレイのテストを行
    うためにチェックビットメモリセルアレイを直接外部か
    らアクセス可能にするスイッチ手段を備え、このスイッ
    チ手段は通常の外部制御信号により制御されることを特
    徴とする半導体記憶装置。
  2. （２）スイッチ手段は、／ＣＡＳ信号によりデータビッ
    トメモリセルアレイトとチェックビットメモリセルアレ
    イとにアクセスを切替えることを特徴とする特許請求の
    範囲第１項記載の半導体記憶装置。
  3. （３）スイッチ手段は、コラムアドレスに従った、デー
    タ出力のためのデコード信号をデータビットメモリセル
    アレイあるいはチェックビットメモリセルアレイへ切替
    えて入力する手段であることを特徴とする特許請求の範
    囲第１項記載の半導体記憶装置。
  4. （４）デコード信号は、入力切替えが／ＣＡＳ信号のタ
    イミングにより行われることを特徴とする特許請求の範
    囲第３項記載の半導体記憶装置。
  5. （５）デコード信号は、／ＣＡＳ信号によりラッチされ
    るコラムアドレスに従って発生されることを特徴とする
    特許請求の範囲第４項記載の半導体記憶装置。
  6. （６）デコード信号は、内部シフトレジスタからの出力
    に従って発生されることを特徴とする特許請求の範囲第
    ４項記載の半導体記憶装置。
JP60215472A 1985-02-07 1985-09-26 半導体記憶装置 Pending JPS6273500A (ja)

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US4903268A (en) 1990-02-20

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